KR20010068592A - Wafer level package and method of fabricating the same - Google Patents
Wafer level package and method of fabricating the same Download PDFInfo
- Publication number
- KR20010068592A KR20010068592A KR1020000000585A KR20000000585A KR20010068592A KR 20010068592 A KR20010068592 A KR 20010068592A KR 1020000000585 A KR1020000000585 A KR 1020000000585A KR 20000000585 A KR20000000585 A KR 20000000585A KR 20010068592 A KR20010068592 A KR 20010068592A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- film
- metal
- pattern film
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H10W72/0198—
-
- H10W72/322—
-
- H10W90/754—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 본드 패드가 배치된 반도체 칩의 표면에 본드 패드를 노출시키는 개구부를 갖는 패턴 필름이 접착된다. 패턴 필름은 절연층상에 금속 패턴이 배열되고, 이 금속 패턴은 솔더 레지스트에 의해 국부적으로 노출된 구조이다. 노출된 본드 패드와 패턴 필름의 측벽을 따라 금속막이 도금되어, 이 금속막을 매개로 본드 패드와 금속 패턴의 측면이 전기적으로 연결된다. 개구부 내부가 봉지제로 봉지되어, 봉지제 표면이 패턴 필름 표면과 동일 평면을 이룬다. 노출된 금속 패턴 부분에 솔더 볼이 마운트된다.The present invention discloses a wafer level package and its manufacturing method. In the disclosed invention, a pattern film having an opening for exposing the bond pad is bonded to the surface of the semiconductor chip on which the bond pad is disposed. The pattern film is a metal pattern is arranged on the insulating layer, the metal pattern is a structure that is locally exposed by the solder resist. A metal film is plated along the exposed sidewalls of the bond pad and the pattern film, so that the sides of the bond pad and the metal pattern are electrically connected through the metal film. The inside of the opening is sealed with an encapsulant so that the encapsulant surface is coplanar with the pattern film surface. Solder balls are mounted on the exposed metal pattern parts.
Description
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에 패키징 공정이 실시되어 구성되는 웨이퍼 레벨 패키지및 이 패키지를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package and a method of manufacturing the same, and more particularly, to a wafer level package and a method of manufacturing the package, in which a packaging process is performed in a wafer state.
반도체 패키지는 반도체 칩의 본드 패드에 전기적으로 연결된 접속 매개체를 포함한다. 접속 매개체는 통상적으로 금속 와이어에 의해 본드 패드에 연결되고, 전체 결과물이 봉지제로 봉지된다. 한편, 봉지제로부터 노출된 접속 매개체의 볼 랜드에 보드에 실장되는 외부 접속 단자가 접합된다. 현재 반도체 패키지의 외부 접속 단자로는 솔더 볼이 주로 사용된다. 솔더 볼은 기존의 리드 프레임보다 전기 신호 전달 경로가 대폭 단축되는 잇점이 있다.The semiconductor package includes a connection medium electrically connected to the bond pads of the semiconductor chip. The connection medium is typically connected to the bond pads by metal wires, and the entire result is encapsulated with an encapsulant. On the other hand, the external connection terminal mounted on a board is joined to the ball land of the connection medium exposed from the sealing agent. Currently, solder balls are mainly used as external connection terminals of semiconductor packages. Solder balls have the advantage of significantly shorter electrical signal paths than conventional lead frames.
한편, 현재 주류를 이루면서 개발 추세에 있는 패키지는 개개의 반도체 칩에 대해 패키징 공정이 실시되는 형태가 아니라 웨이퍼 레벨에서 모든 패키징 공정이 실시된 후 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하여 구성되는 웨이퍼 레벨 패키지로서, 도 1에 종래의 웨이퍼 레벨 패키지가 단면도로 도시되어 있다.On the other hand, a package that is currently in the mainstream and developing trend is not a packaging process for individual semiconductor chips, but a wafer formed by cutting wafers and separating them into individual semiconductor chips after all packaging processes are performed at the wafer level. As a level package, a conventional wafer level package is shown in cross section in FIG.
도 1에 도시된 바와 같이, 반도체 칩(1)의 표면에 패턴 필름(2)이 접착되어 있다. 패턴 필름(2)은 폴리이미드와 같은 절연층(2b)상에 구리 재질의 금속 패턴(2c)이 형성된 구조로 이루어진다. 즉, 절연층(2b)의 밑면이 접착제(2a)를 매개로 반도체 칩(1) 표면에 접착되어 있고, 금속 패턴(2c)의 표면에는 솔더 레지스트(2d)가 도포되어서, 이 솔더 레지스트(2d)로부터 금속 패턴(2c)이 국부적으로 노출되어 볼 랜드를 형성하도록 되어 있다. 한편, 반도체 칩(1)의 본드 패드(3)는 금속 와이어(4)를 매개로 금속 패턴(2c)상에 전기적으로 연결되어 있고, 이러한 와이어 본딩 영역이 봉지제(5)로 봉지되어 있다. 금속 패턴(2c)의 볼 랜드에는 솔더 볼(6)이 마운트되어 있다.As shown in FIG. 1, the pattern film 2 is adhered to the surface of the semiconductor chip 1. The pattern film 2 has a structure in which a metal pattern 2c of copper material is formed on an insulating layer 2b such as polyimide. That is, the bottom surface of the insulating layer 2b is adhered to the surface of the semiconductor chip 1 via the adhesive 2a, and the solder resist 2d is applied to the surface of the metal pattern 2c, and this solder resist 2d ), The metal pattern 2c is locally exposed to form a ball land. On the other hand, the bond pad 3 of the semiconductor chip 1 is electrically connected to the metal pattern 2c via the metal wire 4, and such a wire bonding area is sealed with the sealing agent 5. The solder balls 6 are mounted on the ball lands of the metal pattern 2c.
한편, 이러한 구성요소들은 웨이퍼에 일괄적으로 구성된 후, 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하는 것에 의해, 웨이퍼 레벨 패키지가 완성된다.On the other hand, these components are collectively configured on the wafer, and then the wafer level package is completed by cutting the wafer along the scribe line and separating the individual semiconductor chips.
그런데, 종래의 웨이퍼 레벨 패키지에서는 패턴 필름과 본드 패드가 금속 와이어로 연결되어 있다. 특히, 금속 와이어는 패턴 필름 표면에 배열된 금속 패턴에 연결되므로, 패턴 필름 표면보다 돌출된다. 이로 인하여, 와이어 본딩 영역을 봉지하는 봉지제가 패턴 필름 표면보다 돌출되는 현상이 발생된다.By the way, in the conventional wafer level package, the pattern film and the bond pad are connected with the metal wire. In particular, since the metal wire is connected to the metal pattern arranged on the pattern film surface, it protrudes more than the pattern film surface. For this reason, the phenomenon that the sealing agent which seals the wire bonding area | region protrudes more than the pattern film surface arises.
이와 같이 봉지제가 패턴 필름 표면보다 돌출되면, 솔더 볼의 실장 깊이를 낮아지게 하는 문제점이 있다. 즉, 봉지제의 돌출 높이보다 큰 지름을 갖는 솔더 볼을 사용해야 하므로, 지름이 큰 볼을 사용할 수 밖에 없다. 볼 크기가 커지면 볼 랜드도 같이 커져야 하므로, 볼 어레이의 피치가 커질 수 밖에 없으며, 그렇게 되면 패키지 크기도 넓어진 피치만큼 커지는 문제점이 있다.When the encapsulant protrudes above the pattern film surface, there is a problem of lowering the mounting depth of the solder ball. That is, since a solder ball having a diameter larger than the protrusion height of the encapsulant must be used, a large diameter ball is inevitably used. As the ball size increases, the ball lands must also increase, so that the pitch of the ball array is inevitably increased, which causes a problem in that the size of the package also increases as the pitch increases.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 봉지제가 패턴 필름 표면보다 돌출되지 않도록 하여, 솔더 볼의 실장 면적 축소를 방지할 수 있는 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the problems of the conventional wafer-level package, a wafer-level package and its manufacture that can prevent the encapsulant from protruding than the pattern film surface, preventing the mounting area of the solder ball The purpose is to provide a method.
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.
도 2 내지 도 9는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.2 to 9 are cross-sectional views showing the wafer level package according to the first embodiment of the present invention in the order of manufacturing process.
도 10은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.10 is a sectional view showing a wafer level package according to a second embodiment of the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 본드 패드10; Wafer 11; Bond pad
20 ; 패턴 필름 21 ; 절연층20; Pattern film 21; Insulation layer
22 ; 금속 패턴 23 ; 접착제22; Metal pattern 23; glue
40 ; 금속막 50 ; 봉지제40; Metal film 50; Encapsulant
60 ; 솔더 볼60; Solder ball
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
본드 패드가 배치된 반도체 칩의 표면에 본드 패드를 노출시키는 개구부를 갖는 패턴 필름이 접착된다. 패턴 필름은 절연층상에 금속 패턴이 배열되고, 이 금속 패턴은 솔더 레지스트에 의해 국부적으로 노출된 구조이다. 노출된 본드 패드와 패턴 필름의 측벽을 따라 금속막이 도금되어, 이 금속막을 매개로 본드 패드와 금속 패턴의 측면이 전기적으로 연결된다. 개구부 내부가 봉지제로 봉지되어, 봉지제 표면이 패턴 필름 표면과 동일 평면을 이룬다. 노출된 금속 패턴 부분에 솔더 볼이 마운트된다.The pattern film which has an opening part which exposes a bond pad is adhere | attached on the surface of the semiconductor chip in which the bond pad was arrange | positioned. The pattern film is a metal pattern is arranged on the insulating layer, the metal pattern is a structure that is locally exposed by the solder resist. A metal film is plated along the exposed sidewalls of the bond pad and the pattern film, so that the sides of the bond pad and the metal pattern are electrically connected through the metal film. The inside of the opening is sealed with an encapsulant so that the encapsulant surface is coplanar with the pattern film surface. Solder balls are mounted on the exposed metal pattern parts.
한편, 상기와 같은 구성으로 이루어진 웨이퍼 레벨 패키지를 제조하는 방법은 다음과 같다.Meanwhile, a method of manufacturing a wafer level package having the above configuration is as follows.
웨이퍼에는 복수개의 반도체 칩이 구성되어 있고, 각 반도체 칩의 본드 패드는 웨이퍼 표면에 배치되어 있다. 상기된 구성을 갖는 패턴 필름을 웨이퍼 표면에 접착하면, 패턴 필름의 개구부를 통해 본드 패드가 노출된다. 패턴 필름의 표면보다 높은 높이로 포토레지스트를 웨이퍼 표면에 도포한다. 포토레지스트를 식각하여, 본드 패드를 노출시킨다. 그리고 나서, 전체 결과물에 대해 무전해 도금을 실시하면, 포토레지스트가 없는 부분, 즉 본드 패드와 패턴 필름의 측벽을 따라 금속막이 도금되어서, 이 금속막을 매개로 본드 패드와 패턴 필름의 측벽을 통해 노출된 금속 패턴의 측면이 전기적으로 연결된다. 이어서, 포토레지스트를 제거한 후, 패턴 필름 표면 높이로 봉지제로 개구부를 매립하여 봉지한다. 솔더 볼을 금속 패턴의 상부 노출 부분에 마운트한 후, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.The wafer is composed of a plurality of semiconductor chips, and bond pads of the semiconductor chips are arranged on the wafer surface. When the pattern film having the above-described configuration is adhered to the wafer surface, the bond pad is exposed through the opening of the pattern film. The photoresist is applied to the wafer surface at a height higher than the surface of the pattern film. The photoresist is etched to expose the bond pads. Then, electroless plating is performed on the entire resultant, and a metal film is plated along the sidewalls of the photoresist-free portion, that is, the bond pad and the pattern film, and exposed through the sidewall of the bond pad and the pattern film via the metal film. The sides of the patterned metal pattern are electrically connected. Subsequently, after removing the photoresist, the opening is filled with the sealing agent at the pattern film surface height and sealed. After mounting the solder ball on the upper exposed portion of the metal pattern, the wafer is cut along the scribe line and separated into individual semiconductor chips.
상기된 본 발명의 구성에 의하면, 본드 패드와 패턴 필름을 도금에 의한 금속막으로 연결시키므로써, 금속막이 패턴 필름 표면보다 돌출되지 않게 되고, 따라서 봉지제를 패턴 필름 표면과 동일 평면을 이루게 할 수가 있게 된다. 그러므로, 볼 높이가 충분히 확보되어 작은 지름의 솔더 볼을 사용할 수가 있어서, 미세 피치의 볼 어레이 디자인이 가능하게 된다.According to the above-described configuration of the present invention, by bonding the bond pad and the pattern film to the metal film by plating, the metal film does not protrude from the surface of the pattern film, so that the encapsulant can be coplanar with the surface of the pattern film. Will be. Therefore, the ball height is sufficiently secured and a small diameter solder ball can be used, which enables a fine pitch ball array design.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 9는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.2 to 9 are cross-sectional views illustrating wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.
먼저, 도 2에 도시된 패턴 필름(20)을 준비한다. 패턴 필름(20)은 폴리이미드와 같은 절연층(21)의 밑면에 금속 패턴(22)이 형성되고, 금속 패턴(22)의 일부분은 절연층(21)으로부터 노출된 구조로서, 웨이퍼 크기와 대응하는 크기를 갖는다. 한편, 금속 패턴(22)의 밑면에는 접착제(23)가 도포된다. 또한, 도시되지는 않았지만, 패턴 필름(20)에는 각 유니트마다 개구부가 형성된다.First, the pattern film 20 shown in FIG. 2 is prepared. The pattern film 20 has a structure in which a metal pattern 22 is formed on an underside of an insulating layer 21 such as polyimide, and a part of the metal pattern 22 is exposed from the insulating layer 21, and corresponds to a wafer size. To have a size. On the other hand, the adhesive 23 is applied to the bottom surface of the metal pattern 22. In addition, although not shown, an opening is formed in each unit of the pattern film 20.
이러한 구조의 패턴 필름(20)을 도 3에서와 같이 복수개의 반도체 칩이 구성된 웨이퍼(10) 표면에 접착한다. 그러면, 개구부를 통해 웨이퍼(10) 표면에 배치된 본드 패드(11)가 노출된다. 한편, 본드 패드(11)는 웨이퍼(10) 표면에 형성된 보호층(12)으로부터 미리 노출된 상태이다.The pattern film 20 having such a structure is adhered to the surface of the wafer 10 having a plurality of semiconductor chips as shown in FIG. 3. Then, the bond pad 11 disposed on the surface of the wafer 10 is exposed through the opening. On the other hand, the bond pad 11 is a state previously exposed from the protective layer 12 formed on the surface of the wafer 10.
그런 다음, 도 4와 같이 웨이퍼(10) 표면에 포토레지스트(30)를 패턴 필름(20) 표면 이상이 되는 두께로 도포한다. 이어서, 포토레지스트(30)를 식각하여, 도 5와 같이 본드 패드(11)를 노출시킨다.Then, the photoresist 30 is applied to the surface of the wafer 10 to a thickness that is greater than or equal to the surface of the pattern film 20 as shown in FIG. 4. Next, the photoresist 30 is etched to expose the bond pad 11 as shown in FIG. 5.
그런 다음, 웨이퍼(10)에 대해 무전해 도금을 실시하면, 금속막(40)이 포토레지스트(30)가 존재하지 않는 부위, 즉 본드 패드(11)상과 패턴 필름(20)의 측벽에만 도금된다. 따라서, 도 6과 같이, 패턴 필름(20)의 측벽을 통해 노출된 금속 패턴(22)의 측면과 본드 패드(11)가 금속막(40)에 의해 전기적으로 연결된다. 도금 공정이 완료되면, 도 7과 같이 포토레지스트(30)를 스트립하여 제거한다.Then, when electroless plating is performed on the wafer 10, the metal film 40 is plated only on a portion where the photoresist 30 does not exist, that is, on the bond pad 11 and the sidewalls of the pattern film 20. do. Therefore, as shown in FIG. 6, the side surface of the metal pattern 22 exposed through the sidewall of the pattern film 20 and the bond pad 11 are electrically connected by the metal film 40. When the plating process is completed, the photoresist 30 is stripped and removed as shown in FIG. 7.
이어서, 도 8에 도시된 바와 같이, 패턴 필름(20)의 개구부 내부를 봉지제(50)로 매립하여 봉지한다. 이때, 금속막(40)은 패턴 필름(20)의 표면보다 돌출되지 않은 상태이므로, 봉지제(50) 표면이 패턴 필름(20) 표면과 동일 평면을 이루게 될 수가 있다.Subsequently, as shown in FIG. 8, the inside of the opening of the pattern film 20 is filled with the encapsulant 50 and encapsulated. In this case, since the metal film 40 is not protruded from the surface of the pattern film 20, the surface of the encapsulant 50 may be coplanar with the surface of the pattern film 20.
마지막으로, 도 9에 도시된 바와 같이, 절연층(21)으로부터 노출된 금속 패턴(22) 부분에 솔더 볼(60)을 마운트한 후, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리한다.Finally, as shown in FIG. 9, the solder balls 60 are mounted on portions of the metal pattern 22 exposed from the insulating layer 21, and then the wafers 10 are cut along the scribe lines to separate individual semiconductors. Separate into chips.
[실시예 2]Example 2
도 10은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도 10에 도시된 바와 같이, 본 실시예 2에 따른 패키지 구조는 실시예 1에 따른 패키지의 기본 구조와 거의 유사하고, 다만 패턴 필름의 구조가 약간 상이하다.10 is a cross-sectional view showing a wafer level package according to a second embodiment of the present invention. As shown in Fig. 10, the package structure according to the second embodiment is almost similar to the basic structure of the package according to the first embodiment, except that the structure of the pattern film is slightly different.
실시예 1에서 적용된 패턴 필름(20)은 절연층(21)의 밑면에 금속 패턴(22)이 배치된 2층 구조인 반면에, 본 실시예 2에서 적용되는 패턴 필름(70)은 3층 구조이다. 즉, 절연층(71)의 표면에 금속 패턴(72)이 형성되고, 금속 패턴(72) 표면에는솔더 레지스트(73)가 도포되어서, 이 솔더 레지스트(73)로부터 금속 패턴(72)이 국부적으로 노출된다. 한편, 절연층(71)의 밑면에는 접착제(74)가 부착된다.The pattern film 20 applied in Example 1 has a two-layer structure in which the metal pattern 22 is disposed on the bottom surface of the insulating layer 21, whereas the pattern film 70 applied in Example 2 has a three-layer structure. to be. That is, the metal pattern 72 is formed in the surface of the insulating layer 71, and the solder resist 73 is apply | coated to the surface of the metal pattern 72, and the metal pattern 72 is locally from this solder resist 73. Exposed. On the other hand, an adhesive 74 is attached to the bottom surface of the insulating layer 71.
이러한 구조의 패턴 필름(70)을 사용하여도, 금속막(40)이 패턴 필름(70) 표면보다 돌출되지 않게 되므로, 실시예 1과 마찬가지로 봉지제(50) 표면이 패턴 필름(70) 표면과 동일 평면을 이룰 수 있다.Even when the pattern film 70 having such a structure is used, since the metal film 40 does not protrude more than the surface of the pattern film 70, the surface of the encapsulant 50 is the same as the surface of the pattern film 70 as in the first embodiment. It may be coplanar.
이상에서 설명한 바와 같이 본 발명에 의하면, 본드 패드와 패턴 필름이 도금된 금속막에 의해 연결되므로써, 봉지제가 패턴 필름 표면보다 돌출되지 않고 그 표면과 동일 평면을 이루게 된다. 따라서, 볼 높이가 충분히 확보될 수가 있으므로, 작은 지름의 솔더 볼 사용이 가능하게 되고, 결과적으로, 솔더 볼의 피치를 크게 가져갈 수가 있게 된다.As described above, according to the present invention, since the bond pad and the pattern film are connected by the plated metal film, the encapsulant does not protrude from the surface of the pattern film but becomes coplanar with the surface. Therefore, since the ball height can be ensured enough, the use of a small diameter solder ball becomes possible, and as a result, the pitch of a solder ball can be made large.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000000585A KR20010068592A (en) | 2000-01-07 | 2000-01-07 | Wafer level package and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000000585A KR20010068592A (en) | 2000-01-07 | 2000-01-07 | Wafer level package and method of fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010068592A true KR20010068592A (en) | 2001-07-23 |
Family
ID=19636894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000000585A Ceased KR20010068592A (en) | 2000-01-07 | 2000-01-07 | Wafer level package and method of fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010068592A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800496B1 (en) * | 2007-02-14 | 2008-02-04 | 삼성전자주식회사 | How to Form a Pad Relocation Pattern for Wafer-Level Packages |
| CN110931435A (en) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | Chip sealing ring structure and preparation method thereof, semiconductor chip and preparation method thereof |
-
2000
- 2000-01-07 KR KR1020000000585A patent/KR20010068592A/en not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800496B1 (en) * | 2007-02-14 | 2008-02-04 | 삼성전자주식회사 | How to Form a Pad Relocation Pattern for Wafer-Level Packages |
| CN110931435A (en) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | Chip sealing ring structure and preparation method thereof, semiconductor chip and preparation method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333388B1 (en) | chip size stack package and method of fabricating the same | |
| KR100427925B1 (en) | Semiconductor device and method for fabricating same | |
| US6555416B2 (en) | Chip size package semiconductor device and method of forming the same | |
| US6476331B1 (en) | Printed circuit board for semiconductor package and method for manufacturing the same | |
| KR20010083204A (en) | Semiconductor device and method for fabricating the same | |
| KR100345166B1 (en) | Wafer level stack package and method of fabricating the same | |
| US20100075462A1 (en) | Method of forming semiconductor package | |
| KR100538485B1 (en) | Method for manufacturing bumped chip carrier package using lead frame | |
| KR20010056778A (en) | Chip size package | |
| TWI435429B (en) | Hole-to-hole through semiconductor package structure | |
| KR100575858B1 (en) | Chip scale package and method of fabricating the same | |
| JP2949969B2 (en) | Film carrier semiconductor device | |
| KR20010068592A (en) | Wafer level package and method of fabricating the same | |
| JP3181243B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100331386B1 (en) | Wafer level package | |
| KR100800135B1 (en) | Chip size package manufacturing method | |
| JP4168494B2 (en) | Manufacturing method of semiconductor device | |
| KR100537835B1 (en) | Semiconductor package and method for manufacturing the same | |
| KR100596764B1 (en) | Wafer level package and manufacturing method thereof | |
| KR100303363B1 (en) | wafer level package and method of fabricating the same | |
| KR100320447B1 (en) | Method for Manufacturing Semiconductor Package | |
| JPH09246416A (en) | Semiconductor device | |
| KR100321162B1 (en) | Wafer level package and method of fabricating the same | |
| KR100481424B1 (en) | Method for manufacturing chip scale package | |
| CN100369241C (en) | Quad flat non-leaded chip package structure and process thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
St.27 status event code: N-2-6-B10-B15-exm-PE0601 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |