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KR20010061785A - 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법 - Google Patents

연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법 Download PDF

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KR20010061785A
KR20010061785A KR1019990064326A KR19990064326A KR20010061785A KR 20010061785 A KR20010061785 A KR 20010061785A KR 1019990064326 A KR1019990064326 A KR 1019990064326A KR 19990064326 A KR19990064326 A KR 19990064326A KR 20010061785 A KR20010061785 A KR 20010061785A
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South Korea
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interlayer insulating
film
semiconductor device
teos
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이성권
Original Assignee
박종섭
주식회사 하이닉스반도체
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Publication date
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Priority to US09/750,229 priority patent/US6436806B2/en
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Abstract

본 발명은 반도체 소자의 제조 방법에 있어서, 열처리 과정을 거치는 동안 층간 절연막 상에 형성되는 연결 배선이 이동하여 금속 전극과 쇼트되는 것을 방지하는 방법에 관한 것이다.
본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 덮이도록 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와, 아르곤 이온을 표면에 스퍼터링하여 상기 제 1 층간 절연막을 평탄화시키는 단계와, 상기 제 1 층간 절연막 상에 연결 배선을 형성하는 단계와, 상기 연결 배선이 덮이도록 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와, 반도체 기판과 접촉되도록 금속 전극을 형성하는 단계를 포함한다.

Description

연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE FOR PREVENTING INTERCONNECTION LINE FROM BEING SHORTED TO METAL CONTACT}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 층간 절연막을 평탄화시켜서 열처리 과정에서 발생하는 연결 배선(Interconnection line)과 금속 전극 사이의 쇼트를 방지하기 위한 방법에 관한 것이다.
최근에 반도체 소자의 집적도가 크게 증가함에 따라 트랜지스터 등의 제조 공정을 보다 용이하게 수행하고, 집적도를 향상시키기 위하여 층간 절연막을 평탄하게 하기 위한 공정 기술의 중요성이 크게 대두되고 있다.
상기 층간 절연막의 평탄화를 목적으로 사용되는 대표적인 것이 BPSG(Boro Phopho Silicate Glass) 막으로서, 평탄화 특성을 극대화시키기 위하여 고온에서의 플로우(Flow) 공정을 수행한 후에, 식각 공정을 통하여 평탄화 특성을 개선시키는 방법을 주로 사용한다. 그러나, 상기 고온의 플로우 공정을 주로 820 ℃ 이상에서 수행하는 경우에 BPSG 막의 평탄화 특성을 향상시킬 수는 있지만, 고온의 열처리 공정에서 불순물이 게이트 전극으로 확산되어 유입됨으로써 반도체 소자의 특성을 저하시키게 되는 문제점이 있다.
상기와 같은 불순물 확산의 문제점을 해결하기 위하여, BPSG 막의 플로우 공정을 820 ℃ 이하의 낮은 온도에서 진행하는 것이 요구되는데, 이러한 경우에는 BPSG 막의 플로우에 의한 평탄화가 제대로 이루어지지 않는다. 따라서, 평탄화 특성이 좋지 않은 층간 절연막 상에 형성되는 연결 배선이 후속 열처리 공정에 의해 상기 층간 절연막 상부에서 이동하게 되고, 그에 따라 인접하는 금속 전극과 쇼트되는 문제점이 발생한다.
특히, 상기와 같은 문제점은 820 ℃이상의 온도에서 BPSG 막의 플로우 공정을 수행하여 평탄화 특성을 향상시키는 경우에도, 연결 배선의 이동을 완전히 방지할 수 없기 때문에 반도체 소자의 특성을 저하시키는 요인이 되고 있다.
도 1에는 종래의 제조 방법에 따른 반도체 소자의 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 소자의 제조 방법은 반도체 기판(1) 상에 소자 분리막(2)을 형성하여 액티브 영역을 한정한다. 소자 분리막(2)이 형성되지 않은 액티브 영역에는 게이트 산화막(3)과 게이트용 도전막(4) 및 하드 마스크막(5)을 순차적으로 적층하고, 포토 리소그라피(Photo Lithography) 공정을 통하여 일정 모양으로 패터닝한다. 그리고, 측면에는 스페이서(7)를 형성함으로써 게이트 전극을 완성한다.
반면에, 소자 분리막(2)이 형성된 영역은 게이트 산화막 없이, 게이트용 도전막(4)과 하드 마스크막(5)을 적층하여 일정 모양으로 패터닝한 후에, 측면에 스페이서(7)를 형성함으로써 게이트 전극을 완성한다.
상기에서 액티브 영역의 반도체 기판(1)에는 저농도 불순물 도핑 영역(6a)과고농도 불순물 도핑 영역(6b)이 형성하여 각각 소오스(Source) 영역과 드레인(Drain) 영역을 한정한다.
게이트 산화막(3), 게이트용 도전막(4), 하드 마스크막(5) 및 스페이서(7)로 형성된 게이트 전극 상에 TEOS(Tetra Ethyl Ortho Silicate) 산화막(8)/BPSG 막(9)의 적층 구조로 제 1 층간 절연막을 형성하고, 상기 게이트 전극과 연결하기 위한 연결 배선으로서, 폴리 실리콘 전극(10)을 형성한다. 그리고 나서, 상기 폴리 실리콘 전극(10)이 덮이도록 제 1 층간 절연막 상에 제 2 층간 절연막(11)을 형성한다. 그리고 나서, 콘택홀을 형성한 후에, 액티브 영역의 소오스/드레인 영역(6b)에 접촉되도록 금속 전극(12)을 형성한다.
상기 연결 배선은 폴리 실리콘 전극 이외에도 텅스텐 실리사이드(WSix), 플래티늄 실리사이드(PtSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 또는 텅스텐 실리사이드(WSix)/폴리 실리콘의 적층 구조 등으로 형성될 수 있으나, 상기 도 1에는 폴리 실리콘을 사용하여 형성한 경우를 예로 들어 나타내었다.
제 1 층간 절연막은 평탄화 특성을 개선시키기 위하여 고온의 플로우 공정을 거치게 된다.
그러나, 상기에서 기술한 바와 같이 TEOS 산화막(8)/BPSG 막(9)을 제 1 층간 절연막으로 사용하는 경우에도, 도 2에 도시된 바와 같이 후속 열처리 공정을 거치면서 폴리 실리콘 전극(10)이 BPSG 막(9)을 따라 이동(실선 모양)하게 되고, 금속 전극(12)과 쇼트되는 경우가 자주 나타난다. 특히, 820 ℃이하로 열처리하는 경우에는 BPSG 막(9)의 평탄화가 제대로 이루어지지 않아서 패턴 밀도가 낮은 주변 영역에서는 폴리 실리콘 전극(10)의 이동이 자주 발생한다.
도 3에는 상기 도 2와 같이 폴리 실리콘 전극이 금속 전극과 쇼트된 경우를 주사 전자 현미경(Scanning Electron Microscope: SEM)으로 관찰한 사진을 나타낸 것이다. 도 3을 참조하면, 폴리 실리콘 전극이 제 1 층간 절연막 상에서 이동하여 금속 전극과 쇼트되는 현상(A)을 관찰할 수 있다.
반도체 소자의 설계 규격(Design Rule)이 0.18 내지 0.55 ㎛인 경우에 있어서, 800 ℃ 이상에서 열처리 공정을 3 회 이상 수행한 결과, BPSG 막 상에 형성된 폴리 실리콘 전극(P2)이 0.3 ㎛ 이상 이동되었다. 따라서, 0.25 ㎛ 규격을 갖는 고집적 반도체 소자의 경우에, BPSG 막 상에 증착되는 폴리 실리콘 전극 등의 연결 배선이 열처리 공정에 의하여 0.3 ㎛ 이상 이동하게 되고, 그에 따라 인접한 금속 전극에 쇼트된다.
그리고, 820 ℃에서 BPSG 막을 플로우 시키는 경우에, 이후의 후속 열처리 공정에서 폴리 실리콘 전극(P2)은 2차 열처리 공정(2nd BPSG)에 의하여 0.2 ㎛를 이동하고, 3차 열처리 공정(3rd BPSG)에 의해서 0.35 ㎛ 정도로 이동된다.
상기와 같이, 폴리 실리콘 전극(P2)의 이동 거리는 열처리 공정이 반복될수록 증가하게 되고, 그에 따라 여러 단계의 열처리 공정을 요하는 경우에는 폴리 실리콘 전극이 금속 전극과 쇼트되는 것을 피할 수 없게 된다.
예를 들어, 1차 열처리 공정(1st BPSG)을 800 ℃, 820 ℃, 그리고 850 ℃로 수행한 경우를 살펴보면, 800 ℃의 온도로 열처리 공정을 진행하는 경우에 폴리 실리콘 전극(P2)이 0.35 ㎛ 정도의 거리로 이동하고, 820 ℃에서는 0.31 ㎛ 정도, 그리고 850 ℃에서 열처리 공정을 수행하는 경우에는 0.3 ㎛ 정도의 거리로 이동된다.
또한, 상기 BPSG 막은 고온의 플로우 공정에서 보론(B)과 인(P)의 함유 비에 따라 상부의 폴리 실리콘 전극의 이동 거리가 달라지는데, 850 ℃의 온도에서 플로우 공정을 수행할 때, 보론(B)과 인(P)의 함유 비가 4.0 : 4.2인 경우 보다 4.5 : 4.2 인 경우가 폴리 실리콘 전극(P2)의 이동 거리가 더 크게 나타난다. 그러나, 보론(B)과 인(P)의 함유비가 4.0 : 4.2 또는 4.5 : 4.2 어느 경우라 하더라도, 폴리 실리콘 전극(P2)은 0.3 ㎛ 이상 이동하게 된다.
결국, 고온의 열처리 공정에서 발생하는 측면 확산을 방지하기 위하여 820 ℃ 이하의 온도에서 열처리 공정을 수행하는 경우뿐만 아니라, 820 ℃ 이상으로 플로우 공정을 수행하여 BPSG 막을 평탄화 시키는 경우에도 수 차례의 열처리 공정에 의해서 폴리 실리콘 전극이 0.3 ㎛ 이상 크게 이동되는 것을 알 수 있다.
특히, 상기와 같은 폴리 실리콘 전극의 이동에 의한 반도체 소자의 불량은 반도체 소자의 제조 공정이 완전히 끝날 때까지 미리 모니터링할 수 없고, 테스트 패턴을 이용한 확인도 불가능하기 때문에 반도체 소자의 제조 공정에 있어서, 매우 치명적인 문제라 할 수 있다.
상기와 같은 문제점을 해결하기 위한 종래의 제조 방법으로 형성된 반도체 소자의 단면도를 도 4a 및 도 4b에 도시하였다.
먼저, 도 4a를 참조하면, 상기 도 1에 도시된 바와 마찬가지로, 액티브 영역 및 소자 분리막(2) 상에 형성된 게이트 전극이 덮이도록 TEOS 산화막(8)/BPSG막(9)의 제 1 층간 절연막을 형성한다. 그런 다음, 상기 제 1 층간 절연막(8, 9)을 고정시키기 위한 실리콘 산화막/질화막(20)을 증착하고, 그 상부에 폴리 실리콘 전극(10)을 형성한다. 이후의 공정은 도 1에 도시된 경우와 동일하다.
상기 실리콘 산화막/질화막(20)은 제 1 층간 절연막의 불순물이 폴리 실리콘 전극(10)으로 확산되는 것을 방지하고, 폴리 실리콘 전극(10)의 고착성을 증가시킴으로써 폴리 실리콘 전극(10)의 이동도를 감소시킬 수 있다.
도 4b에 도시된 경우는, 상기 도 4a에 도시된 바와 같이 액티브 영역과 소자 분리막(2) 상에 형성된 게이트 전극이 덮이도록 TEOS 산화막(8)/BPSG 막(9)의 제 1 층간 절연막을 형성한 후에 제 1 실리콘 산화막/질화막(20)을 증착하고 그 상부에 폴리 실리콘 전극(10)을 형성한다. 그런 다음, 상기 폴리 실리콘 전극(10)이 덮이도록 제 1 실리콘 산화막/질화막(20) 상에 제 2 실리콘 산화막/질화막(30)을 형성한다. 이후의 공정은 상기 도 1에 도시된 제조 공정과 동일하다.
상기 제 1 실리콘 산화막/질화막(20)의 역할은 상기 도 4a에 도시된 실리콘 산화막/질화막의 역할과 동일한 것으로서, 불순물이 폴리 실리콘 전극(10)으로 확산되는 것을 방지하고, 상기 폴리 실리콘 전극(10)의 고착성을 증가시키기 위한 것이다. 여기에 더하여, 제 2 실리콘 산화막/질화막(20)은 폴리 실리콘 전극(10)의 제 1 실리콘 산화막/질화막(20)에 대한 고착성을 증가시켜서 열처리 공정에 의한 이동을 감소시키고, 열처리 공정을 통하여 제 2 층간 절연막(11)에서 불순물이 폴리 실리콘 전극(10)으로 유입되는 것을 차단하는 역할을 한다.
그러나, 상기와 같이 실리콘 산화막/질화막을 폴리 실리콘 전극의 하부 또는 상부에 사용하는 경우에도, 후속 열처리 공정에 의한 폴리 실리콘 전극의 이동을 완전히 차단할 수는 없다. 따라서, 후속 열처리 공정이 계속해서 수행되는 경우에는 상기 폴리 실리콘 전극의 이동 거리가 점차로 증가하게 되고, 설계 규격이 0.2 ㎛ 이하인 반도체 소자의 경우에는 금속 전극과 쇼트되는 경우가 발생하게 된다.
또한, 상기 실리콘 산화막/질화막을 폴리 실리콘 전극의 하부 또는 상부에 형성한 경우에는, 820 ℃ 이상의 온도로 열처리하는 경우에 하부의 BPSG막으로 이루어진 층간 절연막의 플로우에 의하여 폴리 실리콘 전극도 이동되기 때문에, 820 ℃ 이하의 온도로 열처리 공정을 수행해야 하는 문제점이 있다.
상기의 방법 외에, 금속 전극이 형성될 콘택홀 내부에 스페이서를 형성함으로써 폴리 실리콘 전극이 열처리 공정에 의하여 이동하더라도, 상기 콘택홀 내부의 스페이서에 의하여 금속 전극과 쇼트되는 것을 방지하는 방법이 있다. 그러나, 이 경우는 콘택홀 내부의 스페이서를 형성하기 위하여 10 단계 이상의 많은 공정이 추가로 필요로 하고, 선택적인 P+ 영역과 N+ 영역에 대해 각각 플러그 이온 주입 공정을 수행해야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, TEOS/BPSG막으로 형성된 층간 절연막을 아르곤 이온 스퍼터링 방식으로 평탄화시킴으로써 폴리 실리콘 전극의 이동을 감소시켜서 금속 전극과 쇼트되는 것을 방지하는 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 제조 방법에 따른 반도체 소자의 단면도,
도 2는 상기 도 1에 있어서, 열처리 공정에 의하여 폴리 실리콘 전극이 금속 전극과 쇼트된 경우를 도시한 단면도,
도 3은 상기 도 2의 경우를 주사 전자 현미경으로 촬영한 사진,
도 4a 및 도 4b는 폴리 실리콘 전극이 금속 전극과 쇼트되는 문제를 해결하기 위한 종래의 방법을 나타내기 위한 반도체 소자의 단면도,
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도,
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
101: 반도체 기판 102: 소자 분리막
103: 게이트 산화막 104: 게이트용 도전막
105: 하드 마스크막 106: 불순물 이온 주입 영역
107: 스페이서 108: TEOS 막
109: BPSG 막 110: 안정화 절연막
111: 폴리 실리콘 전극 112: 제 2 층간 절연막
113: 금속 전극 120: 아르곤 이온
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 트랜지스터를 형성하는 단계와, 상기 반도체 소자가 덮이도록 제 1 층간 절연막을 형성하고 이를 플로우시키는 단계와, 상기 제 1 층간 절연막 상에 아르곤 이온을 스퍼터링하는 단계와, 상기 제 1 층간 절연막 상에 연결 배선을 형성하는 단계와, 상기 연결 배선이 덮이도록 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와, 반도체 기판과 접촉되도록 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 층간 절연막은 TEOS 막과, 그 상부에 BPSG 또는 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass) 막 중의 어느 하나와 적층 구조로 형성하는 것을 특징으로 한다.
상기 TEOS 막은 1,200 Å 이상의 두께로 형성하는 것을 특징으로 한다.
상기 BPSG 막은 700 내지 950 ℃의 온도로 플로우시키는 것을 특징으로 한다.
상기 스퍼터링 단계는 400 와트 이하의 전원과, 10 Torr 이하의 압력에서 아르곤 이온을 스퍼터링하여 BPSG 막을 등방성으로 평탄화시키는 것을 특징으로 한다.
상기 스퍼터링 단계는 BPSG 막을 소정 부분 제거하여 하부의 TEOS 막이 노출되도록 하는 것을 특징으로 한다.
상기 스퍼터링 단계는 TEOS 막이 1,000 Å 이상이 남도록 진행하는 것을 특징으로 한다.
상기 연결 배선은 폴리 실리콘 전극, 텅스텐 실리사이드(WSix), 플래티늄 실리사이드(PtSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSi), 티타늄 나이트라이드(TiN), 또는 텅스텐 실리사이드(WSix)/폴리 실리콘의 적층 구조 중의 어느 한 가지로 형성되는 것을 특징으로 한다.
상기 연결 배선을 폴리 실리콘으로 형성하는 경우에는 인-시튜로 도핑된 폴리 실리콘 전극을 형성하거나 또는 도핑되지 않은 폴리 실리콘 전극을 형성 후에 불순물을 도핑하여 형성하는 것을 특징으로 한다.
또 다른 실시예로서, 상기 제조 방법은 스퍼터링 단계를 수행한 후에, 제 1 층간 절연막 상에 안정화 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 안정화 절연막은 LP(Low Pressure)-TEOS, PE(Plasma Enhanced)-TEOS, PE-Oxide, HTO(High Thermal Oxide), MTO(Middle Thermal Oxide), USG(Undoped Silicate Glass), SiON, SiOF 중의 한 가지를 사용하는 것을 특징으로 한다.
상기 안정화 절연막은 3,000 Å 이하의 두께로 형성하는 것을 특징으로 한다.
상기 안정화 절연막은 형성 후에 표면의 일부를 식각하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 연결 배선과 금속 전극의 쇼트를 방지하기 위한 제조 방법으로서, 폴리 실리콘을 연결 배선으로 사용하는 경우의 각 공정별 단면도를 도시한 것이다.
먼저, 도 5a를 참조하면 반도체 기판(101) 상에 액티브 영역을 한정하기 위한 소자 분리막(102)을 형성한다.
다음으로, 도 5b에 도시된 바와 같이, 액티브 영역 및 소자 분리 영역에 각각 반도체 소자를 형성한다. 상기에서는 반도체 소자로서 트랜지스터를 형성하는 경우를 도시한 것이다.
액티브 영역에 반도체 소자를 형성하는 경우에는 게이트 산화막(103)과 게이트용 도전막(104), 하드 마스크막(105)을 순차적으로 적층하고 포토 리소그라피 공정을 통하여 소정의 형태로 패터닝한다. 반면에, 소자 분리 영역에 반도체 소자를 형성하는 경우에는 소자 분리막(102)이 게이트 산화막의 역할을 하기 때문에, 게이트용 도전막(104)과 하드 마스크막(105)을 적층하여 소정 형태로 패터닝한다.
다음으로, 도 5c에 도시된 바와 같이, 액티브 영역에 형성된 반도체 소자의 게이트 산화막(103), 게이트용 도전막(104), 하드 마스크막(105)의 측면과, 소자 분리 영역에 형성된 반도체 소자의 게이트용 도전막(104)과 하드 마스크막(105)의 측면에 각각 스페이서(107)를 형성하여 게이트 전극을 완성한다.
이 때, 액티브 영역에 형성되는 반도체 소자는 스페이서(107)를 형성하기 전에 저농도의 이온을 주입하여 저농도의 소오스/드레인 영역(106a)을 형성한 후에, 스페이서(107)를 차단막으로 하여 고농도의 이온을 주입함으로써 고농도의 소오스/드레인 영역(106b)을 한정한다.
그런 다음, 도 5d에 도시된 바와 같이, 상기 반도체 소자와 액티브 영역, 그리고 소자 분리 영역이 덮이도록 TEOS 산화막(108)과 BPSG 막(109)의 적층 구조로 제 1 층간 절연막을 형성한 후에, 평탄화 특성을 향상시키기 위하여 700 내지 950 ℃의 온도로 상기 BPSG 막(109)을 플로우 시킨다. 이 때, 상기 TEOS 산화막(108)은 1,200 Å 이상의 두께로 형성하고, 상부의 BPSG 막(109)은 대신에 BSG 막이나 PSG 막을 사용할 수도 있다.
그 후에, 아르곤 이온(120)을 표면에 스퍼터링하여 BPSG 막(109)의 일부를 식각하여 도 5e에 도시된 바와 같이 게이트 전극 연직 상부의 TEOS 산화막(108)을 노출시킨다. 이 때, 10 Torr 이하의 압력과 400 와트 이하의 전원을 사용하여 아르곤 이온(120)을 스퍼터링하는데, 에지 부분을 제거해서 BPSG 막(109a)이 최대한 등방성으로 형성되도록 한다. 이 과정에서, 노출된 TEOS 산화막(108)의 일부가 식각될 수도 있는데, 1,000 Å 이상이 남도록 스퍼터링 공정을 조정한다.
그리고 나서, 도 5f에 도시된 바와 같이, TEOS 산화막(108)이 노출된 부분에 폴리 실리콘 전극(111)을 형성하고, 상기 폴리 실리콘 전극(111)이 덮이도록 제 2 층간 절연막(112)을 형성한다. 그리고, 소오스/드레인 영역과 접촉되도록 금속 전극(113)을 형성한다.
결국, 본 발명의 제조 방법에 의하여 형성된 반도체 소자의 경우에는 후속의 열처리 공정을 거치더라도, 제 1 층간 절연막 상의 폴리 실리콘 전극(111)이 이동되는 것을 방지하여 금속 전극(113)과 쇼트되는 것을 막을 수 있다.
본 발명의 또 다른 실시예로서, 아르곤 이온을 스퍼터링하여 BPSG 막을 평탄화시킨 후에, 노출된 TEOS 산화막(108)에 접촉되도록 안정화 절연막(110)을 형성할 수 있는데, 이에 따라 폴리 실리콘 전극(111)이 이동하는 것을 더욱 효과적으로 차단할 수 있다.
도 6에는 상기와 같이 TEOS 산화막(108)이 소정 부분이 노출되도록 아르곤 이온을 스퍼터링하여 BPSG 막(109)을 평탄화시킨 후에, 안정화 절연막(110)과 폴리 실리콘 전극(111), 제 2 층간 절연막(112) 및 금속 전극(113)을 순차적으로 형성한 경우의 단면도를 도시하였다.
이 때, 상기 안정화 절연막(110)은 열처리 공정에 의한 열 수축 또는 열팽창이 적은 절연막 재료로서, LP-TEOS, PE-TEOS, HTO, MTO, USG, SiON, 또는 SiOF 중의 어느 하나를 사용하여 3,000 Å 이상의 두께로 형성한다.
따라서, 후속의 열처리 공정을 거치더라도, 안정화 절연막(110)이 제 1 층간 절연막의 BPSG 막(109)이 플로우되는 것을 차단함으로써 폴리 실리콘 전극(111)의 이동을 방지하고, 결국 여러 단계의 후속 열처리 공정을 거치더라도 폴리 실리콘 전극(111)과 금속 전극(113)이 쇼트되는 것을 방지할 수 있다.
상기에서는 폴리 실리콘 전극을 사용하여 연결 배선을 형성한 경우를 예로 들어 설명하였으나, 폴리 실리콘 전극 외에 텅스텐 실리사이드(WSix), 플래티늄 실리사이드(PtSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 또는 텅스텐 실리사이드(WSix)/폴리 실리콘의 적층 구조 중의 어느 한 가지를 사용하는 경우에도 본 발명의 제조 방법을 적용하면 열처리 공정에 의한 연결 배선의 이동을 최소화시킬 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 층간 절연막 상의 연결 배선이 열처리 공정에 의하여 이동하여 금속 전극과 쇼트되는 것을 방지할 수 있다.
따라서, 연결 배선과 금속 전극이 쇼트되어 누설 전류가 흐르는 것을 막을 수 있고, 그에 따라 반도체 소자의 특성을 향상시킬 수 있다.
또한, 다수의 추가 공정 없이 스퍼터링 공정만을 추가하여 상기 연결 배선이 이동되는 것을 차단함으로써, 제조 공정에 수반되는 경비 및 장치 등의 효율성을 증대시키는 것이 가능하다.
또한, 연결 배선과 금속 전극의 쇼트 유무를 미리 모니터링할 수 없었던 문제점을 해결하고, 상기 쇼트를 미연에 방지함으로써 반도체 소자의 수율을 증가시키고, 안정적인 제조 공정의 수행이 가능하다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 반도체 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터가 덮이도록 반도체 기판 상에 제 1 층간 절연막을 형성하고, 플로우시키는 단계;
    상기 제 1 층간 절연막 표면에 아르곤 이온을 스퍼터링하는 단계;
    상기 트랜지스터 상부의 제 1 층간 절연막 상에 연결 배선을 형성하는 단계;
    상기 연결 배선이 덮이도록 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;
    반도체 기판과 접촉되도록 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 층간 절연막은
    TEOS/BPSG 적층 구조, 또는 TEOS/PSG 적층 구조, TEOS/BSG 적층 구조 중 어느 하나의 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 TEOS 막은
    1,200 Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 층간 절연막을 플로우시키는 단계는
    700 내지 950 ℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 아르곤 이온을 스퍼터링하는 단계는
    400 와트 이하의 전원과,
    10 Torr 이하의 압력에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 2 항 또는 제 5 항에 있어서, 상기 아르곤 이온을 스퍼터링하는 단계는
    BPSG 막의 일부분을 제거하여 게이트 전극의 연직 상부에 있는 TEOS 막이 노출되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 아르곤 이온을 스퍼터링하는 단계는
    TEOS 막이 1,000 Å 이상이 남도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 연결 배선은
    폴리 실리콘 전극, 텅스텐 실리사이드, 플래티늄 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 티타늄 나이트라이드, 또는 텅스텐실리사이드/폴리 실리콘의 적층 구조 중의 어느 한 가지로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 연결 배선은
    폴리 실리콘으로 형성하는 경우에 인-시튜로 도핑된 폴리 실리콘 전극을 형성하거나,
    또는 도핑되지 않은 폴리 실리콘 전극을 형성 후에 불순물을 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 제 1 층간 절연막을 평탄화시키는 단계는
    아르곤 이온을 스퍼터링한 후에, 제 1 층간 절연막의 상부에 안정화 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 안정화 절연막은
    LP-TEOS, PE-TEOS, PE-Oxide, HTO, MTO, USG, SiON, SiOF 중의 어느 한 가지를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 안정화 절연막은
    3,000 Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 안정화 절연막은
    표면의 일부를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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