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KR20010051955A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20010051955A
KR20010051955A KR1020000070639A KR20000070639A KR20010051955A KR 20010051955 A KR20010051955 A KR 20010051955A KR 1020000070639 A KR1020000070639 A KR 1020000070639A KR 20000070639 A KR20000070639 A KR 20000070639A KR 20010051955 A KR20010051955 A KR 20010051955A
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Abstract

유기 고분자 재료로 만들어진 기체와, 산화물 전극막과, 적어도 한 종류의 IV족 원소를 각각 포함하는 상기 산화물 전극막 상의 반도체 박막을 포함하는, 박막 태양 전지와 같은 반도체 장치를 제조하기 위하여, 산화물 전극막과 접촉하는 반도체 박막중 하나는 예컨대 수소 가스를 포함하지 않은 분위기와 같은 비환원성 분위기에서 스퍼터링에 의해 적층된다. 따라서, 3nm이하의 입자형 생성물이 산화물 전극막 및 반도체 박막 간의 계면에 실질적으로 포함되지 않게 한다. 그러므로, 비정질 반도체 박막과 같은 반도체 박막이 표면상에 ITO 막과 같은 산화물 전극막을 갖는 플라스틱 기판 상에 강화된 밀착력을 갖고 적층될 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and its manufacturing method}
발명의 배경
발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 예를 들어 박막 태양 전지에 적용하는데 적합한 플라스틱 기판을 이용하는 반도체 장치에 관한 것입니다.
관련 기술의 설명
석탄이나 석유 등의 화석 연료를 에너지원으로서 사용하는 경우에, 그 배출물로서 이산화탄소는 지구 온난화를 초래하는 것으로 여겨지고 있다. 원자 에너지의 이용은 방사성 오염의 위험을 내포하고 있다. 환경 문제가 논의되고 있는 근래에, 그러한 에너지들에 의존하는 것은 바람직하지 않다.
태양광을 전기 에너지로 변환하는 광전 변환 소자인 태양 전지는 지구 환경에 미치는 영향이 거의 없고, 한층 그의 보급이 기대되고 있다. 그러나, 현재 그것의 보급을 막는 몇몇 문제점들이 있다.
태양 전지의 재료들은 많이 있다. 그들 중, 실리콘을 이용한 태양 전지가 상업적으로 이용가능하다. 그것들은 일반적으로 단결정 실리콘 또는 다결정 실리콘을 이용한 결정질 실리콘 태양 전지 및 비정질 실리콘 태양 전지로 분류된다. 지금까지, 단결정 또는 다결정 실리콘이 태양 전지에 종종 사용되어 왔었다. 그러나, 이들 결정질 실리콘 태양 전지가 비정질 실리콘보다 광(태양) 에너지의 전기 에너지로의 변환 성능을 나타내는 변환 효율이 더 높을지라도, 결정 성장에는 더 많은 에너지와 시간이 필요했었다. 그러므로, 그것들을 대량 생산하여 저렴하게 보급하는 것이 곤란했다.
비정질 실리콘 태양 전지는 현재 결정질 실리콘 태양 전지보다 더 낮은 효율을 갖는다. 그러나, 비정질 실리콘 태양 전지는 다음과 같은 장점들을 갖고 있다. 즉, 결정질 실리콘 태양 전지가 광전 변환을 위해 필요로 하는 두께의 단지 100분의 1 미만인 얇은 두께만이 필요하여, 비정질 실리콘 태양 전지는 높은 광흡수 성질을 보이고 비교적 박막을 적층함으로써 태양 전지를 형성할 수 있게 하는 점; 비정질 재질을 이용할 수 있고 기판으로서 유리, 스테인레스 스틸, 폴리이미드 플라스틱막 등을 선택할 수 있는 수용 능력; 전지의 대면적화의 용이성 등의 장점을 갖는다. 더욱이, 결정질 실리콘 태양 전지의 제조 비용보다 더 제조 비용을 낮출 수 있고, 미래에는 가정용 레벨에서 대규모 발전소 레벨까지 광범위하게 보급될 것으로 예측된다.
비정질 실리콘 태양 전지의 구조에 있어서, CVD 기술의 발전은 원하는 조성 및 두께의 반도체 박막을 순차적으로 적층함으로써 셀들을 생산해내는 것을 가능하게 하고 있다. 일반적으로, 종종 사용되는 셀들은 광검출 표면으로부터 배면까지 포텐셜 그래디언트를 갖는 구조를 가지며, 그러한 구조는 유리 기판상에 예컨대 인을 함유하는 n형 비정질 실리콘 하이드리드(이하, "a-Si:H"라 한다) 박막, 불순물을 함유하지 않은 p형 a-Si:H 박막, 및 붕소를 함유한 p형 a-Si:H 박막을 순차적으로 적층함으로써 이루어진다.
불순물에 의해 생성되는 포텐셜 그래디언트를 갖는 상기와 같은 구조 이외에, 밴드갭이 상이한 2종류 이상의 반도체 재료들을 적층함으로써 형성된 다층막을 포함하는 구조를 갖고 상이한 파장들에 적합한 효율이 양호한 광전 변환을 행할 수 있는 헤테로 접합형 태양 전지 셀들이 또한 고효율의 비정질 태양 전지의 제조 기술로서 공지되어 있다.
헤테로 접합형 태양 전지 셀들과 관련하여, 예컨대 비정질 실리콘 게르마늄 하이드리드(이하, "a-SiGe:H"라 한다) 박막을 채용함으로써 효과적으로 광을 이용하는 시도가 있었다. 이 a-SiGe:H는 높은 광흡수율을 갖고 단락 전류를 크게 할 수 있다. 그러나, a-SiGe:H는 갭내에 보다 많은 레벨들을 갖고 있어 곡선 인자들이 저하되는 단점이 있다. 따라서, 밴드갭은 상기 단점들을 해소하기 위하여 a-SiGe:H, a-Si:H 또는 i형 층과 동류층의 조성비를 변화시킴으로써 연속적으로 변화된다. 이 구조의 경우에, i형 층의 밴드갭의 최소값 부분이 광의 입사 부분상의 p형 층에 근접하게 될 때, 광 노화가 보다 적어지며 상기 반도체 장치의 신뢰성이 향상될 수 있다. 그 이유는 p형 층 근방에서 광 흡수 분포가 증가함에 따라, 홀의 집이 보다 더 개선되기 때문이. 그러나, p형 층 근방에 최소 밴드갭 부분을 형성하는 것은 p형 층 근방의 i형 층의 밴드갭이 보다 작게 되고 개방 전류 전압이 보다 낮게 제공된다는 문제점을 내포하고 있다. 또한, 비록 이 방법이 i형 층의 밴드갭을 감소시키고 광 흡수를 증대시킬지라도, 약 1.4eV 이하까지 i형 층의 밴드갭을 감소시키는 것은 곡선 인자들을 저하시키게 되고 효율은 광 흡수량의 증가에도 개선되지 못한다. 또한, 개방 회로 전압을 한층 향상시키기 위한 목적 달성을 위해 p형 층 및 i형 층 간에 약 2.1 eV의 넓은 갭을 갖는 비정질 실리콘 카바이드 하이드리드(이하, "a-SiC:H"라 한다) 막을 삽입하는 방법이 공지되어 있다.
다른 한편, 200℃ 이하의 기판 온도에서 제조된 비정질 막은 에너지 밴드갭내의 위치 에너지 레벨과 같은, 소수 캐리어들의 재결합의 핵들일 수 있는 다수의 요소들을 포함하고, 그 캐리어의 길이는 단결정 및 다결정의 것들보다 더 짧다. 암도전성이 도프된 a-Si:H, a-SixGe1-x:H, a-SiC:H 및 기타 다른 막들에서 작게 되는 경우, 태양 전지를 형성하는 핀 다이오드들의 p형 층들 및/또는 n형 층들로서 상기 막들을 이용하는 태양 전지의 변환 효율은 보다 더 낮게 되고, 이것은 저온에서의 고질의 태양 전지의 제조에 장애가 된다. 그러나, 기판을 보다 저온으로 유지하면서 핀 다이오드들의 n형 층 및/또는 p형 층만을 결정화하는 레이저 어닐링을 이용함으로써 암 도전성을 증가시키는 기술이 또한 제안되어 있다.
비정질 실리콘 태양 전지의 효율을 개선하기 위하여 상기 기술들을 적절히 조합하는 것이 기대되고, 장래에는 또한 제조 비용의 관점에서 비정질 실리콘 태양 전지의 보급이 한층 더 기대된다.
비정질 실리콘 태양 전지의 광범위한 보급을 위해 태양 전지의 장래의 다양한 용도에 대비하기 위해서는, 제품의 경량화, 생산성의 향상, 곡면 가공 비용의 감소, 등등이 요구된다. 저융점을 갖는 다수의 재료들 및 플라스틱 재료들은 저온에서 원하는 형태로 형성될 수 있고 따라서 처리 비용을 용이하게 감소시키는 이점이 있다. 또한 플라스틱 재료들은 제품이 경량이고 내구성이 있다는 장점이 있다. 그러므로, 그러한 재료들로된 기판상에 헤테로 접합형 태양 전지 또는 고질의 비정질 실리콘 태양 전지를 형성하는 것이 바람직하다.
플라스틱, 특히 폴리에스테르 막과 같은 일반용 플라스틱이 기체(base body)로서 채용될 수 있는 경우, 그러한 요건들은 길게 연장된 기체를 이용하여 롤투롤형(roll-to-roll) 제조 설비와 조합하여 충족될 수 있다.
그러나, 막이 플라스틱 기판 상에 적층되는 경우, 기판은 플라스틱 및 막 간의 열팽창 계수 차, 플라스틱의 팽창 등에 의해 야기된 막에서의 응력으로 인해 막의 성장 이후에 굽어지거나 휘게되는 경향이 있다. 이런 경우에, 플라스틱 기판 상에 성장된 막이 서로 불충분하게 밀착되는 경우, 막들은 그들의 계면에서 벗겨 떨어지게 될 것이다. 또한, 비록 기판에 대해 작용한 막의 응력이 기판의 대향 면들 상에 막들을 동시에 적층함으로써 완화될 수 있을 지라도, 플라스틱의 가요성을 최대로 이용할 수는 없다.
비정질 실리콘 막 또는 다른 유사 막들을 이용하여 광기전력 소자들을 제조하는 기술로서 통상적으로 플라즈마 CVD가 사용되어 왔다. 플라즈마 CVD는 통상 소스 재료 가스로서 SiH4를 이용한다. SiH4를 사용하는 플라즈마 강화 CVD(PE-CVD)에 의해 투명 전극으로서 ITO 상에 막을 적층하는 경우에, SiH4가스는 플라즈마내에서 수소 이온으로 분해되어 ITO 표면에 손상을 준다. 본 발명자의 견지에 따르면, In 또는 Sn의 매우 부서지기 쉬운 환원된 화합물 층이 수소 이온 플라즈마에 노출된 ITO 막 표면상에 생성된다. 종래의 유리 기판을 이용하는 태양 전지의 경우에, 기판은 막의 침착 이후에 막의 응력에 의해 휘어지지 않고, 태양 전지가 실제의 사용 시에 굽어지지 않는다. 그러므로, 막 및 기판 상의 ITO 간의 계면이 그와 같이 매우 부서지기 쉬운 경우, 그 위에 적층된 a-Si 막이 ITO와의 계면에서 바람직하지 않게 떨어져 벗겨질 것이다.
막의 광기전력 특성 및 그 침착율을 고려할 때, PE-CVD에 의한 막의 침착은 필수적이고, 이것은 플라스틱 기판상에 태양 전지를 제조할때에 매우 심각한 문제가 된다.
그러므로, 본 발명의 목적은 표면상에 ITO 막과 같은 산화물 전극 막을 갖는 플라스틱 기판 상에 밀착력이 양호한 비정질 반도체 박막과 같은 반도체 박막을 구비한 반도체 장치, 및 그 제조 방법을 제공하는데 있다.
종래의 기술에 포함된 상술한 문제점들을 해소하기 위하여, 본 발명자는 하기에 개요를 기술하고 있는 각종 연구 자료들을 작성하였다.
이미 설명한 바와 같이, 비정질 실리콘 막 등을 이용한 종래의 광기전력 소자의 제조 방법은 통상적으로 막이 플라즈마 CVD를 이용하여 적층되는 경우에 매우 양호한 박막을 제공한다.
비정질 실리콘 막들의 침착 방법들중 한 방법으로서 스퍼터링에 의한 침착 방법이 또한 있다. 플라즈마 CVD에 의해 막을 적층하는 경우에, 소스 재료 가스로서 SiH4가 이용되기 때문에, 그것은 기판 표면을 불가피하게 H2플라즈마에 노출된다. 그러나, 스퍼터링은 H2가스를 도입하지 않고서도 행해질 수 있고, 상기 문제가 회피될 수 있다.
도 1은 SiOx막을 통해 PET 기판상에 적층된 ITO 막상에 PE-CVD에 의해서 a-Si:H 막을 적층함으로써 준비된 샘플의 a-Si:H/ITO 계면 근방에서 ITO로부터 수직 방향으로 약 20nm 거리의 영역의 투과형 전자 현미경(TEM)을 도시한다. a-Si:H 막의 PE-CVD는 기판 온도 Ts를 120도 그리고 RF 전력을 20W가 되게 온도를 설정하여, 200mTorr의 압력하에서 50sccm의 SiH4/H2가스를 흐르게 하는 것에 의해 행해졌다. 도 2는 SiOx막을 통해 PET 기판상에 적층된 ITO 막상에 H2가스를 이용하지 않고 Ar 가스만을 사용하여 DC 스퍼터링에 의해서 a-Si 막을 적층함으로써 준비된 샘플의 a-Si/ITO 계면 근방에서 ITO로부터 수직 방향으로 약 20nm 거리의 영역의 TEM 영상을 도시한다. a-Si 막의 DC 스퍼터링은 기판 온도 Ts가 80도 DC 전력이 1000W가 되도록 온도를 설정하여 5mTorr의 압력하에서 50 sccm의 Ar 가스를 흐르게 함으로써 행해졌다.
도 1을 참조하면, ITO 및 PE-CVD에 의한 a-Si:H 막 간의 계면에서, 국부적으로 박리 현상이 관찰되고 입자형 생성물이 계면에서 침전된 영역이 관찰된다. TEM-EDX를 통한 분석 결과, 상기 영역은 In 및 Sn의 화합물인 것으로 확인되었고, 부서지기 쉽고 환원된 ITO 막의 표면은 국부적으로 박리된 것으로 확인되었다. TEM 관찰로부터, 본 발명자는 4nm 이상의 직경을 갖는 입자형 생성물이 계면에서 존재하는 경우에, 막의 박리가 현저하게 나타남을 알았다. 다른 한편, 도 2를 고찰해보면, 스퍼터링에 의한 a-Si 막 및 ITO 간의 경계에서는 박리가 일어나지 않았다. 그 이유는 H2가스가 스퍼터링에 의해 침착 도중에 도입되지 않고, ITO 표면이 수소 이온 플라즈마에 노출되지 않으며, 막은 ITO 막의 표면에 손상을 주지 않으면서 적층되기 때문일 것이다. TEM 관찰을 통해 얻어진 견지에 따르면, 직경이 3nm 이상인 어떠한 입자형 생성물도 계면에서 관측되지 않았다.
도 3 및 도 4는 도 1에 도시된 샘플의 TEM-EDX 측정 결과를 도시하고 있다. 이 TEM-EDX에 있어서, 가속 전압은 약 200kV이고, 빔 직경은 1nm이다. 도 3은 ITO에서 멀리 떨어져 있는(약 20nm의 수직 거리만큼) 비교적 큰 구형 생성물(222nm의 직경을 가짐)에 대한 결과를 도시하고, 도 4는 ITO로부터 완전하게 박리된 비교적 작은 구형형 생성물(약 2nm의 직경을 가짐)에 대한 결과를 도시한다. 이 TEM-EDX의 실질적인 분해능은 빔 직경을 1nm 이상 확장시키는 것으로 고려된다. 도 3에서, 약 22nm의 직경을 갖는 구형 생성물로부터 Si의 피크가 많이 검출된 이유는, 가속 전압이 200kV로 높고, 깊이 방향으로 다량의 정보가 들어갈 확률이 높기 때문이며, 그것은 구형 생성물내에 Si가 혼입되지 않은 것을 의미한다. 도 3 및 도 4에서, Cu의 피크는 TEM 샘플 홀더(mesh)들내에서 Cu에 의해 형성된 것으로 고려되고, Cr의 피크는 ITO 막내에 포함된 소량의 Cr에 의해 형성된 것으로 고려되고, C 및 O의 피크는 샘플들의 처리 도중에 대기 공기오부터 흡수된 불순물에 의해 형성된 것으로 고려된다.
위에서 검토한 바와 같이, H2가스를 이용하지 않고 플라스틱 기판 상의 ITO 막 표면상에 DC 스퍼터링에 의해 a-Si 막을 적층함으로써, 막의 박리를 초래하는 특히 약 4nm의 직경을 갖는 입자형 생성물이 기초 ITO 막과의 계면에서 생성되는 것을 방지할 수 있다. 보다 구체적으로는, 플라스틱 기판의 ITO 막 표면 상에 a-Si:H의 막을 적층하는 경우에, 버퍼 층으로서의 스퍼터링에 의한 그러한 a-Si 막은 밀착성 크게 향상된다. a-Si:H 막이 수소화되지 않은 a-Si 막상에 PE-CVD에 의해 적층되는 동안, 수소화되지 않은 a-Si 막은 a-Si:H 막으로부터 공급된 수소에 의해 a-Si:H 막내로 수소화된다. 그러나, 그것은 후에 수소를 확산시킴으로써, 즉 먼저 a-Si 막을 적층하고 그 후에 수소 가스 분위기내에서 그 전체를 어닐링 하는 것에 의해, a-Si:H내로 수소화될 수 있다.
이것은 또한 불소산, 징크 옥시드 등으로 도프된 틴 산화물의 막과 같은 ITO 이외의 산화물 전극 재료를 그 위에 형성한 플라스틱 기판 상에 a-Si:H 막이 적층되는 경우에도 효과적이다. 이것은 또한 a-Si:H 뿐만아니라 a-Ge:H, a-SiGe:H 등에도 적용된다. 보다 일반적으로는, IV족 원소들중 적어도 한 종류를 포함하는 어떠한 반도체 박막에도 적용된다.
도 1은 SiOx막을 통해 PET 기판상에 적층된 ITO 막상에 PE-CVD에 의해서 a-Si:H 막을 적층함으로써 준비된 샘플의 a-Si:H/ITO 계면 근방의 영역의 투과형 전자 현미경(TEM) 영상을 도시하는 도면.
도 2는 SiOx막을 통해 PET 기판상에 적층된 ITO 막상에 H2가스를 이용하지 않고 Ar 가스만을 사용하여 DC 스퍼터링에 의해서 a-Si 막을 적층함으로써 준비된 샘플의 a-Si/ITO 계면 근방의 영역의 투과형 전자 현미경 영상을 도시하는 도면.
도 3은 도 1에 도시된 샘플의 TEM-EDX 측정 결과를 개략적으로 도시하는 도면.
도 4는 도 1에 도시된 샘플의 TEM-EDX 측정 결과를 개략적으로 도시하는 도면.
도 5는 발명의 제 1 실시예에 따른 박막 태양 전지의 횡단면도.
도 6은 발명의 제 3 실시예에 따른 박막 태양 전지의 횡단면도.
도 7은 발명의 제 4 실시예에 따른 박막 태양 전지의 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 투명 유기 보호막 2 : 투명 유기 버퍼층
3 : 투명 플라스틱 기체 4 : 투명 무기 버퍼층
5 : 투명 전극막 6 : n형 비정질 반도체막
7 : i형 비정질 반도체막 8 : p형 비정질 반도체막
9 : 바닥 금속 반사막
본 발명은 위에서 검토한 견지에 기초하여 본 발명자에 의한 한층 깊은 연구를 통해 이루어졌다.
상술한 목적을 달성하기 위하여, 본 발명의 제 1 양태에 따르면,
유기 고분자 재료로 만들어진 기체와;
상기 기체 상의 산화물 전극막과;
적어도 한 종류의 IV족 원소를 포함하는 산화물 전극막 상의 반도체 박막을 포함하고,
3nm 이상의 직경을 각각 갖는 입자형 생성물이 상기 산화물 전극막 및 상기 반도체 박막 간의 계면에 실질적으로 포함되지 않는 반도체 장치가 제공된다.
산화물 전극막 및 반도체 박막 간의 밀착성을 한층 향상시키는 관점으로부터는, 산화물 전극막 및 반도체 박막 간의 계면이 1nm이상의 직경을 갖는 입자형 생성물을 포함하지 않는 것이 바람직하다.
본 발명의 제 2 양태에 따르면,
유기 고분자 재료로 만들어진 기체와;
상기 기체 상의 산화물 전극막과;
적어도 한 종류의 IV족 원소를 포함하는 산화물 전극막 상의 반도체 박막을 포함하고,
상기 반도체 박막은 그것의 침착의 초기 기간 동안에 비환원성 분위기에서 적층되는 반도체 장치가 제공된다.
본 발명의 제 3 양태에 따르면,
유기 고분자 재료로 만들어진 기체와; 상기 기체 상의 산화물 전극막과; 적어도 한 종류의 IV족 원소를 포함하는 산화물 전극막 상의 반도체 박막을 갖는 반도체 장치의 제조 방법으로서,
상기 반도체 박막을 그 침착의 초기 기간 동안에 비환원성 분위기에서 적층하는 단계를 포함하는, 상기 반도체 장치 제조 방법이 제공된다.
본 발명에 있어서, 상기 기체는 통상적으로 투명 기체이고, 보다 구체적으로는 예컨대 폴리에스테르(PET)와 같은 투명 유기 고분자 재료의 막이 사용된다. 산화물 전극막은 통상적으로 투명 전극막이고, 보다 구체적으로는 그것은 예를 들면 ITO(indium tin oxide), 틴옥시드, 불소산으로 도프된 틴옥시드, 징크 옥시드, 징크 옥시드-알루미늄 옥시드 등이다.
발명의 제 1 양태에 있어서, 산화물 전극막 및 반도체 박막 간의 계면 근방의 반도체 박막의 부분은 바람직하게는 비환원성 분위기에서, 보다 구체적으로는 수소 가스를 함유하지 않은 대기에서 적층된다. 통상적으로는, 산화물 전극막 및 반도체 박막 간의 계면 근방의 반도체 박막의 부분은 수소 가스를 사용하지 않는 스퍼터링에 의해 적층되고, 반도체 박막의 적어도 또다른 부분은 PE-CVD(plasma enhanced chemical vapor deposition)에 의해서 적층된다.
본 발명에 있어서, 반도체 박막은 통상적으로 비정질 반도체 박막이고, 보다 구체적으로 그것은 비정질 실리콘 하이드리드, 비정질 게르마늄 하이브리드, 비정질 실리콘 게르마늄 하이브리드, 비정질 실리콘 카바이드 하이브리드 등이다.
본 발명에 있어서, 반도체 장치는 기본적으로는 반도체 박막을 이용하는 임의의 어떤 것일 수 있다. 그러나 구체적으로는, 그것은 예컨대 박막 광기전력 소자이고, 특히 예를 들어 박막 태양 전지이다.
상기 요약한 바와 같은 구조를 갖는 발명의 제 1 양태에 따르면, 산화물 전극막 및 반도체 박막 간의 계면이 3nm 이상의 직경을 갖는 입자형 생성물을 생성하지 않기 때문에, 그들의 밀착성은 향상된다. 그러므로, ITO와 같은 산화물 전극막을 위에 형성한 폴리에스테르막과 같은 일반용 플라스틱의 기체를 이용하고, 그 위에 수소를 함유한 소스 재료 가스를 이용하는 PE-CVD에 의해 반도체 박막을 적층하는 경우에, 반도체 박막은 막의 침착 이후에 기체가 굽어지거나 휘어질지라도 기체로부터의 박리가 효과적으로 방지될 수 있다.
위에서 요약 기술한 바와 같이 배열된 발명의 제 2 및 제 3 양태에 따르면, 침착의 초기 기간동안에 비환원성 분위기에서 반도체 박막을 적층함으로써, 3nm 이상의 직경을 갖는 입자형 생성물이 산화물 전극막 및 반도체 박막 간의 계면에 포함되지 않게 하여, 그들의 밀착성은 향상된다. 그러므로, ITO와 같은 산화물 전극막을 위에 형성한 폴리에스테르막과 같은 일반용 플라스틱의 기체를 이용하고, 수소를 함유한 소스 재료 가스를 이용하는 PE-CVD에 의해 반도체 박막을 적층하는 경우에, 반도체 박막은 막의 침착 이후에 기체가 굽어지거나 휘어질지라도 기체로부터의 박리가 효과적으로 방지될 수 있다.
양호한 실시예의 상세한 설명
첨부 도면을 참조하여 발명의 실시예들에 대해 기술하기로 한다.
도 5는 발명의 제 1 실시예에 따른 박막 태양 전지를 도시한다.
도 5에 도시된 바와 같이, 박막 태양 전지에 있어서, 투명 무기 버퍼층(4), 투명 전극막(5), n형 비정질 반도체막(6), i형 비정질 반도체막(7), p형 비정질 반도체막(8), 및 바닥 금속 반사막(9)이 투명 유기 보호막(1) 및 투명 유기 버퍼층(2)에 의해 대향 표면들이 하드코팅되어 있는 투명 플라스틱 기체(3) 상의 투명 유기 버퍼층(2) 상에 순차적으로 적층된다.
투명 유기 보호막 및 투명 유기 버퍼층(2)은 예컨대 아크릴 수지로 되어 있다. 투명 플라스틱 기체(3)는 예컨대 파일형 PET 기판이다. 투명 전극층(5)은 예컨대 ITO로 형성된다. n형 비정질 반도체막(6), i형 비정질 반도체막(7), 및 p형 비정질 반도체막(8)은 Si와 같은 IV족 반도체로 이루어진다. 바닥 금속 반사막(9)은 예컨대 알루미늄으로 이루어진다.
박막 태양 전지의 특징은 3nm 이상의 직경, 바람직하게는 1nm이상의 직경을 갖는 투명 전극막(5)의 성분 원소 또는 기타 다른 원소들로 이루어진 입자형 생성물을 실질적으로 갖지 않는다는데 있다.
다음으로, 상술한 구조를 갖는 박막 태양 전지의 제조 방법의 특정 예에 대해 기술한다.
먼저, 대향 면들 상에 투명 유기 보호막(1)과 투명 유기 버퍼층(2)을 형성한 투명 플라스틱 기체(3)로서, 예컨대 아크릴 수지로 하드코팅된 대향 면들을 갖는 200마이크로미터 두께의 PET 기판으로부터 직경 4인치로 펀치한 피스가 이용되고, 그것은 세정된다.
그 후에, 상기 PET 기판은 스퍼터링 장치의 진공 챔버내에 설치되고, 챔버는 진공 펌프를 이용하여 약 10-7Torr로 배기된다. 이어서, 실리콘 산화물(SiOx)막이 스퍼터링에 의해 PET 기판 상에 무기 투명 버퍼층(3)으로서 적층된다. 또한, 유사한 방식으로, ITO 막은 스퍼터링에 의해 투명 전극(5)으로서 적층된다. 이들 단계들에서 Ar 가스가 사용된다.
그 후에, Ar은 30sccm으로 공급되고, 전기 방전시의 압력은 3mTorr로 설정되고, 온도는 기판 표면 온도가 120도가 되도록 설정되며, 플라즈마가 1000W로 발생하고, DC 스퍼터링은 n형 비정질 반도체막(6)으로서 예컨대 두께가 30nm인 인 도프된 n형 a-Si 막을 적층하기 위하여 인으로 도프한 Si의 타겟 기판을 사용하여 행해진다. 이 공정에서, 투명 전극막(5)상의 n형 a-Si 막은 H2가스를 사용하지 않는 DC 스퍼터링에 의해 적층되고, 따라서 그 주성분으로서 In 또는 Sn을 포함하는 1nm이상의 직경을 갖는 입자형 생성물이 ITO 막으로서의 투명 전극막(5) 및 n형 a-Si 막 간의 계면에서 생성되는 것이 방지된다.
그 후에, 기판을 대기에 노출시키지 않도록 하기 위하여, 기판은 로드록에 의해 PE-CVD 챔버내로 전송된다. 이어서, SiH4(10%)/H2를 50sccm으로, 전기 방전 동안의 압력을 200mTorr로, 기판 표면의 온도를 120도로 설정하고, 20W의 전력으로 플라즈마를 발생시킨 이후에, 예컨대 두께가 50nm인 i형 a-Si:H 막이 n형 a-Si 막상에 PE-CVD에 의해 i형 비정질 반도체막(7)으로서 적층된다. 광전 변환층으로서 이용된 두꺼운 I형 a-Si:H 막은 PE-CVD에 의해 적층되기 때문에, 높은 침착율이 얻어질 수 있고, 침착에 필요한 시간이 단축된다. n형 비정질 반도체막(6)으로서 n형 a-Si 막은 PE-CVD에 의해 n형 a_si 막상에의 i형 a-Si:H 막의 침착 동안에 i형 a-Si:H 막으로부터 공급된 수소에 의해 n형 a-Si:H 막으로 수소화된다.
그 후에, 기판은 로드록에 의해 스퍼터링 장치의 진공 챔버내로 다시 전송된다. 다음으로, Ar을 30sccm으로, 전기 방전 동안의 압력을 3mTorr로, 기판 표면의 온도를 120도로 설정하고, 1000W의 전력으로 플라즈마를 발생시키고, 인 도프된 Si 타겟 기판을 DC 스퍼터링하여, 예컨대 두께가 30nm인 인 도프된 p형 a-Si 막이 I형 a-Si:H 막상에 p형 비정질 반도체막(8)으로서 적층된다.
그 후에, 기판은 로드록에 의해 스퍼터링 장치의 진공 챔버내로 다시 전송된다. 그리고, Ar을 30sccm으로 p형 a-Si:H 막상에 공급하고, 전기 방전 동안의 압력을 3mTorr로, 기판 표면의 온도를 120도로 설정하고, 1000W의 전력으로 플라즈마를 발생시키고, Al 타겟 기판을 DC 스퍼터링하여, 예컨대 두께가 100nm인 Al 막이 바닥 금속 반사막(9)으로서 적층된다.
이들 단계들을 통해서 의도한 박막 태양 전지가 완성된다.
상술한 바와 같이, 제 1 실시예에 따르면, 투명 전극막(5)상의 n형 비정질 반도체막(6)은 H2가스를 사용하지 않는 DC 스퍼터링에 의래 적층되기 때문에, 그들의 계면에서 1nm 이상의 직경을 갖는 입자형 생성물의 형성이 방지될 수 있고, 따라서 투명 전극(5)에 대한 n형 비정질 반도체막(6)의 밀착성이 향상될 수 있다. 따라서, 투명 플라스틱 기체(3)가 막의 침착 이후에 굽어지거나 휘어지게 될지라도, 투명 전극막(5) 및 n형 비정질 반도체막(6) 간의 계면에서의 분리가 효과적으로 방지될 수 있다. 이에 의해, 가요성, 경량성, 저렴한 가격, 신뢰성, 및 효율성을 갖는, 투명 플라스틱 기체(3)를 이용한 비정질 박막 태양 전지를 실현할 수 있다.
다음으로 본 발명의 제 2 실시예에 따른 박막 태양 전지에 대해 설명하기로 한다.
제 2 실시예는 제 1 실시예에서의 i형 비정질 반도체막(7)으로서 i형 a-SixGe1-x:H(0〈x≤1) 막을 사용한다. 다른 관점에서는, 제 1 실시예와 동일하다.
제 2 실시예에 따른 박막 태양 전지의 제조 방법은 i형 비정질 반도체막(7)의 침착을 제외하면 제 1 실시예에 따른 박막 태양 전지의 제조 방법과 동일하다. i형 비정질 반도체막(7)으로서 i형 a-SixGe1-x:H 막은 예를 들어 다음과 같은 방식으로 적층된다. 즉, n형 a-Si 막상에 GeH4(10%)/H2및 SiH4(10%)H2를 공급하고, 전기 방전 동안 압력을 200mTorr로 기판 표면의 온도를 120도로 설정하고, 이어서 20W의 전력으로 플라즈마를 발생시켜, 예컨대 두께 500nm의 비도프된 i형 a-SixGe1-x:H(0〈x≤1)막이 n형 Si:H 막상에 적층된다. 이 공정에서, GeH(10%)/H2및 SiH4(10%)H2간의 유량비는 침착의 개시로부터 점차 변화되어, a-SixGe1-x:H(0〈x≤1)에서의 x의 비는 기판쪽으로부터 점차 더 커지고 중간 궤도로부터 SiH4(10%)/H2가 공급되지 않는다.
제 2 실시예는 또한 제 1 실시예와 동일한 이점들을 갖는다.
도 6은 본 발명의 제 3 실시예에 따른 박막 태양 전지를 도시한다.
도 6에 도시된 바와 같이, 박막 태양 전지에 있어서, 투명 무기 버퍼층(14), 투명 전극막(15), p형 비정질 반도체막(16), i형 비정질 반도체막(17), n형 비정질 반도체막(18), 바닥 금속 반사막(19)이 투명 유기 보호막(11) 및 투명 유기 버퍼층(12)에 의해 대향 면들을 하드코팅한 투명 플라스틱 기체(13)상의 투명 유기 버퍼층(12)상에 순차적으로 적층된다.
투명 유기 보호막 및 투명 유기 버퍼층(12)은 예컨대 아크릴 수지로 이루어진다. 투명 플라스틱 기체(13)는 예컨대 파일형 PET 기판이다. 투명 전극층(15)은 예컨대 ITO로 이루어진다. p형 비정질 반도체막(16), i형 비정질 반도체막(17), 및 n형 비정질 반도체막(18)은 Si와 같은 IV족 반도체들로 이루어진다.
박막 태양 전지의 특징은 3nm이상의 직경, 바람직하게는 1nm 이상의 직경을 갖는, 투명 전극막(15)의 성분 원소들 또는 다른 원소들로 이루어진 입자형 생성물을 실질적으로 갖지 않는다는데 있다.
다음에는 상술한 바와 같은 구조의 박막 태양 전지의 제조 방법의 특정 예에 대해 기술하기로 한다.
먼저, 대향 면들 상에 투명 유기 보호막(11)과 투명 유기 버퍼층(12)을 형성한 투명 플라스틱 기체(13)로서, 예컨대 아크릴 수지로 하드코팅된 대향 면들을 갖는 200마이크로미터 두께의 PET 기판으로부터 직경 4인치의 펀치한 피스가 이용되고, 그것은 세정된다.
그 후에, 상기 PET 기판은 스퍼터링 장치의 진공 챔버내에 설치되고, 챔버는 진공 펌프를 이용하여 약 10-7Torr로 배기된다. 이어서, 실리콘 산화물(SiOx)막이 스퍼터링에 의해 PET 기판 상에 무기 투명 버퍼층(13)으로서 적층된다. 또한, 유사한 방식으로, ITO 막은 스퍼터링에 의해 투명 전극(15)으로서 적층된다. 이들 단계들에서 Ar 가스가 사용된다.
그 후에, Ar은 30sccm으로 공급되고, 전기 방전시의 압력은 3mTorr로 설정되고, 온도는 기판 표면 온도가 120도가 되도록 설정되며, 플라즈마가 1000W로 발생하고, DC 스퍼터링은 p형 비정질 반도체막(16)으로서 예컨대 두께가 30nm인 붕소 도프된 p형 a-Si 막을 적층하기 위하여 붕소로 도프한 Si의 타겟 기판을 사용하여 행해진다. 이 공정에서, 투명 전극막(5)상의 p형 a-Si 막은 H2가스를 사용하지 않는 DC 스퍼터링에 의해 적층되고, 따라서 그 주성분으로서 In 또는 Sn을 포함하는 1nm이상의 직경을 갖는 입자형 생성물이 ITO 막으로서의 투명 전극막(15) 및 p형 a-Si 막 간의 계면에서 생성되는 것이 방지된다.
그 후에, 기판이 로드록에 의해 PE-CVD 챔버내로 전송된다. 이어서, SiH4(10%)/H2를 50sccm으로, 전기 방전 동안의 압력을 200mTorr로, 기판 표면의 온도를 120도로 설정하고, 20W의 전력으로 플라즈마를 발생시킨 이후에, 예컨대 두께가 50nm인 i형 a-Si:H 막이 p형 a-Si 막상에 i형 비정질 반도체막(17)으로서 적층된다. p형 비정질 반도체막(16)으로서 p형 a-Si 막은 PE-CVD에 의해 p형 a_si 막상에의 i형 a-Si:H 막의 침착 동안에 i형 a-Si:H 막으로부터 공급된 수소에 의해 p형 a-Si:H 막으로 수소화된다.
이어서, SiH4(10%)/H2를 50sccm 및 PH3(1%)H2를 50sccm 공급하고, 전기 방전 동안 압력을 200mTorr로 기판 표면의 온도를 120도로 설정하고, 20W의 전력으로 플라즈마를 발생시켜, 예컨대 두께 30nm의 인 도프된 n형 a-Si:H 막이 n형 비정질 반도체막(18)으로서 적층된다.
그 후에, 기판은 로드록에 의해 스퍼터링 장치의 진공 챔버내로 다시 전송된다. 다음으로, Ar을 30sccm으로 p형 a-Si:H 막상에 공급하고, 전기 방전 동안의 압력을 3mTorr로, 기판 표면의 온도를 120도로 설정하고, 1000W의 전력으로 플라즈마를 발생시키고, Al 타겟 기판을 DC 스퍼터링하여, 예컨대 두께가 100nm인 Al 막이 바닥 금속 반사막(19)으로서 적층된다.
이들 단계들을 통해서 의도한 박막 태양 전지가 완성된다.
상술한 바와 같이, 제 3 실시예에 따르면, 투명 전극막(15)상의 p형 비정질 반도체막(16)은 H2가스를 사용하지 않는 DC 스퍼터링에 의래 적층되기 때문에, 그들의 계면에서 1nm 도는 3nm 이상의 직경을 갖는 입자형 생성물의 형성이 방지될 수 있고, 따라서 투명 전극(15)에 대한 p형 비정질 반도체막(16)의 밀착성이 향상될 수 있다. 따라서, 투명 플라스틱 기체(13)가 막의 침착 이후에 굽어지거나 휘어지게 될지라도, 투명 전극막(15) 및 p형 비정질 반도체막(16) 간의 계면에서의 분리가 효과적으로 방지될 수 있다. 이에 의해, 가요성, 경량성, 저렴한 가격, 신뢰성, 및 효율성을 갖는, 투명 플라스틱 기체(13)를 이용한 비정질 박막 태양 전지를 실현할 수 있다.
도 7은 본 발명의 제 4 실시예에 따른 박막 태양 전지를 도시한다.
도 7에 도시된 바와 같이, 박막 태양 전지에 있어서, 투명 무기 버퍼층(24), 투명 전극막(25), p형 비정질 반도체막(26), i형 비정질 반도체막(27), n형 비정질 반도체막(28), 바닥 금속 반사막(29)이 투명 유기 보호막(21) 및 투명 유기 버퍼층(22)에 의해 대향 면들을 하드코팅한 투명 플라스틱 기체(23)상의 투명 유기 버퍼층(22)상에 순차적으로 적층된다.
투명 유기 보호막 및 투명 유기 버퍼층(22)은 예컨대 아크릴 수지로 이루어진다. 투명 플라스틱 기체(23)는 예컨대 파일형 PET 기판이다. 투명 전극층(25)은 예컨대 ITO로 이루어진다. p형 비정질 반도체막(26)은 IV족 반도체인 SiC오 이루어지고, i형 비정질 반도체막(27) 및 n형 비정질 반도체막(28)은 Si와 같은 IV족 반도체들로 이루어진다. 바닥 금속 반사막(29)은 예컨대 AL로 이루어진다.
박막 태양 전지의 특징은 3nm이상의 직경, 바람직하게는 1nm 이상의 직경을 갖는, 투명 전극막(25)의 성분 원소들 또는 다른 원소들로 이루어진 입자형 생성물을 실질적으로 갖지 않는다는데 있다.
다음에는 상술한 바와 같은 구조의 박막 태양 전지의 제조 방법의 특정 예에 대해 기술하기로 한다.
먼저, 대향 면들 상에 투명 유기 보호막(21)과 투명 유기 버퍼층(22)을 형성한 투명 플라스틱 기체(23)로서, 예컨대 아크릴 수지로 하드코팅된 대향 면들을 갖는 200마이크로미터 두께의 PET 기판으로부터 직경 4인치의 펀치한 피스가 이용되고, 그것은 세정된다.
그 후에, 상기 PET 기판은 스퍼터링 장치의 진공 챔버내에 설치되고, 챔버는 진공 펌프를 이용하여 약 10-7Torr로 배기된다. 이어서, 실리콘 산화물(SiOx)막이 스퍼터링에 의해 PET 기판 상에 무기 투명 버퍼층(13)으로서 적층된다. 또한, 유사한 방식으로, ITO 막은 스퍼터링에 의해 투명 전극(15)으로서 적층된다. 이들 단계들에서 Ar 가스가 사용된다.
그 후에, Ar은 30sccm으로 공급되고, 전기 방전시의 압력은 3mTorr로 설정되고, 온도는 기판 표면 온도가 120도가 되도록 설정되며, 플라즈마가 1000W로 발생하고, DC 스퍼터링은 p형 비정질 반도체막(26)으로서 예컨대 두께가 30nm인 붕소 도프된 p형 a-SiC 막을 적층하기 위하여 붕소로 도프한 SiC의 타겟 기판을 사용하여 행해진다. 이 공정에서, 투명 전극막(25)상의 p형 a-SiC 막은 H2가스를 사용하지 않는 DC 스퍼터링에 의해 적층되고, 따라서 그 주성분으로서 In 또는 Sn을 포함하는 1nm이상의 직경을 갖는 입자형 생성물이 ITO 막으로서의 투명 전극막(25) 및 p형 a-SiC 막 간의 계면에서 생성되는 것이 방지된다.
그 후에, 기판이 로드록에 의해 PE-CVD 챔버내로 전송된다. 이어서, SiH4(10%)/H2를 50sccm으로, 전기 방전 동안의 압력을 200mTorr로, 기판 표면의 온도를 120도로 설정하고, 20W의 전력으로 플라즈마를 발생시킨 이후에, 예컨대 두께가 50nm인 i형 a-Si:H 막이 p형 비정질 반도체막상에 i형 비정질 반도체막(17)으로서 적층된다. p형 비정질 반도체막(26)으로서 p형 a-SiC 막은 PE-CVD에 의해 p형 a_si 막상에의 i형 a-Si:H 막의 침착 동안에 i형 a-SiC:H 막으로부터 공급된 수소에 의해 p형 a-Si:H 막으로 수소화된다.
이어서, SiH4(10%)/H2를 50sccm 및 PH3(1%)H2를 50sccm 공급하고, 전기 방전 동안 압력을 200mTorr로 기판 표면의 온도를 120도로 설정하고, 20W의 전력으로 플라즈마를 발생시켜, 예컨대 두께 30nm의 인 도프된 n형 a-Si:H 막이 n형 비정질 반도체막(28)으로서 적층된다.
그 후에, 기판은 로드록에 의해 스퍼터링 장치의 진공 챔버내로 다시 전송된다. 다음으로, Ar을 30sccm으로 p형 a-Si:H 막상에 공급하고, 전기 방전 동안의 압력을 3mTorr로, 기판 표면의 온도를 120도로 설정하고, 1000W의 전력으로 플라즈마를 발생시키고, Al 타겟 기판을 DC 스퍼터링하여, 예컨대 두께가 100nm인 Al 막이 바닥 금속 반사막(29)으로서 적층된다.
이들 단계들을 통해서 의도한 박막 태양 전지가 완성된다.
제 4 실시예는 또한 제 3 실시예와 같은 이점들을 갖는다. 그 외에, 제 4 실시예는 p형 비정질 반도체막(26)으로서 갭이 넓은 반도체인 P형 aSiC 막을 사용하고, p형 비정질 반도체막(26)을 통해 보다 넓은 파장 대역에 대한 광이 통과하여 i형 비정질 반도체막(27)내로 들어갈 수 있기 때문에 보다 높은 변환 효율을 갖는 박막 태양 전지를 제공한다는데 이점이 있다.
비록 본 발명이 특정 실시예들을 통해 설명하였지만, 본 발명은 그러한 실시에들에 국한되지 않으며, 본 발명의 기술적 개념내에서 다양한 변형에 및 수정예들을 포함한다.
예를 들면, 제 1 내지 제 4 실시예들의 설명에서 제기된 수치들, 구조들, 재료들, 기판들, 소스 재료들, 공정들 등은 단순한 예들일 뿐이며, 따라서 예컨대 기타 다른 적절한 수치들, 구조들, 재료들, 기판들, 소스 재료들, 공정들이 사용될 수 있다.
보다 구체적으로는, 예를 들어 제 1 내지 제 4 실시예들에서, 수소 가스를 사용하지 않는 스퍼터링에 의해 적층된 a-Si 막이 a-Si:H 막을 형성하기 위하여 나중에 수소화될 수 있다.
상술한 바와 같이, 본 발명에 의해 제안된 반도체 장치에 따르면, 직경이 3nm이하인 입자형 생성물이 산화물 전극막 및 반도체 박막 간의 계면에 실질적으로 포함되지 않기 때문에, 상기 막들의 밀착성이 향상되고, 기체(base body)가 반도체 박막의 침착 이후에 굽어지거나 휘어질지라도 이들 기체로부터 반도체 박막의 분리가 방지될 수 있다. 따라서, 기체로서 일반용 플라스틱을 이용하는, 가요성 박막 태양전지 등의 반도체 장치를 실현하는 것이 가능하다.

Claims (36)

  1. 반도체 장치에 있어서,
    유기 고분자 재료로 만들어진 기체와;
    상기 기체 상의 산화물 전극막과;
    적어도 한 종류의 IV족 원소를 포함하는 상기 산화물 전극막 상의 반도체 박막을 포함하고,
    3nm 이상의 직경을 각각 갖는 입자형 생성물이 상기 산화물 전극막 및 상기 반도체 박막 간의 계면에 실질적으로 포함되지 않는 반도체 장치.
  2. 제 1 항에 있어서,
    1nm 이상의 직경을 각각 갖는 입자형 생성물들이 상기 산화물 전극막 및 상기 반도체 박막 간의 계면에 포함되지 않는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기체는 투명 기체인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 전극막은 투명 전극막인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 전극막은 ITO, 틴 옥시드, 불소산으로 도프된 틴 옥시드, 징크 옥시드, 또는 징크 옥시드-알루미늄 옥시드로 이루어지는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 비환원성 분위기에서 적층되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 함유하지 않은 분위기에서 적층되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 사용하지 않는 스퍼터링에 의해 적층되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 포함하지 않는 분위기에서 적층되고, 상기 반도체 박막의 다른 부분의 적어도 일부는 플라즈마 강화 화학 기상 침착에 의해 적층되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 반도체 박막은 비정질 반도체 박막인 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 박막은 비정질 실리콘 하이드리드, 비정질 게르마늄 하이드리드, 비정질 실리콘 게르마늄 하이드리드 또는 비정질 실리콘 카바이드 하이드리드로 이루어지는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 반도체 장치는 박막 광기전력 소자인 반도체 장치.
  13. 제 1 항에 있어서,
    상기 반도체 장치는 박막 태양 전지인 반도체 장치.
  14. 반도체 장치에 있어서,
    유기 고분자 재료로 만들어진 기체와;
    상기 기체 상의 산화물 전극막과;
    적어도 한 종류의 IV족 원소를 포함하는 상기 산화물 전극막 상의 반도체 박막을 포함하고,
    상기 반도체 박막은 그것의 침착의 초기 기간 동안에 비환원성 분위기에서 적층되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 기체는 투명 기체인 반도체 장치.
  16. 제 14 항에 있어서,
    상기 산화물 전극막은 투명 전극막인 반도체 장치.
  17. 제 14 항에 있어서,
    상기 산화물 전극막은 ITO, 틴 옥시드, 불소산으로 도프된 틴 옥시드, 징크 옥시드, 또는 징크 옥시드-알루미늄 옥시드로 이루어지는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 비환원성 분위기에서 적층되는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 함유하지 않은 분위기에서 적층되는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 사용하지 않는 스퍼터링에 의해 적층되는 반도체 장치.
  21. 제 14 항에 있어서,
    상기 산화물 전극막 및 상기 반도체 박막 간의 계면 근방의 상기 반도체 박막의 부분이 수소 가스를 포함하지 않는 분위기에서 적층되고, 상기 반도체 박막의 다른 부분의 적어도 일부는 플라즈마 강화 화학 기상 침착에 의해 적층되는 반도체 장치.
  22. 제 14 항에 있어서,
    상기 반도체 박막은 비정질 반도체 박막인 반도체 장치.
  23. 제 14 항에 있어서,
    상기 반도체 박막은 비정질 실리콘 하이드리드, 비정질 게르마늄 하이드리드, 비정질 실리콘 게르마늄 하이드리드 또는 비정질 실리콘 카바이드 하이드리드로 이루어지는 반도체 장치.
  24. 제 14 항에 있어서,
    상기 반도체 장치는 박막 광기전력 소자인 반도체 장치.
  25. 제 14 항에 있어서,
    상기 반도체 장치는 박막 태양 전지인 반도체 장치.
  26. 유기 고분자 재료로 만들어진 기체와; 상기 기체 상의 산화물 전극막과; 적어도 한 종류의 IV족 원소를 포함하는 상기 산화물 전극막 상의 반도체 박막을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 박막을 그 침착의 초기 기간 동안에 비환원성 분위기에서 적층하는 단계를 포함하는, 상기 반도체 장치 제조 방법.
  27. 제 26 항에 있어서,
    상기 기체는 투명 기체인 반도체 장치의 제조 방법.
  28. 제 26 항에 있어서,
    상기 산화물 전극막은 투명 전극막인 반도체 장치의 제조 방법.
  29. 제 26 항에 있어서,
    상기 산화물 전극막은 ITO, 틴 옥시드, 불소산으로 도프된 틴 옥시드, 징크 옥시드, 또는 징크 옥시드-알루미늄 옥시드로 이루어지는 반도체 장치의 제조 방법.
  30. 제 26 항에 있어서,
    상기 비환원성 분위기는 수소 가스를 포함하지 않은 분위기인 반도체 장치의 제조 방법.
  31. 제 26 항에 있어서,
    상기 반도체 박막은 침착의 초기 기간 동안에 수소 가스를 사용하지 않는 스퍼터링에 의해 적층되는 반도체 장치의 제조 방법.
  32. 제 26 항에 있어서,
    수소 가스를 이용하지 않는 스퍼터링은 상기 반도체 박막의 초기 부분의 침착을 위해 이용되고, 상기 반도체 박막의 잔여 부분의 적어도 일부의 침착에는 플라즈마 강화 화학 기상 침착이 이용되는 반도체 장치의 제조 방법.
  33. 제 26 항에 있어서,
    상기 반도체 박막은 비정질 반도체 박막인 반도체 장치의 제조 방법.
  34. 제 26 항에 있어서,
    상기 반도체 박막은 비정질 실리콘 하이드리드, 비정질 게르마늄 하이드리드, 비정질 실리콘 게르마늄 하이드리드 또는 비정질 실리콘 카바이드 하이드리드로 이루어지는 반도체 장치의 제조 방법.
  35. 제 26 항에 있어서,
    상기 반도체 장치는 박막 광기전력 소자인 반도체 장치의 제조 방법.
  36. 제 26 항에 있어서,
    상기 반도체 장치는 박막 태양 전지인 반도체 장치의 제조 방법.
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