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KR20010048716A - 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 - Google Patents

자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 Download PDF

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Abstract

본 발명은 자기 정렬 기술을 이용한 수직형 트렌치 DMOS (Trench Double diffused MOS, TDMOS) 전력 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 실리콘 기판 위에 산화막 및 질화막을 순차적으로 성장시킨 후, 제 1 마스크를 사용하여 불순물을 이온 주입함으로써, 소자의 채널층을 형성하는 제 1 단계; 상기 결과물 상에 측벽 산화막 및 트렌치를 순차적으로 형성한 후, 상기 측벽 산화막을 제거하여 상기 트렌치 바닥면 및 상기 측벽막 제거 영역에 불순물을 이온 주입하는 제 2 단계; 상기 트렌치 표면에 게이트 산화막을 성장시키는 제 3 단계; 상기 트렌치 내부를 제 2 마스크를 사용하여 다결정 실리콘으로 채움으로써, 게이트 전극을 형성하는 제 4 단계; 상기 트렌치 상에 산화막을 증착하고, Etch - back을 질화막이 보일 때까지 진행시킨 후, 질화막을 제거하고, 자기 정렬 기술을 이용하여 불순물을 이온 주입하여 바디 컨택트(Body Contact)를 형성하는 제 5 단계; 및 상기 결과물 상에 단자 형성을 위한 전극을 제 3 마스크를 사용하여 형성하는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 TDMOS 전력 소자 제조 방법이 제공된다.

Description

자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조 방법 {Fabrication method for Trench gate DMOSFET using self-align technique}
본 발명은 수직형 트렌치 DMOS(TDMOS) 전력 소자의 제조 방법에 관한 것이며, 특히, 트렌치 측벽막 및 자기 정렬(Self - Align) 기술을 이용하여 3 개의 마스크만을 사용하는 수직형 트렌치 DMOS 전력 소자의 제조 방법에 관한 것이다.
일반적으로 TDMOS는 중전압, 중전류급의 전력 소자로서, 스테핑 모터, FED의 구동 IC 등에 이용된다. 일반적인 DMOS에 비교하여 TDMOS는 공정이 복잡하여 적어도 4 개 이상의 마스크를 사용해야 한다. 반도체 제작 비용에 있어서 마스크 비용이 차지하는 비중은 매우 높으므로, 가급적 마스크 수를 줄일 수 있는 제조 방법이 요구되고 있다.
또한, 종래의 TDMOS 제조 방법에 의하면, 누설 전류, 항복 전압 및 신뢰성에 많은 문제점이 있는 것으로 알려져 있고, 이로 인하여 보다 간단하고 신뢰성있게 제조하는 방법이 요구되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 트렌치 측벽막 및 자기 정렬 기술을 이용하여 3 개의 마스크만을 사용하는 수직형 트렌치 DMOS 전력 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 일 실시예에 따른 트렌치 DMOS 전력 소자의 단면도이고,
도 2a부터 도 2j는 본 발명의 일 실시예에 따른 트렌치 DMOS 전력 소자의 제조 방법을 순차적으로 나타낸 단면도이다.
♠도면의 주요 부분에 대한 부호의 설명♠
01 : 감광막 10 : n+/n- 기판
11 : 산화막 12 : 질화막
13 : p - layer 14 : LTO 산화막
15 : 트렌치 16 : 게이트 산화막
17 : n+ 소스 18 : 다결정 실리콘
19 : LTO 산화막 20 : p+ 소스
21 : 알루미늄(드레인) 22 : 알루미늄(소스)
앞서 설명한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 실리콘 기판 위에 산화막 및 질화막을 순차적으로 성장시킨 후, 제 1 마스크를 사용하여 불순물을 이온 주입함으로써, 소자의 채널층을 형성하는 제 1 단계; 상기 결과물 상에 측벽 산화막 및 트렌치를 순차적으로 형성한 후, 상기 측벽 산화막을 제거하여 상기 트렌치 바닥면 및 상기 측벽막 제거 영역에 불순물을 이온 주입하는 제 2 단계; 상기 트렌치 표면에 게이트 산화막을 성장시키는 제 3 단계; 상기 트렌치 내부를 제 2 마스크를 사용하여 다결정 실리콘으로 채움으로써, 게이트 전극을 형성하는 제 4 단계; 상기 트렌치 상에 산화막을 증착하고, Etch - back을 질화막이 보일 때까지 진행시킨 후, 질화막을 제거하고, 자기 정렬 기술을 이용하여 불순물을 이온 주입하여 바디 컨택트(Body Contact)를 형성하는 제 5 단계; 및 상기 결과물 상에 단자 형성을 위한 전극을 제 3 마스크를 사용하여 형성하는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 TDMOS 전력 소자 제조 방법이 제공된다.
아래에서, 본 발명에 따른 양호한 일 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.
도 1은 본 발명의 일 실시예에 따른 트렌치 DMOS 전력 소자의 단면도로서, 기존의 트렌치 전력 소자의 구조와 비교해 볼 때, 트렌치 측벽막과 자기 정렬 기술을 이용하기 때문에 공정 스텝을 많이 줄일 수 있고, 고집적화가 가능하며, 또한, 공정 과정에서 트렌치 바닥 부분에 두꺼운 산화막이 형성되어 소자의 신뢰성 및 누설 전류를 크게 향상시킬 수 있다.
도 2a부터 도 2j는 본 발명의 일 실시예에 따른 트렌치 DMOS 전력 소자의 제조 방법을 순차적으로 나타낸 단면도로서, 이를 상세히 설명하면 다음과 같다.
먼저, 도 2a는 n+/n- 기판(10) 위에 산화막(11)과 2000 ~ 4000 Å의 질화막(12)을 성장 및 증착시킨 후, PR(01) 공정 및 트렌치 마스크(제1 마스크)를 사용하여 도 2b처럼 보론(B)을 1 ~ 5.0 x 1012/cm2농도로 이온 주입 및 1150 ℃에서 드라이브인(drive - in)하여 도 2c처럼 소자의 채널이 형성될 p 층(13)을 형성한다.
이어서, 도 2d에서는 2000 ~ 4000 Å의 LTO 산화막을 이용하여 트렌치 측벽면에 측벽막(14)을 형성시킨 후, 도 2e처럼 RIE(Reactive Ion Etching, 반응성 이온 식각)를 이용하여 트렌치(15)를 형성시킨다.
그 다음, 도 2f에서는 트렌치 측벽막을 제거한 후, As++ (5.0 x 1015/cm2)를 이온 주입한다.
이어서, 도 2g에서는 트렌치 표면 상태를 향상시키기 위하여, 500 Å의 산화막을 성장 및 제거한 후, 게이트 산화막(16)을 900 ~ 1100 ℃에서 500 Å 정도 성장시킨다. 이때, n+ 소스(17) 영역이 생성되며, 트렌치 바닥에도 n+ 층이 동시에 생성되어 트렌치 벽면의 농도보다 매우 높아 도 2g에서처럼 트렌치 바닥에 두꺼운 산화막이 성장된다.
이어서, 다결정 실리콘을 증착 및 에칭(제 2마스크)하여 게이트 전극(18)을 형성한 후, 도 2h에서는 다시 2000 ~ 4000 Å의 LTO 산화막(19)을 증착하고, Etch - back을 질화막이 보일 때까지 진행시킨다.
이어서, 도 2i에서는 질화막을 제거한 후, 자기 정렬 기술을 이용하여 p+를 2 ~ 3.0 x 1015/cm2이온 주입 및 드라이브인(drive-in)하여 p+ body contact(20)를 형성한 후, 도 2j에서, 마지막으로 앞면 및 뒷면에 알루미늄(21)을 증착 및 에칭하여 전극(제 3 마스크)을 형성하여 TDMOS 전력 소자를 완성한다.
앞서 상세히 설명한 바와 같이 본 발명은 기존의 TDMOS 전력소자를 3 장의 마스크를 사용하여 제작하며, 또한 자기 정렬 기술을 이용하여 소스를 형성시킴에 따라 고집적 트렌치 기술이 구현되고, 이 과정에서 트렌치 바닥에도 고농도의 이온 주입이 일어나 게이트 바닥 및 가장자리에 두꺼운 산화막을 성장시켜 소자의 전기적 특성, 특히 누설 전류, 항복 전압 및 신뢰성을 향상시킬 수 있는 효과가 있다.
따라서 본 발명에서 제안하나는 기술을 이용하여 TDMOS 전력 소자를 제작하면, 공정 단계를 대폭 줄일 수 있어서 공정 단가를 낯출수 있고, 고집적화가 가능하며 트렌치 바닥의 두꺼운 산화막으로 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (5)

  1. 실리콘 기판 위에 산화막 및 질화막을 순차적으로 성장시킨 후, 제 1 마스크를 사용하여 불순물을 이온 주입함으로써, 소자의 채널층을 형성하는 제 1 단계;
    상기 결과물 상에 측벽 산화막 및 트렌치를 순차적으로 형성한 후, 상기 측벽 산화막을 제거하여 상기 트렌치 바닥면 및 상기 측벽막 제거 영역에 불순물을 이온 주입하는 제 2 단계;
    상기 트렌치 표면에 게이트 산화막을 성장시키는 제 3 단계;
    상기 트렌치 내부를 제 2 마스크를 사용하여 다결정 실리콘으로 채움으로써, 게이트 전극을 형성하는 제 4 단계;
    상기 트렌치 상에 산화막을 증착하고, Etch - back을 질화막이 보일 때까지 진행시킨 후, 질화막을 제거하고, 자기 정렬 기술을 이용하여 불순물을 이온 주입하여 바디 컨택트(Body Contact)를 형성하는 제 5 단계; 및
    상기 결과물 상에 단자 형성을 위한 전극을 제 3 마스크를 사용하여 형성하는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 TDMOS 전력 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계는,
    2000 내지 4000 Å의 질화막을 성장시킨 후, PR 공정 및 트렌치 마스크를 사용하여 불순물을 이온 주입한 후, 고온 열처리를 통하여 채널층을 형성하는 것 특징으로 하는 TDMOS 전력 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 단계는,
    2000 내지 4000Å 두께의 LTO 산화막을 이용하여 상기 트렌치 측벽면에 측벽막을 형성시킨 후, 이온 식각 기술을 이용하여 트렌치를 형성시키는 것을 특징으로 하는 TDMOS 전력 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 3 단계는,
    측벽막을 제거한 후, 상기 측벽막 제거 영역에 불순물을 주입하여 TDMOS의 소스를 형성하는 것을 특징으로 하는 TDMOS 전력 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 4 단계는,
    상기 트렌치 상에 산화막을 증착하고, Etch-back을 상기 질화막이 보일 때까지 진행시킨 후, 상기 질화막을 제거하고, 자기 정렬 기술을 이용하여 불순물을 이온 주입함으로써, 바디 컨택트(Body Contact)를 형성하는것을 특징으로 하는 TDMOS 전력 소자 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153733B2 (en) 2004-03-17 2006-12-26 Samsung Electronics Co., Ltd. Method of fabricating fin field effect transistor using isotropic etching technique

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US7229872B2 (en) * 2000-04-04 2007-06-12 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
WO2002089195A2 (en) * 2001-04-28 2002-11-07 Koninklijke Philips Electronics N.V. Method of manufacturing a trench-gate semiconductor device
DE60219300T2 (de) * 2001-04-28 2008-01-03 Koninklijke Philips Electronics N.V. Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung
FI117488B (fi) * 2001-05-16 2006-10-31 Myorigo Sarl Informaation selaus näytöllä
US6709930B2 (en) 2002-06-21 2004-03-23 Siliconix Incorporated Thicker oxide formation at the trench bottom by selective oxide deposition
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
KR100400079B1 (ko) * 2001-10-10 2003-09-29 한국전자통신연구원 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US7012005B2 (en) * 2002-06-25 2006-03-14 Siliconix Incorporated Self-aligned differential oxidation in trenches by ion implantation
KR100486300B1 (ko) * 2003-01-14 2005-04-29 삼성전자주식회사 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
KR100618843B1 (ko) * 2004-07-12 2006-09-01 삼성전자주식회사 비휘발성 반도체 메모리 소자 및 그 제조방법
US8138540B2 (en) * 2005-10-24 2012-03-20 Macronix International Co., Ltd. Trench type non-volatile memory having three storage locations in one memory cell
TWI340431B (en) * 2007-06-11 2011-04-11 Nanya Technology Corp Memory structure and method of making the same
US8334160B2 (en) * 2007-10-01 2012-12-18 Lof Solar Corporation Semiconductor photovoltaic devices and methods of manufacturing the same
KR100988776B1 (ko) * 2007-12-27 2010-10-20 주식회사 동부하이텍 리세스드 게이트 트랜지스터의 제조 방법
JP2009224543A (ja) * 2008-03-17 2009-10-01 Sony Corp 半導体装置の製造方法
US20090309155A1 (en) * 2008-06-12 2009-12-17 Mkhitarian Aram H Vertical transistor with integrated isolation
US8313995B2 (en) * 2011-01-13 2012-11-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
CN102737993B (zh) * 2011-04-01 2015-02-04 无锡华润上华半导体有限公司 沟槽dmos器件及其制造方法
JP6267102B2 (ja) * 2014-12-10 2018-01-24 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
US9812548B2 (en) * 2015-09-08 2017-11-07 Maxpower Semiconductor, Inc. Power device having a polysilicon-filled trench with a tapered oxide thickness
CN107845581A (zh) * 2017-11-02 2018-03-27 中电科技集团重庆声光电有限公司 一种低漏源通态电阻的umos器件结构及制备方法
CN112635569B (zh) * 2021-01-29 2025-04-29 北京昌龙智芯半导体有限公司 一种半导体功率器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
EP0698919B1 (en) * 1994-08-15 2002-01-16 Siliconix Incorporated Trenched DMOS transistor fabrication using seven masks
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
US5591655A (en) * 1995-02-28 1997-01-07 Sgs-Thomson Microelectronics, Inc. Process for manufacturing a vertical switched-emitter structure with improved lateral isolation
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5684319A (en) 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US5780353A (en) 1996-03-28 1998-07-14 Advanced Micro Devices, Inc. Method of doping trench sidewalls before trench etching
JP4077529B2 (ja) * 1996-05-22 2008-04-16 フェアチャイルドコリア半導体株式会社 トレンチ拡散ｍｏｓトランジスタの製造方法
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6309936B1 (en) * 1998-09-30 2001-10-30 Advanced Micro Devices, Inc. Integrated formation of LDD and non-LDD semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153733B2 (en) 2004-03-17 2006-12-26 Samsung Electronics Co., Ltd. Method of fabricating fin field effect transistor using isotropic etching technique
US7429505B2 (en) 2004-03-17 2008-09-30 Samsung Electronics Co., Ltd. Method of fabricating fin field effect transistor using isotropic etching technique

Also Published As

Publication number Publication date
KR100399583B1 (ko) 2003-09-26
US6534365B2 (en) 2003-03-18
US20010038121A1 (en) 2001-11-08

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