[go: up one dir, main page]

KR20010032412A - 산화물의 고도 선택적 에칭 방법 - Google Patents

산화물의 고도 선택적 에칭 방법 Download PDF

Info

Publication number
KR20010032412A
KR20010032412A KR1020007005652A KR20007005652A KR20010032412A KR 20010032412 A KR20010032412 A KR 20010032412A KR 1020007005652 A KR1020007005652 A KR 1020007005652A KR 20007005652 A KR20007005652 A KR 20007005652A KR 20010032412 A KR20010032412 A KR 20010032412A
Authority
KR
South Korea
Prior art keywords
silicon oxide
layer
exposing
silicon
halide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020007005652A
Other languages
English (en)
Other versions
KR100458658B1 (ko
Inventor
타쿠르란드히르
판야메스
Original Assignee
린치 마이클 엘.
마이크론 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 린치 마이클 엘., 마이크론 테크놀로지 인코포레이티드 filed Critical 린치 마이클 엘.
Publication of KR20010032412A publication Critical patent/KR20010032412A/ko
Application granted granted Critical
Publication of KR100458658B1 publication Critical patent/KR100458658B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Abstract

상이한 밀도를 갖는 산화물을 고도로 선택적으로 에칭할 뿐아니라 균일하게 에칭하는 방법이 제공되며, 이러한 방법은 산화물 층을 기판의 표면상에 제공하는 단계, 산화물 층을 할로겐화물-함유 종을 포함하는 액체에 노출시키는 단계, 및 산화물 층을 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계를 포함한다. 바람직하게는 이러한 방법은, 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물을 제1 부위상에 포함하고 제2 실리콘 산화물을 제2 부위상에 포함하는 기판의 표면을 선택적으로 에칭하는데 사용되며, 예를 들어 반도체 기판상에 캐퍼시터 저장 셀을 형성시키는데 사용된다.

Description

산화물의 고도 선택적 에칭 방법{High selectivity etching process for oxides}
본 발명은 기판의 표면상의 하나 이상의 산화물 층을 선택적으로 에칭시키는 방법, 특히 반도체 장치 제작중에 실리콘 산화물을 에칭시키는 방법에 관한 것이다.
반도체 장치의 제조에서, 실리콘 산화물은 여러 상이한 형태로 및 상이한 용도로 사용된다. 조밀하고, 열적으로 성장하거나 화학적으로 증착된 산화물이 유전막 및 절연층으로서 사용될 수 있음이 밝혀졌다. 전형적인 이러한 산화물은 테트라에틸오르토실리케이트(TEOS) 유도된 산화물 부류이다.
보다 덜 조밀한 형태의 다른 실리콘 산화물도 또한 평탄화된 절연층이 요구되는 반도체 장치의 제작에 사용된다. 이러한 유형의 산화물의 예에는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 보로포스포실리케이트 유리(BPSG) 및 붕소 또는 인-도우핑된 TEOS와 같은 도우핑된 산화물이 포함된다. 스핀-온 유리(SOG: Spin-On Glass)는 특별히 평탄화가 요구되는 곳에 사용되는 또 다른 다공성 산화물이다.
많은 반도체 제조 방법은 다른 실리콘 산화물(통상적으로 TEOS와 같은 조밀한 형) 또는 다른 물질(예를 들면, 실리콘) 보다도 한가지 실리콘 산화물 형태(통상적으로 BPSG와 같은 보다 다공성 형)을 제거하기 위한 선택적인 에칭을 요구한다. 상이한 형의 실리콘 산화물을 선택적으로 에칭시킬 필요가 있는 경우, 통상적으로 불화수소(HF)가 주요 에칭제로서 사용된다. 그러나, HF의 수용액을 사용하는 습윤 에칭은 매우 선택적이지는 않으며, 조밀한 형태 및 보다 다공성 형태의 실리콘 산화물을 모두 유사한 속도로 에칭시킨다. 당업계에서는 증기상 HF 에칭 방법을 사용함으로써 보다 높은 선택성을 달성하게 되었다.
예를 들면, 문헌[Bergman, 미국 특허 제5,235,995호, 제5,238,500호, 및 제5,332,445호]은 에칭제 가스로서 수증기와 HF의 균질한 혼합물을 사용하는 증기 에칭 방법을 교시하고 있다. 문헌[Grant et al., 미국 특허 제5,234,540호 및 제5,439,553호]는 HF 및 알코올 또는 유기산을 사용하는 증기상 에칭 방법을 교시하고 있다. 문헌[Mehta, 미국 특허 제5,635,102호]은, 조밀한 실리콘 산화물 층(TEOS) 보다도 다공성 실리콘 산화물 층(BPSG)의 선택적 에칭을 유발하는 HF 가스와 불활성 가스의 교대적 펄스에 실리콘 산화물을 노출시키는 선택적 에칭 방법을 교시하고 있다. 그러나, 이러한 방법이 선택적일지라도, 일부 방법은 산화물 층을 균일하지 않게 에칭하는 바람직하지 않은 결과를 초래한다.
상이한 실리콘 산화물의 선택적 에칭을 요구하는 반도체 제작 방법의 한 예는 고밀도의 동적 임의 접근 메모리(DRAM: Dynamic Random Acess Memories)와 같은 저장 장치에서 사용되는 적층 캐퍼시터(capacitor) 구조의 형성이다. 이러한 구조는 대형 실리콘 웨이퍼를 기판으로서 사용함으로써 형성된다. 이러한 장치의 제작은 고도의 선택적 에칭 방법뿐 아니라, 웨이퍼의 표면의 산화물 층을 균일하게 에칭하는 방법을 요구한다.
따라서, 상이한 밀도를 가진 산화물을 고도로 선택적으로 에칭할뿐 아니라 균일하게 에칭하는 에칭 방법이 당업계에서 여전히 요구되고 있다.
발명의 요약
본 발명은 상이한 밀도를 가진 산화물을 고도로 선택적으로 에칭할뿐 아니라 균일하게 에칭하는 에칭 방법을 제공함으로써 상기의 필요성을 충족시킨다. 본 발명의 일 양상에 따르면, 산화물 층을 기판의 표면상에 제공하는 단계, 산화물 층을 할로겐화물-함유 종을 포함하는 액체에 노출시키는 단계, 및 산화물 층을 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계을 포함하는 방법이 제공된다. 바람직하게는, 할로겐화물-함유 종이 HF, NF3, ClF3, 및 F2로 이루어진 그룹중에서 선택된다. 본 발명의 바람직한 구체적 태양에서, 할로겐화물-함유 종은 HF를 포함하고, 가스상은 알코올을 포함한다.
본 발명의 방법은 바람직하게는, 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물을 제1 부위상에 포함하고 제2 실리콘 산화물을 제2 부위상에 포함하는 기판의 표면을 선택적으로 에칭하는데 사용된다. 이러한 방법에 있어서, 산화물을 할로겐화물-함유 종을 포함하는 액체에 노출시키는 단계 및 산화물을 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계에 의해, 제1 실리콘 산화물의 에칭 속도 보다도 더 빠른 속도로 제2 실리콘 산화물이 선택적으로 에칭될 수 있다. 바람직한 태양에서, 제1 실리콘 산화물은 테트라에틸오르토실리케이트-유도된 산화물을 포함하고, 제2 실리콘 산화물은 보로포스포실리케이트 유리를 포함한다. 본 발명의 방법은 제2 실리콘 산화물이 제1 실리콘 산화물을 피복하고, 제1 실리콘 산화물이 에칭 중지 층으로서 작용하는 경우에 특히 유용하다.
본 발명의 또 다른 양상에 따르면, 실리콘 산화물 층을 기판의 표면상에 제공하는 단계, 불화수소산의 수용액을 포함하는 액체에 노출시키는 단계 및 실리콘 산화물 층을 불화수소산 증기를 포함하는 가스상에 노출시키는 단계를 포함하는, 기판상의 실리콘 산화물 층을 에칭하는 방법이 제공된다. 바람직한 태양에서, 가스상은 균일한 에칭을 촉진하기 위하여 메탄올과 같은 알코올을 포함한다.
본 발명의 이러한 태양에서, 기판의 표면은 바람직하게는 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물을 제1 부위상에 포함하고 제2 실리콘 산화물을 제2 부위상에 포함한다. 상기 산화물을 불화수소산의 수용액을 포함하는 액체에 노출시키는 단계 및 상기 산화물을 불화수소산 증기를 포함하는 가스상에 노출시키는 단계에 의해, 제1 실리콘 산화물의 에칭 속도 보다도 더 빠른 속도로 제2 실리콘 산화물이 선택적으로 에칭될 수 있다. 바람직하게는, 제1 실리콘 산화물은 테트라에틸오르토실리케이트-유도된 산화물을 포함하고, 제2 실리콘 산화물은 보로포스포실리케이트 유리를 포함한다. 제2 실리콘 산화물이 제1 실리콘 산화물을 피복하는 경우, 제1 실리콘 산화물은 에칭 중지 층으로서 작용한다.
본 발명의 방법은 반도체 장치의 제작중에 사용될 수 있다. 일 태양에서, 폴리실리콘 또는 비결정형 실리콘 층을 기판상에 형성시키는 단계 및 당해 층을 할로겐화물-함유 종을 포함하는 가스상에 충분한 시간 동안 노출시켜 이 층상의 모든 산화물을 제거하는 단계를 포함하는, 반구형 입자(hemispherical grain) 실리콘을 형성시키는 방법이 제공된다. 이 후, 상기 층을 산소 또는 산소-함유 가스층에 노출시키지 않으면서, 상기층을 승온에서 어닐링(annealing)시켜 폴리실리콘 또는 비결정형 실리콘을 반구형 입자 실리콘으로 전환시킨다. 바람직하게는, 할로겐화물-함유 종이 HF, NF3, ClF3, 및 F2로 이루어진 그룹중에서 선택된다. 바람직한 양태에서, 할로겐화물-함유 종은 HF를 포함하고, 가스상은 알코올을 포함한다. 어닐링 단계는 약 200℃ 이상의 승온에서 수행된다.
본 발명의 바람직한 태양에서, 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물의 층을 기판의 표면상에 형성시킨 후, 제1 실리콘 산화물 층상에 제2 실리콘 산화물 층을 형성시키는 단계를 포함하는 방법을 사용하여 반도체 기판상에 캐퍼시터 저장 셀을 형성시킨다. 제1 및 제2 실리콘 산화물 층내에 개구를 형성시키고, 개구내에 통상 수직 방향의 측벽을 갖는, 폴리실리콘 또는 비결정형 실리콘 컨테이너 구조를 형성시킨다. 제2 실리콘 산화물 층을 할로겐화물-함유 종을 포함하는 액체에 노출시킴으로써, 적어도 제2 실리콘 산화물 층 부분이 선택적으로 제거된다. 제2 실리콘 산화물 층의 잔여부는, 상기 제2 층을 할로겐화물-함유 종을 포함하는 가스상에 노출시킴으로써 제거되고, 이로써 컨테이너 구조의 측벽이 노출된다. 기판을 산소 또는 산소-함유 가스에 노출시키지 않으면서, 컨테이너 벽을 승온에서 어닐링시켜 폴리실리콘 또는 비결정형 실리콘을 반구형 입자 실리콘으로 전환시킨다. 상기 반구형 입자 실리콘 벽을 전도적으로 도우핑하여 캐퍼시터 플레이트를 형성시키고, 캐퍼시터 유전층을 캐퍼시터 플레이트상에 형성시킨다. 최종적으로, 제2 전도성 실리콘 층을 캐퍼시터 유전층상에 형성시켜 상기 구조를 완성시킨다.
따라서, 상이한 밀도를 가진 산화물을 고도로 선택적으로 에칭할뿐 아니라 균일하게 에칭하는 에칭 방법을 제공하는 것이 본 발명의 특징이다. 본 발명의 이러한 특징과 기타 특징 및 이점은 후술되는 상세한 설명, 첨부 도면 및 청구범위로 부터 명백해질 것이다.
도 1은 본 발명의 방법을 사용하여 캐퍼시터 저장 셀의 제작을 시작하는 단계를 도시하는, 단면 측면도이다.
도 2는 상기 셀을 1차로 선택적으로 에칭한 후의, 도 1의 저장 컨테이너 셀의 단면 측면도이다.
도 3은 상기 컨테이너를 시딩(seeding)시키고 어닐링시켜 HSG 실리콘을 형성시킨 후의, 도 2의 저장 컨테이너 셀의 단면 측면도이다.
도 4는 본 발명의 방법을 사용하여 캐퍼시터 저장 셀의 제작을 시작하는 단계를 도시하는, 본 발명의 또 다른 태양의 단면 측면도이다.
도 5는 상기 셀을 선택적으로 에칭시키고 어닐링시켜 HSG 실리콘을 형성시킨 후의, 도 4의 저장 컨테이너 셀의 단면 측면도이다.
도 6은 완성된 DRAM 컨테이너 저장 셀을 도시하는 단면 측면도이다.
본 발명은 기판의 표면상의 산화물 층을 선택적으로 에칭하는 방법, 바람직하게는 실리콘 산화물 층의 선택적 에칭 단계를 포함하는 반도체 장치의 제작 방법에 관한 것이다. 본원에서 사용되는 바와 같은, 용어 ″기판″은 충분한 하중을 지탱할수 있는 능력 및 추가적 물질 층의 적용을 견딜 수 있는 내부 강도를 지닌 모든 물질을 의미한다. 이러한 정의 개념에는 금속, 세라믹, 플라스틱, 유리 및 석영이 포함된다. 또한, 이러한 정의 개념에는 실리콘 웨이퍼를 포함하는 실리콘 구조; 제작 과정중의 실리콘 구조; 및 제작 과정중의 실리콘 웨이퍼가 포함된다. 용어 ″제작″은 사진석판술을 사용하여 기판상에 패턴을 형성하는 과정을 의미한다. 용어 ″개구″는 기판내의 공도, 도랑, 홈, 접촉 구멍 등을 포함한다.
도 1에 있어서, 본 발명의 선택적인 에칭 방법이 반도체 기판상의 캐퍼시터 저장 셀의 형성의 관점에서 기술된 것이다. 그러나, 본 발명의 방법이 다른 반도체 장치의 제작중에 사용될 수 있음이 당업자에게는 명백할 것이다. 도시된 바와 같이, 출발 기판(10)상에 제1 실리콘 산화물 층(12)이 증착된다. 제1 실리콘 산화물 층(12)은 화학적으로 증착되거나 열적으로 성장하고, 바람직하게는 테트라에틸오르토실리케이트(TEOS) 유도된 산화물을 포함한다. 제2 산화물 층(14)은 제1 층(12)상에 증착되어 이를 피복한다. 바람직하게는, 제2 산화물 층(14)은 실리콘 산화물의 보다 덜 조밀한 형, 예를 들면 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 보로포스포실리케이트 유리(BPSG), 붕소 또는 인-도우핑된 TEOS, 및 스핀-온 유리(SOG)와 같은 도우핑된 산화물이다. 전형적으로, 제1 산화물 층(12)의 두께는 약 1500 내지 약 3000Å, 바람직하게는 2300Å이고, 제2 산화물 층(14)의 두께는 약 9000 내지 약 11,000Å, 바람직하게는 약 10,000Å이다.
상기 층들을 평탄화시킨 후, 이에 개구를 형성시켜 기판(10)으로의 통로를 제공한다. 개구는 당업계에서 통상적인, 마스킹 및 에칭 단계를 포함하는 기술에 의해 형성될 수 있다. 이후, 다시 당업계에서 통상적인 기술을 사용하여, 컨테이너 구조(16)를 개구내에 형성시킨다. 바람직하게는, 컨테이너(16)는 폴리크리스탈 실리콘(폴리실리콘) 또는 비결정형 실리콘으로 형성된다. 컨테이너 구조(16)는 통상 수직으로 고정된 측벽(17) 및 베이스(18)를 포함한다.
도 2에 있어서, 도 1의 구조를 주위 온도 내지 약 100℃ 범위의 온도에서 할로겐화물 종을 함유하는 에칭제를 사용하여 습윤 에칭 단계에 적용한다. 바람직하게는, 에칭제는 물 대 HF 비가 10:1 또는 100:1로 희석된 수중의 불화수소산이다. 이러한 에칭제는 신속하게 제2 실리콘 산화물 층(14)을 에칭한다. 일반적으로, 상기 습윤 에칭제를 사용하여 제2 산화물 층(14) 두께의 약 75 내지 90%, 가장 바람직하게는 80%을 신속하게 에칭하는 것이 고려된다. 전형적으로, 제2 층(14)이 약 10,000Å의 두께를 갖는 BPSG인 경우, 습윤 에칭에 의해 5분(약 4.3Å/sec에서 10:1) 또는 40분(약 0.5Å/sec에서 100:1) 경과시 약 8000Å이 제거될 것이다. 에칭 후, 기판을 탈이온수로 세척하여 잔류하는 미량의 에칭제를 전부 제거한다.
도 3에 있어서, 고유 산화물(19)의 박층(약 20 내지 50Å의 두께)이, 초기의 습윤 에칭 단계 후, 기판을 공기에 노출시킴에 따라 컨테이너 벽상에서 성장한다. 이후, 기판(10)을 밀페된 챔버내에서 제2 증기 에칭시킨다. 적당한 밀폐된 에칭 챔버는 본원에 참조로써 인용된 문헌[Grant et al., 미국 특허 제5,234,540호]에 기술되어 있다. 상기 방법의 이러한 에칭 단계에서, 기판을 할로겐화물-함유 종을 포함하는 가스상 에칭제에 노출시킨다. 바람직하게는, 가스상 에칭제는 HF 증기, 알코올(예: 메탄올)과 HF의 혼합물 또는 아세트산과 HF의 혼합물이다. HF 증기는 우선적 및 선택적으로 보다 덜 조밀한 제2 산화물 층(14)은 물론 고유 산화물 피복재(19)를 에칭하여 이들 층을 완전히 제거하는 반면, 보다 더 조밀한 제1 산화물 층(12)은 거의 에칭하지 않는다. 아세트산과 HF의 혼합물이 BPSG 제2 층의 에칭 속도를 증가(아세트산을 포함하는 경우 6.7Å/sec 대 아세트산을 포함하지 않는 경우 3.0Å/sec)시키는 한편, HF/아세트산이 컨테이너 측벽(17) 부위에서 비-균일한 에칭을 유발할 수 있다는 것이 밝혀졌다. 이러한 이유 때문에, 이는 바람직하지 않다. HF 단독 또는 알코올(예: 메탄올)과의 혼합물의 경우 고유 산화물 및 제2 산화물 층의 선택성 뿐만 아니라 고유 산화물 및 제2 산화물 층의 고도로 균일한 에칭을 제공한다는 것이 밝혀졌다. HF 증기는 BPSG/열적 산화물 층을 100 초과의 선택성으로 에칭하고, BPSG/TEOS를 20 초과의 선택성으로 에칭한다.
증기 에칭을 사용하여, 고유 산화물 및 제2 산화물 층의 잔여부를 제거한 후, 기판(10)을 어닐링 단계에 적용하여 폴리실리콘 또는 비결정형 실리콘 컨테이너 벽(17) 및 베이스(18)의 표면을 도 3에 도시된 바와 같이 HSG 실리콘으로 전환시킨다. 컨테이너 벽의 표면상에서 고유 산화물이 추가로 형성될 가능성을 배제하기 위하여, 기판이 산소 또는 산소-함유 대기에 노출되는 것으로 부터 보호한다. 이는 밀폐된 제1 챔버내에서 증기 에칭 방법을 수행한 후, 집합 기구(clustered tool)내의 급속 열화학적 증기 증착(RTCVD: Rapid Thermal Chemical Vapor Deposition) 챔버와 같은 밀페된 제2 챔버로 기판을 옮긴다. 집합 기구를 사용하는 경우, 증기 에칭 및 후속적인 HSG 실리콘으로의 전환이 제어된 환경에서 수행될 수 있다. 이러한 기술은 최종적인 BPSG 및 고유 산화물 에칭을 결합하여, HSG 전환에 앞서 고유 산화물을 추가로 세정하는 단계를 배제한다.
종래의 기술중에서 HSG 실리콘을 형성하는데 사용될 수 있는 여러 방법이 있으나, 바람직한 방법은 본원에 참조로써 인용된 문헌[공동으로 양도된 Weimer et al., 미국 특허 제5,634,974호]에 교시된 방법이다. 상기 문헌[Weimer et al.]은, 컨테이너 구조를, 먼저 시딩 물질로서 수소화물 가스를 사용하여 시딩하고 약 100℃ 내지 1000℃의 온도 및 약 200 Torr 미만의 압력에서 수행하는 방법을 교시하고 있다. 이어서, 시딩된 구조를 약 200℃ 내지 약 15000℃의 온도 및 1×10-8Torr 내지 1 atm의 압력에서 어닐링시킨다. 어닐링 단계는 상기 구조의 비교적 평활한 컨테이너 벽을 도 3에 도시된 바와 같은 거친 표면 구조로 전환시킨다. 물론, 당업자는 다른 방법을 사용하여 컨테이너 벽을 거친 HSG 구조로 전환시킬 수 있다.
본 발명의 또 다른 태양에서, 상기 방법을 사용하여 반도체 기판상에 캐퍼시터 저장 셀을 제작한다. 도 4 내지 6에 있어서, 출발 기판(20)을 통상의 방법으로 처리하여 워드 라인(word line)(21)사이에 위치한 확산 영역(24)을 제공한다. 제1의 조밀한 실리콘 산화물, 바람직하게는 열적으로 성장하거나 화학적으로 증착된 테트라에틸오르토실리케이트(TEOS)의 평탄화된 절연층(22)이 기판, 확산 영역 및 워드 라인상에 제공된다. 이어서, 제2의 덜 조밀한 실리콘 산화물을 제1 층(22)상에 형성시키고, 또한 평탄화시킨다. 제2 실리콘 산화물 층은 바람직하게는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 보로포스포실리케이트 유리(BPSG), 붕소 또는 인-도우핑된 TEOS, 및 스핀-온 유리(SOG)로 이루어진 그룹중에서 선택된다. 개구를 상기 실리콘 산화물 층내에 형성시켜 확산 영역(24)으로의 통로를 제공한다. 이어서, 켄테이너 구조(23)를 개구내에 형성시켜 확산 영역(24)과 접촉되도록 한다. 바람직하게는, 컨테이너는 폴리실리콘 또는 비결정형 실리콘으로 형성된다.
도 4에는, 제2 실리콘 산화물 층이 이미 에칭에 의해 제거되어, 통상 수직인 벽을 구조내에 지닌 컨테이너 구조(23)가 잔존하는 부분적으로 제작된 구조가 도시되어 있다. 상기한 바와 같이, 에칭 과정은 제1 습윤 에칭에 이은, 밀폐된 챔버내에서의 증기 에칭을 포함한다. 이 후, 도 4의 구조를, 바람직하게는 집합 기구 설비에서, 에칭 챔버로 부터 RTCVD 챔버로 직접 옮긴다.
도 5에 도시된 바와 같이, 구조(23)을 전술한 바와 같이 시딩 및 어닐링 단계에 적용시킨다. 이 결과, 컨테이너 벽(23)의 비교적 평활한 실리콘 표면이 HSG 실리콘의 거친 표면으로 전환된다. 거친 HSG 표면을 어닐링 단계 전 또는 후에 전도적으로 도우핑하여, DRAM 저장 셀의 저장 노드(node) 셀 플레이트를 형성시킨다.
도 6에 있어서, DRAM 저장 셀은, 셀 유전층(41)을 구조(23)상에 형성시킨 후, 통상 전도적으로 도우핑된 폴리실리콘 또는 금속계 층인 제2 셀 플레이트를 형성시킴으로써 완성된다. 이어서, 구조(23)을 당업계에서 통상적인 제작 과정에 의해 추가로 처리할 수 있다.
특정한 대표적인 구체적 태양 및 상세가 본 발명을 설명하기 위하여 기술되었지만, 본원에 기술된 방법 및 장치가 첨부된 청구범위에 한정된 본 발명의 범위를 벗어나지 않으면서 다양하게 변화될 수 있음은 당업자에게 명백할 것이다.

Claims (21)

  1. 산화물 층을 기판의 표면상에 제공하는 단계, 상기 산화물 층을 할로겐화물-함유 종을 포함하는 액체에 노출시키는 단계, 및 상기 산화물 층을 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계를 포함하는, 산화물 에칭 방법.
  2. 제1항에 있어서, 할로겐화물-함유 종이 HF, NF3, ClF3및 F2로 이루어진 그룹중에서 선택되는 방법.
  3. 제1항에 있어서, 할로겐화물-함유 종이 HF를 포함하고, 가스상이 알코올을 포함하는 방법.
  4. 제1항에 있어서, 기판의 표면이 이의 제1 부위상에 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물을 포함하고 이의 제2 부위상에 제2 실리콘 산화물을 포함하며; 산화물을 할로겐화물-함유 종을 포함하는 액체에 노출시키는 단계 및 산화물을 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계에 의해 제1 실리콘 산화물이 에칭되는 속도 보다 더 신속한 속도로 제2 실리콘 산화물이 선택적으로 에칭되는 방법.
  5. 제4항에 있어서, 제1 실리콘 산화물이 테트라에틸오르토실리케이트-유도된 산화물을 포함하고, 제2 실리콘 산화물이 보로포스포실리케이트 유리를 포함하는 방법.
  6. 제5항에 있어서, 제2 실리콘 산화물이 제1 실리콘 산화물을 피복하는 방법.
  7. 실리콘 산화물 층을 기판의 표면상에 제공하는 단계, 상기 실리콘 산화물 층을 불화수소산의 수용액을 포함하는 액체에 노출시키는 단계, 및 실리콘 산화물 층을 불화수소산 증기를 포함하는 가스상에 노출시키는 단계를 포함하여, 기판상의 실리콘 산화물 층을 에칭하는 방법.
  8. 제7항에 있어서, 가스상이 메탄올을 포함하는 방법.
  9. 제7항에 있어서, 기판의 표면이 이의 제1 부위상에 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물을 포함하고 이의 제2 부위상에 제2 실리콘 산화물을 포함하며; 산화물을 불화수소산의 수용액을 포함하는 액체에 노출시키는 단계 및 산화물을 불화수소산 증기를 포함하는 가스상에 노출시키는 단계에 의해 제1 실리콘 산화물이 에칭되는 속도 보다 더 신속한 속도로 제2 실리콘 산화물이 선택적으로 에칭되는 방법.
  10. 제9항에 있어서, 제1 실리콘 산화물이 테트라에틸오르토실리케이트-유도된 산화물을 포함하고, 제2 실리콘 산화물이 보로포스포실리케이트 유리를 포함하는 방법.
  11. 제10항에 있어서, 제2 실리콘 산화물이 제1 실리콘 산화물을 피복하는 방법.
  12. 폴리실리콘 또는 비결정형 실리콘 층을 형성시키는 단계; 상기 층을, 상기 층상의 모든 산화물이 제거되기에 충분한 시간 동안 할로겐화물-함유 종을 포함하는 가스상에 노출시키는 단계; 상기 층을 산소 또는 산소-함유 가스에 노출시키지 않으면서, 상기 층을 승온에서 어닐링시켜 상기 폴리실리콘 또는 비결정형 실리콘을 반구형 입자 실리콘으로 전환시키는 단계를 포함하여, 반구형 입자 실리콘을 형성시키는 방법.
  13. 제12항에 있어서, 할로겐화물-함유 종이 HF, NF3, ClF3및 F2로 이루어진 그룹중에서 선택되는 방법.
  14. 제12항에 있어서, 할로겐화물-함유 종이 HF를 포함하고, 가스상이 알코올을 포함하는 방법.
  15. 제12항에 있어서, 어닐닝 단계에 앞서 수소화물 가스에 의한 상기 층의 시딩단계가 선행되는 방법.
  16. 제12항에 있어서, 상기 층의 어닐링 단계가 약 200℃ 이상의 온도에서 수행되는 방법.
  17. 제2 실리콘 산화물 보다 비교적 더 조밀한 제1 실리콘 산화물 층을 반도체 기판의 표면상에 형성시키는 단계;
    제2 실리콘 산화물 층을 제1 실리콘 산화물 층상에 형성시키는 단계;
    개구를 제1 및 제2 실리콘 산화물 층내에 형성시키는 단계;
    상기 개구내에 통상 수직 방향의 측벽을 갖는 폴리실리콘 또는 비결정형 실리콘 컨테이너 구조를 형성시키는 단계;
    상기 제2 실리콘 산화물 층을 할로겐화물-함유 종을 포함하는 액체에 노출시킴으로써 제2 실리콘 산화물 층의 적어도 일부를 선택적으로 제거하는 단계;
    상기 제2 층을 할로겐화물-함유 종을 포함하는 가스상에 노출시켜 상기 제2 실리콘 산화물 층의 잔여부를 선택적으로 제거함으로써, 상기 컨테이너 구조의 측벽을 노출시키는 단계;
    상기 기판을 산소 또는 산소-함유 가스에 노출시키지 않으면서, 상기 컨테이너 벽을 승온에서 어닐링시켜 상기 폴리실리콘 또는 비결정형 실리콘을 반구형 입자 실리콘으로 전환시키는 단계;
    상기 반구형 입자 실리콘 벽을 전도적으로 도우핑시켜 캐퍼시터 플레이트를 형성시키는 단계;
    상기 캐퍼시터 플레이트상에 캐퍼시터 유전층을 형성시키는 단계; 및
    상기 캐퍼시터 유전층상에 제2 전도성 실리콘 층을 형성시키는 단계를 포함하여, 반도체 기판상에 캐퍼시터 저장 셀을 형성시키는 방법.
  18. 제17항에 있어서, 할로겐화물-함유 종이 HF, NF3, ClF3및 F2로 이루어진 그룹중에서 선택되는 방법.
  19. 제17항에 있어서, 할로겐화물-함유 종이 HF를 포함하고, 가스상이 알코올을 포함하는 방법.
  20. 제17항에 있어서, 제1 실리콘 산화물이 테트라에틸오르토실리케이트-유도된 산화물을 포함하고, 제2 실리콘 산화물이 보로포스포실리케이트 유리를 포함하는 방법.
  21. 제17항에 있어서, 상기 층의 어닐링 단계가 약 200℃ 이상의 온도에서 수행되는 방법.
KR10-2000-7005652A 1997-11-24 1998-11-24 산화물에 대한 선택성이 높은 에칭방법 Expired - Fee Related KR100458658B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/977,251 US6126847A (en) 1997-11-24 1997-11-24 High selectivity etching process for oxides
US08/977,251 1997-11-24
US8/977,251 1997-11-24

Publications (2)

Publication Number Publication Date
KR20010032412A true KR20010032412A (ko) 2001-04-16
KR100458658B1 KR100458658B1 (ko) 2004-12-03

Family

ID=25524965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7005652A Expired - Fee Related KR100458658B1 (ko) 1997-11-24 1998-11-24 산화물에 대한 선택성이 높은 에칭방법

Country Status (8)

Country Link
US (3) US6126847A (ko)
EP (1) EP1034563B1 (ko)
JP (2) JP3733024B2 (ko)
KR (1) KR100458658B1 (ko)
AT (1) ATE481733T1 (ko)
AU (1) AU1602299A (ko)
DE (1) DE69841902D1 (ko)
WO (1) WO1999027573A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6126847A (en) * 1997-11-24 2000-10-03 Micron Technology Inc. High selectivity etching process for oxides
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US7115422B1 (en) 1998-10-23 2006-10-03 Micron Technology, Inc. Separation apparatus including porous silicon column
US6762057B1 (en) * 1998-10-23 2004-07-13 Micron Technology, Inc. Separation apparatus including porous silicon column
KR100434537B1 (ko) * 1999-03-31 2004-06-05 삼성전자주식회사 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법
US6544842B1 (en) * 1999-05-01 2003-04-08 Micron Technology, Inc. Method of forming hemisphere grained silicon on a template on a semiconductor work object
KR100470165B1 (ko) * 1999-06-28 2005-02-07 주식회사 하이닉스반도체 반도체소자 제조 방법
US6635943B1 (en) * 1999-11-30 2003-10-21 Advanced Micro Devices, Inc. Method and system for reducing charge gain and charge loss in interlayer dielectric formation
KR100381011B1 (ko) * 2000-11-13 2003-04-26 한국전자통신연구원 멤즈소자 제조용 미세구조체를 고착없이 띄우는 방법
US6518117B2 (en) * 2001-03-29 2003-02-11 Micron Technology, Inc. Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
US6936183B2 (en) * 2001-10-17 2005-08-30 Applied Materials, Inc. Etch process for etching microstructures
US6768440B1 (en) * 2003-03-28 2004-07-27 Zilog, Inc. Digital-to-analog converters with reduced parasitics and associated methods
US7214978B2 (en) * 2004-02-27 2007-05-08 Micron Technology, Inc. Semiconductor fabrication that includes surface tension control
KR100771865B1 (ko) 2006-01-18 2007-11-01 삼성전자주식회사 스토리지 캐패시터와 고내압 캐패시터를 구비하는 반도체소자의 제조방법 및 그를 사용하여 제조된 반도체 소자

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2218567A (en) * 1988-05-13 1989-11-15 Philips Electronic Associated A method of forming an epitaxial layer of silicon
US5235995A (en) * 1989-03-27 1993-08-17 Semitool, Inc. Semiconductor processor apparatus with dynamic wafer vapor treatment and particulate volatilization
DE68927726T2 (de) * 1988-07-20 1997-07-17 Hashimoto Chemical Ind Co Einrichtung zum Trockenätzen mit einem Generator zum Erzeugen von wasserfreiem Flusssäuregas
US5238500A (en) * 1990-05-15 1993-08-24 Semitool, Inc. Aqueous hydrofluoric and hydrochloric acid vapor processing of semiconductor wafers
US5332445A (en) * 1990-05-15 1994-07-26 Semitool, Inc. Aqueous hydrofluoric acid vapor processing of semiconductor wafers
DE4123228C2 (de) * 1991-07-12 1994-05-26 Siemens Ag Verfahren zur Dotierstoffkonzentrationsbestimmung mittels Ätzratenbestimmung in Borphosphorsilikatglasschichten für integrierte Halbleiter
US5228206A (en) * 1992-01-15 1993-07-20 Submicron Systems, Inc. Cluster tool dry cleaning system
US5234540A (en) * 1992-04-30 1993-08-10 Submicron Systems, Inc. Process for etching oxide films in a sealed photochemical reactor
JP2833946B2 (ja) * 1992-12-08 1998-12-09 日本電気株式会社 エッチング方法および装置
US5340765A (en) * 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon
US5494841A (en) * 1993-10-15 1996-02-27 Micron Semiconductor, Inc. Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells
US5407534A (en) * 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5635102A (en) * 1994-09-28 1997-06-03 Fsi International Highly selective silicon oxide etching method
US5567332A (en) * 1995-06-09 1996-10-22 Fsi International Micro-machine manufacturing process
US5634974A (en) * 1995-11-03 1997-06-03 Micron Technologies, Inc. Method for forming hemispherical grained silicon
US6126847A (en) * 1997-11-24 2000-10-03 Micron Technology Inc. High selectivity etching process for oxides

Also Published As

Publication number Publication date
JP2001210617A (ja) 2001-08-03
EP1034563A1 (en) 2000-09-13
JP2001524750A (ja) 2001-12-04
AU1602299A (en) 1999-06-15
EP1034563B1 (en) 2010-09-15
US6217784B1 (en) 2001-04-17
JP3733024B2 (ja) 2006-01-11
US6355182B2 (en) 2002-03-12
KR100458658B1 (ko) 2004-12-03
WO1999027573A1 (en) 1999-06-03
US20010006167A1 (en) 2001-07-05
DE69841902D1 (de) 2010-10-28
ATE481733T1 (de) 2010-10-15
US6126847A (en) 2000-10-03
JP3464447B2 (ja) 2003-11-10

Similar Documents

Publication Publication Date Title
US5407534A (en) Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US5300463A (en) Method of selectively etching silicon dioxide dielectric layers on semiconductor wafers
US7378313B2 (en) Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules
KR100458658B1 (ko) 산화물에 대한 선택성이 높은 에칭방법
KR100267415B1 (ko) 실리콘 산화 에칭 방지막을 사용하는 dram 스택 캐패시터의 형성 방법
US5656529A (en) Method for manufacturing highly-integrated capacitor
US6146967A (en) Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG
KR100541682B1 (ko) 반도체 소자의 캐패시터 형성방법
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
US5670405A (en) Method of making a tooth shaped capacitor using ion implantation
US6103568A (en) Manufacturing method of cylindrical stacked electrode
US5670406A (en) Method of making a tooth shaped capacitor
US6325676B1 (en) Gas etchant composition and method for simultaneously etching silicon oxide and polysilicon, and method for manufacturing semiconductor device using the same
KR100616046B1 (ko) 캐패시터 형성 방법
US6417536B2 (en) Semiconductor device with memory capacitor having an electrode of Si1-x Gex
US6750147B2 (en) Process for integration of a trench for capacitors and removal of black silicon
US6767786B1 (en) Method for forming bottle trenches by liquid phase oxide deposition
US6177310B1 (en) Method for forming capacitor of memory cell
KR100526885B1 (ko) 반도체 소자에서의 캐패시터 형성방법
KR100291508B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20050002534A (ko) 반도체 소자의 캐패시터 형성방법
KR20040060407A (ko) 반도체소자의 캐패시터 제조방법
JP2000307076A (ja) コンデンサーの下部電極の製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20000524

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20020305

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040120

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040819

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20041117

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20041118

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20071106

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20081110

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20091110

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20101116

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20111020

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20121019

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20131022

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20141021

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20151016

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170827