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KR20010025029A - 플로팅 게이트 전계 효과 트랜지스터의 제조 방법 - Google Patents

플로팅 게이트 전계 효과 트랜지스터의 제조 방법 Download PDF

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Publication number
KR20010025029A
KR20010025029A KR1020007012846A KR20007012846A KR20010025029A KR 20010025029 A KR20010025029 A KR 20010025029A KR 1020007012846 A KR1020007012846 A KR 1020007012846A KR 20007012846 A KR20007012846 A KR 20007012846A KR 20010025029 A KR20010025029 A KR 20010025029A
Authority
KR
South Korea
Prior art keywords
layer
floating gate
dielectric
semiconductor body
region
Prior art date
Application number
KR1020007012846A
Other languages
English (en)
Inventor
몬트레안드레아스에이치
쉬미츠쥬리안
보에레피에르에이치
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010025029A publication Critical patent/KR20010025029A/ko

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Abstract

본 발명은 비휘발성 메모리 FET를 포함하는 반도체 디바이스 제조 방법에 관한 것인데, 제 1 도전 타입의 활성 영역(4)이 반도체 본체(1)의 표면에서 규정되며, 상기 활성 영역(4)상에 패턴층(6,7)이 형성되는데, 상기 패턴층은 반도체 본체(1)내의 제 2 도전 타입의 소스 영역(11) 및 드레인 영역(12)의 형성동안에 마스크(mask)로 작동하는 더미 게이트(dummy gate)이다. 그런 다음, 유전층(14)이 패턴층을 피복할 만큼 충분히 두껍게 제공되는데, 상기 유전층(14)은 패턴층이 노출될 때까지 CMP와 같은 물질 제거 처리에 의해서 두께의 일부에 대해 제거된다. 다음 단계에서, 패턴층이 제거되는데, 여기서 유전체(14) 내에 리세스(recess)(15)를 형성한다. 이러한 리세스에서, 제 1 절연층(18)이 도포되어 플로팅 게이트 유전체(19)를 제공하는데, 제 1 절연층에는 제 1 도전층(20)이 도포되어 유전체(14)내의 리세스를 충진하며, 제 1 도전층은 마스크 에칭(masked etching)에 의해 플로팅 게이트(21)로 형성된다. 플로팅 게이트(21)는 T자 형태를 띠는데, 반도체 본체(1)의 표면에 실질적으로 평행하게 연장하는 실질적인 평면부(22) 및 연장하는 반도체 본체(1)의 표면(2)에 실질적으로 수직으로 연장하는 측벽부(23)를 가진다. 다음 단계에서, 플로팅 게이트(21)는 제 2 절연층(24)에 의해서 피복되어 게이트간 유전체(25)를 제공하며, 제 2 절연층에는 제 2 도전층(26)이 도포되어, 이것은 중첩하는 제어 게이트(27)를 형성한다. 제어 게이트(27)는 플로팅 게이트(21)의 실질적인 평면부(22)와 용량성으로 결합되어 있으며, 메모리 FET의 소스 영역(11) 및 드레인 영역(12)에 인접하여 위치한 플로팅 게이트(21)의 측벽부(23)와도 적어도 용량성으로 결합되어 있다.

Description

플로팅 게이트 전계 효과 트랜지스터의 제조 방법{METHOD OF MANUFACTURING A FLOATING GATE FIELD-EFFECT TRANSISTOR}
도입부에서 기술된 종류의 반도체 디바이스 제조 방법은 US-A-5,395,778로부터 공지되어 있다. 공지된 방법에서, 반도체 본체의 활성 영역에는 제 1 절연층이 제공되어 플로팅 게이트 유전체를 제공하며, 제 1 절연층에는 실리콘층이 도포되어 플로팅 게이트가 형성된다. 플로팅 게이트의 형성후에, 반도체 본체내에는 소스 영역 및 드레인 영역이 제공되며, 제 2 절연층이 도포되어 게이트간 유전체를 제공한다. 다음 단계에서, 도전층이 도포되어 중첩하는 제어 게이트가 형성되며, 중첩하는 제어 게이트는 플로팅 게이트의 실질적인 평면부뿐만 아니라 소스 영역 및 드레인 영역에 인접하여 위치한 플로팅 게이트의 측벽부와도 적어도 용량성으로 결합된다.
공지된 방법의 단점은, 적어도 소스 영역 및 드레인 영역에 인접한 중첩하는 제어 게이트는, 게이트간 유전체를 제공하는 제 2 절연층에 의해서 피복된 플로팅 게이트 유전체를 제공하는 제 1 절연층의 스택(stack)에 의해서만 반도체 본체로부터 절연되었다는 점이다. 결과적으로, 한편에는 중첩하는 제어 게이트와 다른 한편에는 반도체 본체내의 소스 영역 및 드레인 영역사이의 메모리 소자의 작동동안에 기생 캐패시턴스(parasitic capacitance)가 유도되는데, 이 기생 캐패시턴스는 메모리 소자의 공급 전압을 불리하게 증가시킨다.
발명의 개요
본 발명의 목적은 도입부에서 언급된 종류의 반도체 디바이스 제조 방법을 제공하는 것인데, 이 방법은 중첩하는 제어 게이트와 반도체 본체사이의 기생 캐패시턴스의 유도를 억제하여 메모리 소자의 공급 전압의 증가를 상쇄시킨다.
본 발명에 따르면, 활성 영역의 규정이후에 패턴층이 도포되는데, 이러한 패턴층은 반도체 본체내의 제 2 도전 타입의 소스 영역 및 드레인 영역의 형성동안에 마스크로 동작하며, 이후에 패턴층을 피복하기에 충분히 두꺼운 두께의 유전층이 제공되며, 이러한 유전층은 패턴층이 노출될 때까지 물질 제거 처리에 의해서 두께의 일부에 대하여 제거되며, 패턴층이 제거되어 유전층내에 리세스를 형성하며, 리세스내에는 제 1 절연층이 도포되어 메모리 소자의 플로팅 게이트 유전체를 제공하며, 제 1 절연층에는 제 1 도전층이 도포되어 유전층내의 리세스를 충진하며, 제 1 도전층은 마스크 에칭(masked etching)에 의해서 플로팅 게이트로 형성되며, 플로팅 게이트는 제 2 절연층에 의해서 피복되어 메모리 소자의 게이트간 유전체를 제공하며, 제 2 절연층에는 제 2 도전층이 도포되며, 제 2 도전층은 중첩하는 제어 게이트로 형성된다는 점에서 이러한 목적은 달성된다.
본 발명에 따라 상술한 수단은 소스 영역 및 드레인 영역에 인접하여 위치한 플로팅 게이트의 측벽부와 적어도 용량성으로 결합된 제어 게이트를 가지는 비휘발성 메모리 소자의 제조를 가능케하며, 중첩하는 제어 게이트는 스택에 의해 반도체 본체로부터 절연되며, 메모리 소자의 플로팅 게이트 유전체를 제공하는 제 1 절연층 및 게이트간 유전체를 제공하는 제 2 절연층의 두께와 비교하여 상대적으로 두꺼운 두께를 가지는 유전층에 의해서 그 두께는 증가된다. 이러한 방식으로, 중첩하는 제어 게이트와 반도체 본체사이의 기생 캐패시턴스의 유도는 억제되어 공급 전압의 증가는 상쇄된다.
활성 영역의 규정 후에 패턴층이 도포되는데, 이것은 후속하는 소스 영역 및 드레인 영역의 형성동안에 마스크로 이용된다. 패턴층의 제거에 앞서, 패턴층을 피복하기에 충분히 두꺼운 두께로, 상대적으로 두꺼운 유전층이 도포된다. 이어서, 패턴층이 노출될 때까지, 예를 들면 화학 기계적 폴리싱(CMP)에 의해서 두께의 일부에 대하여 유전층이 제거되는데, 패턴층은 선택적 에칭에 의해서 제거되어 유전층내에 리세스를 형성한다. 패턴층의 제거 후에, 오염에 대해 반도체 본체를 보호하기 위하여 바람직하게 반도체 본체의 표면에 도포될 수 있는, 예를 들면 실리콘 산화물로 구성되는 표면층을 제거하기 위하여 딥 에칭(dip-etching)이 수행될 수 있다. 제 1 절연층은 도포되어 메모리 소자의 플로팅 게이트를 제공하며, 제 1 절연층에는 제 1 도전층이 도포되어 유전층 내의 리세스를 충진한다. 이어서 제 1 도전층이 마스크 에칭에 의해서 메모리 소자의 플로팅 게이트로 형성되며, 플로팅 게이트는 반도체 본체의 표면에 실질적으로 평행하게 연장하는 실질적인 평면부 및 반도체 본체의 표면에 실질적으로 수직하게 연장하는 측벽부를 가진다. 그런 다음, 제 2 절연층이 도포되어 메모리 소자의 게이트간 유전체를 제공하며, 제 2 절연층에는 제 2 도전층이 도포되며, 이것은 마스크 에칭(masked etching)에 의해서 메모리 소자의 중첩하는 제어 게이트로 형성된다. 중첩하는 제어 게이트는 플로팅 게이트의 실질적인 평면부뿐만 아니라 소스 영역 및 드레인 영역에 인접하여 위치한 플로팅 게이트의 측벽부와도 적어도 용량성으로 결합된다. 제어 게이트의 에칭동안에 동일한 마스크를 이용한 제 2 절연층 및 제 1 절연층의 부가적인 제거는 필요치 않지만, 높은 유전 상수를 가진 물질이 제 2 절연층 및/또는 제 1 절연층으로 도포되는 경우에 유리할 것이다.
플로팅 게이트와 중첩하는 제어 게이트사이에 대용량성 결합을 얻기 위하여, 제 1 도전층의 플로팅 게이트로의 에칭동안에 과대 마스크(oversized mask)를 이용하는 것은 바람직하다. 이러한 방식으로, 플로팅 게이트의 도전 물질은 제 1 절연층으로 피복된 유전층위로, 실질적으로 유전층내의 리세스를 넘어서 적어도 소스 영역 및 드레인 영역의 방향으로 뻗는다.
채널 길이가 약 2 ㎛이하인 MOS 디바이스에 대하여, 쇼트 채널 효과(short channel effect)는 디바이스의 작동에 대하여 중요한 역할을 개시한다. 통상적으로, 쇼트 채널 효과를 억제하는 불순물은 반도체 본체의 표면에 인접하는 활성 영역의 규정 후에, 그리고 반도체 본체의 전표면을 피복하는 게이트 산화물층의 도포후에 유입된다. 이러한 방식으로, 유입된 불순물은 채널 영역으로 국한되지 않고 전체 활성 영역상에 정확하게 분산되며, 반도체 본체의 표면에 인접하는 영역에서의 후속하는 소스 및 드레인 영역의 형성을 위한 반대 도핑(counter-doping)이 필요하게 된다.
소스 영역 및 드레인 영역의 형성에 대한 반대 도핑의 필요성을 상쇄시키기 위하여, 유전층을 마스크로 이용하여 자기 기록 방식으로 상기 언급된 불순물을 리세스를 통하여 반도체 본체의 채널 영역으로 지역적으로 유입하는 것은 바람직하다.
불순물은 통상적으로 2 개의 단계를 포함하는 확산 프로세스에 의해서 반도체 본체의 채널 영역으로 유입될 수 있다. 먼저, 불순물은 기상 증착(gasous deposition) 단계에 의해서, 또는 원하는 불순물을 포함하는 층으로 표면을 피복함으로써 반도체 본체의 표면상에 또는 표면 근처에 배치된다. 이것은 확산에 의해서 반도체 본체내로 불순물을 더 주입하기 위하여 어닐링 처리후에 이루어진다. 확산 프로세스 대신에, 이온 주입이 이용될 수도 있다. 원하는 불순물은 먼저 이온화된후 전기장 또는 자기장에 의해서 통상적으로 1 내지 500 keV 범위의 고에너지로 가속된다. 가속된 고에너지 이온의 빔(beam)은 반도체 본체의 표면에 충돌하여 노출된 영역을 침투한다. 통상적으로 침투는 표면아래 1 ㎛ 이하로 행해지며, 주입동안에 결정 격자에 상당한 손상을 입힌다. 결과적으로, 결정 격자에 발생된 손상을 회복하며 주입된 불순물을 활성화시키기 위하여 애널링 처리가 필요하게 된다.
반도체 본체내로 유입된 불순물의 수를 정확하게 제어할 수 있는 능력에 기인하여, 확산보다는 이온 주입이 바람직하다. 더우기, 이온 주입은 확산을 통해서 얻을 수 있는 것보다 훨씬 적은 측면 분산(lateral distribution)을 가지고서 반도체 본체로 불순물의 유입이 가능하게 하며, 훨씬 작은 치수를 가진 디바이스의 제조를 가능케한다.
이전에 언급된 바와 같이, 쇼트 채널 효과는 약 2 ㎛이하로 감소하는 채널 길이를 가진 MOS 디바이스에 대하여 중요한 역할을 개시한다. 특히, 펀치스루(punchthrough) 및 쇼트 채널 문턱 전압 쉬프트(short-channel threshold-voltage shift)로 알려진 쇼트 채널 효과가 우세해진다.
펀치스루는 소스 영역 및 드레인 영역의 공핍 영역의 합병과 관계된 현상이다. 즉, 채널 길이가 감소할 때에 채널 영역 도핑이 일정하게 유지된다고 가정한다면 채널이 짧아질수록 공핍 영역의 에지(edge)는 보다 가까워진다. 채널 길이가 소스 영역 및 드레인 영역의 공핍 영역의 폭의 합과 대략 같아질 때에, 펀치스루는 발생한다.
실험적으로, 채널 길이가 약 2 ㎛이하로 감소함에 따라 문턱 전압은 롱 채널(long-channel) 값 아래로 쉬프트함이 관찰되는데, 이는 쇼트 채널 문턱 전압 쉬프트라고 불린다. 소스 영역 및 드레인 영역에 의해서 유도된 게이트아래의 채널 영역내의 공핍 전하의 부분은 롱 채널 디바이스에 있어서는 중요하지 않지만, 소스 영역 및 드레인 영역의 공핍 영역의 폭의 합에 근접하는 채널 길이를 가지는 쇼트 채널 디바이스에서는 중요해진다. 결과적으로, 역전(inversion)을 일으키는 데에는 보다 적은 전하가 필요하게 되며, 문턱 전압은 감소하게 된다.
상술된 이유에 기인하여, 문턱 전압의 보정 및/또는 펀치스루의 억제를 위하여 쇼트 채널 메모리 소자의 채널 영역에 불순물 영역을 제공하는 것은 바람직하다. 이러한 효과에 도달하기 위하여, 플로팅 게이트 아래의 채널 영역내의 반도체 본체의 도핑은 통상적으로 증가되어야 한다. 문턱 전압 보정 및/또는 펀치스루의 억제를 위한 불순물은 반도체 표면에 실질적으로 수직으로 채널 영역으로 주입될 수 있다. 그러나, 결정 방향 및 평면을 향하는 불순물의 채널링(channeling)을 상쇄하기 위하여, 주입전에 반도체 본체를 기울여서 반도체 본체의 표면의 수직 방향에 관하여, 예를 들면 7°의 작은 각도에서 채널 영역내로 불순물을 주입하는 것이 바람직하다. 펀치스루의 억제를 위한 주입은 통상적으로 문턱 전압의 증가 또한 야기한다는 사실은 주지되어야 한다.
비휘발성 소자의 부가하는 향상은, 포켓 주입(pocket implant)이라고도 알려진, 소위 할로 주입(halo implant)에 의해서 달성될 수 있는데, 이는 통상적으로 보다 효율적으로 고온 캐리어를 생성하여 메모리 소자의 프로그램 스피드를 향상하기 위하여 도포된다. 이러한 목적으로, 불순물은 바람직하게 메모리 소자의 채널 영역내로 반도체 본체의 표면의 수직 방향에 대하여 예각을 가지고 주입된다. 불순물이 채널 영역내로 주입될 수 있는 최대각은 유전층내의 리세스의 종횡비(aspect ratio)에 따라 변한다.
메모리 소자의 소스 영역 및 드레인 영역의 형성동안에 마스크로 이용되는 패턴층은 도포되어, 예를 들면 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다. 그러나, 통상적인 CMOS 처리에 프로세스 흐름을 맞추기 위하여, 패턴층은 바람직하게 도포되어 실리콘을 포함한다. 이러한 관점에서, 다결정 실리콘 또는 가능하면 비정질 실리콘, 즉 GexSi(1-x)-게르마늄의 비율(x)은 0과 1사이의 범위에 존재-가 도포될 수 있다.
실험적으로, 패턴층이 실리콘으로 구성되는 경우에는 유전층의 화학 기계적 폴리싱(CMP)을 중지하는 순간은 보다 엄격하여야 함이 관찰된다. CMP 프로세스가 너무 일찍 정지하는 경우에는 산화물 잔류물은 패턴층에 남게되어 후속하는 패턴층의 제거를 방해한다. CMP 프로세스가 너무 오랫동안 수행되는 경우에는, 프로세스의 나중 단계에서 제공될 플로팅 게이트의 높이의 정의(definition)가 불리하게 영향을 받는다. 프로세스의 높이 정의를 향상하기 위하여, 실리콘을 포함하는 제 1 서브층과 그 상부에 물질 제거 처리에 있어서 실리콘보다 큰 저항을 가진 물질로 구성되는 제 2 서브층으로 구성되며, 유전층에 따라 선택적으로 에칭 가능한 이중층으로 패턴층을 도포하는 것은 바람직하다. 따라서, 제 2 서브층은 유전층의 제거동안에 에칭 정지층으로 작동할 것이다. 이러한 관점에서, 제 2 서브층으로는 실리콘 질화물을, 유전층으로는 실리콘 산화물을 도포하는 것이 바람직하다. 이와는 달리, 실리콘 질화물을 대신하여 알루미늄 산화물이, 그리고/또는 실리콘 산화물을 대신하여 BPSG(보로포스포실리케이트 유리)가 이용될 수 있다.
비휘발성 메모리 소자의 제어 게이트 및/또는 플로팅 게이트, 즉 제 2 도전층 및/또는 제 1 도전층은 바람직하게 도포되어 통상적인 다결정 실리콘을 대신하여 금속을 포함할 수 있다. 다결정 실리콘과는 대조적으로, 금속은 원래 상대적으로 낮은 저항을 가지며, 불리한 공핍 효과를 받지 않는다. 이러한 관점에서, 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 저저항 금속이 바람직하게 도포될 수 있다. 금속이 이용되는 경우에, 제 2 도전층 및/또는 제 1 도전층은 접착층 및/또는 장벽층으로 작동하는 층의 상부에 금속을 포함하는 층으로 구성되는 이중층으로 바람직하게 도포될 수 있다. 이러한 관점에서, 티타늄(Ti)은 접착층으로, 티탄 질화물(TiN) 또는 티탄 텅스텐(TiW)은 장벽층으로 이용될 수 있다.
비휘발성 메모리 소자의 성능을 향상시키기 위하여, 실리콘 산화물(ε~4)의 유전 상수보다 높은 유전 상수를 가지는 유전 물질을 메모리 소자의 게이트간 유전체 및/또는 플로팅 게이트 유전체, 즉 제 2 절연층 및/또는 제 1 절연층으로 도포하는 것은 바람직할 것이다. 이러한 관점에서, 탄탈 산화물(Ta2O5;ε~20-25), 알루미늄 산화물(Al2O3;ε~10) 또는 실리콘 질화물(Si3N4;ε~7)이 바람직하게 도포될 수 있는데, 이는 이러한 물질들은 화학 기상 증착법(CVD)에 의해서 유사하며(conformal) 재현 가능한(reproducible) 방식으로 증착되기 때문이다.
본 발명의 이러한 여러 측면은 이후에 기술되며 도면으로 도시되는 실시예를 참조하여 명백해질 것이다.
본 발명은 중첩하는 제어 게이트와, 반도체 본체 내에 위치하며 소스 영역과 드레인 영역사이에서 연장하는 채널 영역사이에 위치한 플로팅 게이트를 가진 비휘발성 메모리 소자가 표면에 제공된 반도체 본체를 포함하는 반도체 디바이스의 제조 방법에 관한 것인데, 상기 방법에 의해서 표면에 인접하는 제 1 도전 타입의 활성 영역이 반도체 본체 내에 규정되며, 플로팅 게이트 유전체가 제공되며, 플로팅 게이트 유전체에는 플로팅 게이트가 도포되며, 플로팅 게이트는 실질적으로 반도체 본체의 표면에 평행하게 연장하는 실질적인 평면부 및 실질적으로 반도체 본체의 표면에 수직으로 연장하는 측벽부를 가지며, 플로팅 게이트에는 게이트간 유전체가 제공되며, 게이트간 유전체에는 제어 게이트가 도포되며, 제어 게이트는 플로팅 게이트의 실질적인 평면부와 용량성으로 결합되어 있으며, 소스 영역 및 드레인 영역에 인접하여 위치한 플로팅 게이트의 측벽부와도 적어도 용량성으로 결합된다.
도 1 내지 도 12는 본 발명에 따른 방법의 제 1 실시예를 이용한, 비휘발성 메모리 소자를 포함하는 반도체 디바이스의 제조에 있어서의 연속하는 단계의 도식적인 단면도,
도 13 및 14는 본 발명에 따른 방법의 제 2 실시예를 이용한, 비휘발성 메모리 소자를 포함하는 반도체 디바이스의 제조에 있어서의 단계의 도식적인 단면도.
본 발명은 단일 MOS 비휘발성 메모리 소자에 기초하여 기술되어 있다. 본 발명은 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래쉬(flash) EEPROM과 같은, 그 자체가 공지된 어떠한 비휘발성 메모리 소자에 대하여서도 유용하게 이용될 수 있다는 사실 및 본 발명 자체가 공지된 CMOS 및 BICMOS 집적 회로의 제조에 있어서 유용하게 응용될 수 있다는 사실은 당업자에게 명확할 것이다.
도 1 내지 도 12는 본 발명에 따른 방법의 제 1 실시예를 이용한, 비휘발성 메모리 소자를 포함하는 반도체 디바이스의 제조에 있어서 연속하는 단계의 도식적인 단면도를 도시한다.
도 1에서, 제 1 도전 타입의 반도체 본체(1)-주어진 예에서는, 예를 들면 p 타입 도전의 실리콘 본체-에는 표면(2)에 상대적으로 두꺼운 산화물 필드 절연 영역(3)이 제공되는데, 이는 반도체 본체(1)내에서 적어도 부분적으로 리세스되며, NMOS 타입인 주어진 예에서 비휘발성 메모리 소자가 제조될 활성 영역(4)을 규정한다. 두꺼운 산화물 절연 영역(3)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의하여 통상적인 방법으로 형성된다. 이어서, 반도체 본체(1)의 표면에는, 예를 들면 실리콘 산화물로 구성되는 층(5)이 제공되는데, 이것은 패턴층(8)에 의해서 피복된다. 주어진 예에서, 패턴층(8)은, 예를 들면 인 또는 가능하게는 붕소와 같은 도펀트로 도핑될 다결정 실리콘의 제 1 서브층 및 그 상부에, 예를 들면 실리콘 질화물로 구성되는 제 2 서브층(7)으로 구성되며, 예를 들면 통상적인 포토리소그래픽 방식으로 이중층을 패터닝하여 이중층을 증착함으로써 얻어진다. 실리콘 질화물을 대신하여, 예를 들면 알루미늄 산화물 또는 물질의 화합물과 같은 어떤 다른 적당한 물질이 이용될 수 있다. 다결정 실리콘을 대신하여, 비정질 실리콘, 즉 GexSi1-x-여기서 x는 0과 1사이에 놓여진 게르마늄의 비율-가 이용될 수 있다. 또한, 패턴층은 다결정 실리콘, 비정질 실리콘, 즉 GexSi1-x또는 예를 들면 실리콘 질화물 또는 알루미늄 산화물과 같은 어떤 다른 적당한 내화성 물질로 구성된 단일층일 수도 있음은 주지되어야 한다. 더우기, 바람직하게 도포되어 반도체 본체를 오염에 대하여 보호할 수 있는 층(5)의 존재는 필수적인 것은 아니다. 패턴층(8)의 도포 후에, 제 2 반대 도전 타입인, 주어진 예에서는 n 타입의 소스/드레인 연장부(9)가 패턴층(8)의 반대 측상에, 산화물 필드 절연 영역(3)과 함께 패턴층(8)을 마스크로 이용한, 예를 들면 상대적으로 미량인 인 또는 비소의 자기 정렬 주입법에 의해서 형성된다.
이어서, 패턴층(8)에는 측벽 스페이서(10)가, 예를 들면 실리콘 산화물 층의 증착 및 이방성 에칭 백에 의한 공지된 방법으로 제공된다(도 2). 측벽 스페이서(10)의 형성 후에, 제 2 도전 타입-주어진 예에서는 n 타입-의 강도핑된 소스 영역(11) 및 강도핑된 드레인 영역(12)이 측벽 스페이서(10)의 반대 측상에, 패턴층(8) 및 측벽 스페이서(10)와 함께 산화물 필드 절연 영역(3)을 마스크로 이용한, 예를 들면 보다 많은 양의 인 또는 비소의 자기 정열 주입에 의해서 형성된다. 채널 영역(13)에 연장된 소스 영역(11,9) 및 연장된 드레인 영역(12,9)에 의해서 둘러싸여짐은 주지되어야 한다.
도 3에서, 주어진 예에서는 실리콘 산화물로 구성된 유전층(14)은 패턴층(8)을 피복하기에 충분히 두꺼운 두께로 도포된다. 명백히, PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)와 같은 다른 적당한 전기적 절연 물질 또한 이용될 수 있다. 유전층(14)의 두께는, 예를 들면 150 내지 200 nm의 범위일 것이다.
이어서, 유전층(14)은 패턴층(8)이 노출될 때까지 두께의 일부에 대하여 제거된다(도 4). 이것은, 예를 들면 상업적으로 이용가능한 슬러리를 이용한 화학 기계적 폴리싱(CMP)에 의해서 수행될 수 있다. 물질 제거 처리동안에, 주어진 예에서는 실리콘 질화물로 구성된 제 2 서브층(7)이 정지층(stopping layer)으로 작동할 것이다.
다음 단계에서(도 5), 주어진 예에서는 실리콘 질화물로 구성된 제 2 서브층(7)은, 주어진 예에서 양자 모두 실리콘 산화물로 구성된 유전층(14) 및 측벽 슬페이서(10)에 관하여, 예를 들면 고온의 인산 및 황산 혼합물을 이용하는 습식성 에칭에 의해서 선택적으로 제거된다. 이러한 방식으로 유전층(14)에는 리세스(15)가 제공된다.
도 6에서, 제 1 서브층(6) 및 층(5)은 2 개의 분리된 에칭 단계에서 제거된다. 주어진 예에서 다결정 실리콘으로 구성된 제 1 서브층(6)은, 예를 들면 고온 KOH 용액을 이용한 습식 에칭에 의해서, 또는 예를 들면 HBr/Cl2혼합물을 이용한 플라즈마 에칭에 의해서 선택적으로 제거될 수 있다. 주어진 예에서 실리콘 산화물로 구성된 층(5)은 HF를 이용하는 습식 에칭에 의해서 제거될 수 있다. 다음 단계에서, 반도체 본체(1)의 채널 영역(13)에는, 주어진 예에서는 p 타입인 제 1 도전 타입의 불순물 영역(16)이, 예를 들면 붕소(B)와 같은 p 타입 불순물을 리세스(15)를 통하여 채널 영역(13)으로 자기 기록(self-registered) 방식으로 유전층(14)을 마스크로 이용하여 유입함으로써 제공된다. 불순물 영역(16)은 얕은 영역으로 도포되어 NMOS 메모리 소자의 문턱 전압을 보정하며/보정하거나 보다 깊은 영역으로 도포되어 NMOS 메모리 소자의 연장된 소스 영역(11,9)과 연장된 드레인 영역(12,9)사이의 펀치스루(punchthrough)를 억제할 수 있다. p 타입 불순물의 반도체 본체내로의 유입은 반도체 본체(1)의 표면(2)에서 제공된 화학적 소스(chemical source)로부터의 확산에 의해서 수행될 수 있다. 그러나, 이전에 주어진 이유로 인하여, p 타입 불순물은 화살표(17)로 도시된 이온 주입에 의해서 바람직하게 유입된다. 이러한 관점에서, 약 20 내지 60 keV의 범위의 에너지에서 약 2.1013atoms/cm2의 양의 붕소가 주입될 수 있다. 이와 유사한 이유로 인(P) 이온 또는 비소(As) 이온이 PMOS 타입의 비휘발성 메모리 소자에 주입될 수 있음을 당업자는 주지하여야 한다. 예를 들면, 인은 약 100 내지 130 keV의 범위의 에너지 및 약 2.1013atoms/cm2의 양으로 주입될 수 있으며, 반면에 비소는 약 180 내지 240 keV의 범위의 에너지 및 약 2.1013atom/cm2의 양으로 주입될 수 있다. 주입은 반도체 본체(1)의 표면(2)에 실질적으로 수직하게 수행될 수 있다. 그러나, 결정 방향 및 평면을 따른 불순물의 채널링(channeling)을 상쇄하기 위하여, 주입 전에 반도체 본체를 기울여 반도체 본체(1)의 표면(2)의 수직 각에 대하여 약간의, 예를 들면 7도의 각을 두고서 주입을 수행하는 것이 바람직하다. 문턱 전압 보정을 위한 얕은 영역 및 펀치스루의 억제를 위한 보다 깊은 영역은 상이한 에너지에서 수행된 2 개의 주입 단계에서, 또는 하나의 에너지에서 하나의 주입 단계에서 동시에 형성될 수 있음은 주지되어야 한다.
도 7에 도시된 바와 같이, 제 1 절연층(18)은 모든 노출된 표면에 도포되어 플로팅 게이트 유전체(19)를 제공한다. 제 1 절연층(18)은 실리콘 산화물로 구성될 수 있지만, 탄탈 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘 산화물의 유전 상수보다 높은 유전 상수를 가진 유전 물질이 보다 바람직할 것이다. 플로팅 게이트 유전체(19)로 실리콘 산화물이 도포된다면, 이것은 예를 들면 화학 기상 증착법 또는 실리콘의 열적 산화(thermal oxidation)에 의해서 획득될 것이다. 탄탈 산화물, 알루미늄 산화물 및 실리콘 질화물과 같은 높은 유전 상수 물질은, 예를 들면 화학 기상 증착법(CVD)에 의해서 도포될 수 있다. 제 1 절연층(18)의 두께는, 예를 들면 약 10 내지 20 nm의 범위일 수 있다.
펀치스루 억제 및/또는 문턱 전압 보정을 위한 상기 언급된 이온 주입은 제 1 절연층(18)의 도포후에 수행되어야함 또한 주지되어야 한다. 반도체 본체의 표면에 존재하는, 예를 들면 실리콘 산화물로 구성되는 얇은 층은 이온 주입 특성을 향상시킬 수 있음은 공지되어 있다. 그러나, 제 1 절연층(18)이 높은 유전 상수를 가진 유전 물질로 구성되는 경우, 이온 주입과 결합한 약 900 도의 고온 어닐링은도포된 물질의 유전 특성을 저하시킨다.
도 8에서, 제 1 도전층(20)은 통상적인 방식으로 도포되어 리세스(15)를 충진한다. 다결정 실리콘 또는 가능하게는 비정질 실리콘, 즉 GexSi1-x가 이용될 수 있지만, 제 1 도전층(20)은 바람직하게 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함한다. 제 1 도전층(20) 또한 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함하는 층으로 구성되는 이중층으로 도포될 수 있음은 주지되어야 한다. 이러한 관점에서, Ti는 접착층으로, 그리고 TiN 또는 TiW는 장벽층으로 도포될 수 있다.
다음 단계에서(도 9), 제 1 도전층(20)은 통상적인 방식의 마스크 에칭(masked etching)에 의해서 플로팅 게이트(21)로 형성되는데, 이 플로팅 게이트(21)는 반도체 본체(1)의 표면(2)에 실질적으로 평행하게 연장하는 실질적인 평면부(22) 및 반도체 본체(1)의 표면(2)에 실질적으로 수직하게 연장하는 측벽부(23)를 가진다. 프로세스의 나중 단계에서 제공될 플로팅 게이트(21)와 중첩하는 제어 게이트(27)사이의 대용량성 결합(coupling)을 이루기 위해(도 12 참조), 제 1 도전층(20)의 에칭동안에 과대 마스크(oversized mask)를 이용하는 것은 바람직하다. 이러한 경우에, 플로팅 게이트(21)의 도전성 물질은 제 1 절연층(18)으로 피복된 유전층(14)위로, 실질적으로 리세스(15)를 넘어서 소스 영역(11) 및 드레인 영역(12)의 방향으로 뻗으며, 그 결과는 도 9에 도시되어 있다.
도 10에 도시된 바와 같이, 제 2 절연층(24)은 모든 노출된 표면에 도포되어 게이트간 유전체(25)를 제공한다. 제 2 절연층(24)은 실리콘 산화물, 실리콘 산질화물(SiON) 또는 실리콘 산화물 및 실리콘 질화물의 샌드위치 형태(ONO)로 구성될 수 있다. 그러나, 탄탈 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘 산화물의 유전 상수보다 높은 유전 상수를 가진 유전 물질이 보다 바람직할 것이다. 게이트내 유전체(25)로 실리콘 산화물이 도포되는 경우에는, 예를 들면 화학 기상 증착법 또는 실리콘의 열적 산화에 의해서 얻어질 것이다. SiOxNy-x 및 y는 산소 및 질소의 비율을 각각 나타냄-라고도 불리는 실리콘 산질화물(SiON)은, 예를 들면 화학 기상 증착법(CVD)에 의해서 단일 층으로 증착될 수 있다. 실리콘 산화물 및 실리콘 질화물의 샌드위치(ONO)는 열적으로 성장된 실리콘 산화물, 증착된 실리콘 질화물 및 증착된 또는 열적으로 성장된 실리콘 산화물의 다중층으로 제공될 수 있다. 높은 유전 상수 물질인 탄탈 산화물, 알루미늄 산화물 및 실리콘 질화물은, 예를 들면 화학 기상 증착법(CVD)에 의해서 도포될 수 있다. 제 2 절연층(24)의 두께는, 예를 들면 약 10 내지 20 nm의 범위일 것이다.
도 11에서, 제 2 도전층(26)은 통상적인 방식으로 도포되어 플로팅 게이트(21)를 피복한다. 다결정 실리콘 또는 가능하게는 비정질 실리콘, 즉 GexSi1-x가 이용될 수 있지만, 제 2 도전층(26)은 바람직하게 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함한다. 제 2 도전층(26)은 또한 접착층 및/또는 장벽층으로 동작하는 층의 상부에 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 금속의 혼합물을 포함하는 층으로 구성되는 이중층으로 도포될 수 있음은 주지되어야 한다. 이러한 관점에서, Ti은 접착층으로, TiN 또는 TiW는 장벽층으로 도포될 수 있다.
다음 단계에서(도 12), 제 2 도전층(26)은 통상적인 방식의 마스크 에칭에 의해서 중첩하는 제어 게이트(27)로 형성된다. 중첩하는 제어 게이트(27)는 플로팅 게이트(21)의 실질적인 평면부(22)뿐만 아니라 소스 영역(11) 및 드레인 영역(12)에 인접하여 위치한 플로팅 게이트(21)의 측벽부(23)와도 용량성으로 결합된다. 도 12에 그 결과가 도시된 바와 같이, 동일한 마스크를 이용한 제 2 절연층(24) 및 제 1 절연층(18)의 부가적인 제거는 필요치 않으나, 높은 유전 상수를 가진 물질이 제 2 절연층(22) 및/또는 제 1 절연층(18)에 도포되는 경우에 유리할 수 있다.
최종적으로, 반도체 디바이스는 산화물 증착(oxide deposition), 콘택트 데피니션(contact definition) 및 하나 또는 그 이상의 금속층에 의한 금속화의 통상적인 CMOS 프로세스 흐름 단계(도시되지 않음)에 의해서 완성될 수 있다.
도 13 및 도 14는 본 발명에 따른 방법의 제 2 실시예를 이용한, 비휘발성 메모리 소자를 포함하는 반도체 디바이스의 제조에 있어서의 2 단계의 도식적인 단면도를 도시한다.
도 13은 반도체 본체(1)의 표면의 수직으로부터 예각(θ)에서 발생하는 화살표(28)로 도시된 이온 주입을 제외하고는 도 6과 동일한 상황을 도시한다. 반도체 본체의 채널 영역(13)에는, 예를 들면 붕소(B) 이온과 같은 p 타입 불순물을 약 15°내지 75°의 범위내의 각에서 리세스(15)를 통하여 채널 영역(13)으로 유전층(14)을 마스크로 이용하여 주입함으로써, 주어진 예에서는 p 타입인 제 1 도전 타입의 불순물 영역(29)이 제공된다. 명백히, 불순물이 채널 영역(13)으로 주입될 수 있는 최대각(θ)은 유전층(14)내의 리세스(15)의 종횡비(aspect ration)에 따라서 변한다. 이온 주입은 2 개의 단계로 수행되는데, 반도체 본체(1)는 2 개의 단계사이에서 180°회전한다. 당연히, 다른 게이트에 대하여 직각으로 향하는 회로 4 개의 별도의 주입을 필요로 한다. 불순물 영역(29)은, 예를 들면 포켓 주입(pocket implant)이라고도 알려진, 소위 할로(halo) 주입법에 의해서 도포될 수 있는데, 이것은 보다 효율적인 고온 캐리어(hot-carrier)의 생성을 초래하여 메모리 소자의 프로그램 스피드를 증가시킨다. 이러한 관점에서, 붕소는 약 10 내지 60 keV의 범위의 에너지 및 약 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있다. 동일한 이유에서 PMOS 타입의 비휘발성 메모리 소자내에서 인(P) 이온 또는 비소(As) 이온이 주입될 수 있다는 사실을 당업자는 주지하여야 한다. 예를 들면, 인은 약 60 내지 90 keV의 범위에서의 에너지 및 약 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있는 반면에, 비소는 약 80 내지 140 keV의 범위의 에너지 및 약 6.1012내지 4.1013atoms/cm2의 양으로 주입될 수 있다. 단지 연장된 드레인 영역(12,9) 또는 연장된 소스 영역(11,9)에만 참조 번호(29)에 의해서 표시된 불순물 영역이 제공된다는 사실은 주지되어야 한다.
불순물 영역(29)의 주입 후에, 도 7 내지 도 12를 참조하여 설명한 유사한 단계가 수행되며, 그 결과는 도 14에 도시되어 있다.
최종적으로, 반도체 디바이스는 산화물 증착(oxide deposition), 콘택트 데피니션(contact definition) 및 하나 또는 그 이상의 금속층에 의한 금속화의 통상적인 CMOS 프로세스 흐름 단계(도시되지 않음)에 의해서 완성될 수 있다.
본 발명은 상술된 실시예에 한정되지 않으며 본 발명의 범주 내에서의 많은 변화가 가능함은 당업자에게 명백할 것이다. 예를 들면, 비휘발성 메모리 소자의 소스 영역 및 드레인 영역은 선택적으로 연장하지 않고서 주입될 수 있다. 명백히, 본 발명의 방법은 또한 상이한 타입의 불순물 및 반도체 본체의 표면에 수직으로부터 상이한 각(θ)을 포함하는 다수의 주입을 행하여 서로 분기하는(mutually divergent) 불순물 영역을 비휘발성 메모리 소자의 채널 영역에 제공하는 데에 이용될 수 있다. 더욱이, 소스 영역 및 드레인 영역의 기생 저항을 줄이기 위하여, 소스 영역 및 드레인 영역은 Ti 또는 Co를 이용한 살리사이드(salicide) 프로세스를 필요로 하여, 소스 영역 및 드레인 영역 상에 Ti(TiSi2) 또는 Co(CoSi2)의 자기 정렬된 규화물을 각각 형성한다. 상술된 실시예에서, 활성 영역은 원래의 반도체 본체의 표면 영역에 의해서 제공된다. 이와는 달리, 활성 영역은 통상적인 p 또는 n 웰을 나타낼 수 있는데, 이것은 표면에 인접한 영역내의 원래의 반도체 본체를 n 채널 또는 p 채널 비휘발성 메모리 소자를 제공하기에 적당한 도핑 농도로 지역적으로 도핑하여 얻어진다.

Claims (12)

  1. 중첩하는 제어 게이트와, 반도체 본체 내에 위치하며 소스 영역과 드레인 영역사이에서 연장하는 채널 영역사이에 위치한 플로팅 게이트를 가지는 비휘발성 메모리 소자가 표면에 제공되는 상기 반도체 본체를 포함하는 반도체 디바이스의 제조 방법으로서, 상기 방법에 의해서 상기 표면에 인접하는 제 1 도전 타입의 활성 영역이 상기 반도체 본체내에 규정되며, 플로팅 게이트 유전체가 제공되며, 상기 플로팅 게이트 유전체에는 상기 플로팅 게이트가 도포되며, 상기 플로팅 게이트는 상기 반도체 본체의 표면에 실질적으로 평행하게 연장하는 실질적인 평면부 및 상기 반도체 본체의 표면에 실질적으로 수직으로 연장하는 측벽부를 가지며, 상기 플로팅 게이트에는 게이트간 유전체가 제공되며, 상기 게이트간 유전체에는 상기 제어 게이트가 도포되며, 상기 제어 게이트는 상기 플로팅 게이트의 실질적인 평면부와 용량성으로 결합되어 있으며 상기 소스 영역 및 상기 드레인 영역에 인접하여 위치한 상기 플로팅 게이트의 측벽부와도 적어도 용량성으로 결합되는 반도체 디바이스 제조 방법에 있어서,
    상기 활성 영역의 규정 이후에 패턴층을 도포하는데, 상기 패턴층은 상기 반도체 본체내의 제 2 도전 타입의 상기 소스 영역 및 상기 드레인 영역의 형성동안에 마스크로 동작하며, 이후에 상기 패턴층을 피복하기에 충분히 두꺼운 두께의 유전층을 제공하며, 상기 유전층은 상기 패턴층이 노출될 때까지 물질 제거 처리에 의해서 두께의 일부에 대하여 제거되며, 상기 패턴층을 제거하여 상기 유전층내에 리세스를 형성하며, 상기 리세스내에는 제 1 절연층을 도포하여 상기 메모리 소자의 플로팅 게이트 유전체를 제공하며, 상기 제 1 절연층에는 제 1 도전층을 도포하여 상기 유전층내의 리세스를 충진하며, 상기 제 1 도전층은 마스크 에칭(masked etching)에 의해서 상기 플로팅 게이트로 형성되며, 상기 플로팅 게이트는 제 2 절연층에 의해서 피복되어 상기 메모리 소자의 게이트간 유전체를 제공하며, 상기 제 2 절연층에는 제 2 도전층을 도포하며, 상기 제 2 도전층은 상기 중첩하는 제어 게이트로 형성되는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 제 1 도전층으로부터 형성되어 상기 유전층위로 뻗쳐서 실질적으로 상기 리세스를 넘어서 적어도 상기 소스 영역 및 상기 드레인 영역의 방향으로 이르는 반도체 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    플로팅 게이트를 제공하는 제 1 도전층을 도포하기에 앞서, 상기 유전층을 마스크로 이용하여 자기 기록 방식으로, 상기 리세스를 통하여 상기 반도체 본체의 상기 채널 영역내로 불순물이 유입되는 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 불순물은 이온 주입법에 의해서 상기 반도체 본체의 상기 채널 영역내로 유입되는 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 불순물은 상기 반도체 본체의 표면에 대한 직각 방향으로부터 예각으로 상기 채널 영역내로 주입되는 반도체 디바이스 제조 방법.
  6. 제 3 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 채널 영역에는 불순물 영역이 제공되어 펀치스루 억제, 문턱 전압 보정 및 펀치스루의 억제와 문턱 전압의 보정으로부터 선택된 효과를 얻는 반도체 디바이스 제조 방법.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    실리콘을 포함하는 층을 증착 및 패터닝함으로써 상기 패턴층이 도포되는 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    실리콘을 포함하는 상기 층은 상기 실리콘을 포함하는 제 1 서브층과 그 상부에 물질 제거 처리에 있어서 실리콘보다 큰 저항을 가진 물질로 구성되는 제 2 서브층으로 구성되며, 상기 유전층에 따라 선택적으로 에칭 가능한 이중층으로 도포되는 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    실리콘 산화물이 상기 유전층으로 도포되며 상기 제 2 서브층은 실리콘 질화물을 포함하는 층을 증착함으로써 도포되는 반도체 디바이스 제조 방법.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 플로팅 게이트를 제공하는 상기 제 1 도전층은 금속을 포함하는 층을 증착함으로써 도포되는 반도체 디바이스 제조 방법.
  11. 제 1 항 내지 제 10 항중 어느 한 항에 있어서,
    상기 제어 게이트를 제공하는 상기 제 2 도전층은 금속을 포함하는 층을 증착함으로써 도포되는 반도체 디바이스 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    알루미늄, 텅스텐, 구리 및 몰리브덴을 포함하는 그룹중 하나가 상기 금속으로 도포되는 반도체 디바이스 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799055B1 (ko) * 2005-10-31 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법
KR100800163B1 (ko) * 2006-12-28 2008-02-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101051957B1 (ko) * 2004-05-12 2011-07-26 매그나칩 반도체 유한회사 이피롬 소자의 제조방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465267B1 (en) * 2001-04-02 2002-10-15 Advanced Micro Devices, Inc. Method of measuring gate capacitance to determine the electrical thickness of gate dielectrics
JP2002368144A (ja) * 2001-06-13 2002-12-20 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US7115479B2 (en) * 2002-11-26 2006-10-03 Intel Corporation Sacrificial annealing layer for a semiconductor device and a method of fabrication
US7196013B2 (en) * 2002-12-12 2007-03-27 Intel Corporation Capping layer for a semiconductor device and a method of fabrication
US7151292B1 (en) * 2003-01-15 2006-12-19 Spansion Llc Dielectric memory cell structure with counter doped channel region
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
JP2006005006A (ja) 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
KR100549580B1 (ko) * 2004-06-24 2006-02-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자의 제조 방법
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
KR100712989B1 (ko) * 2005-03-14 2007-05-02 주식회사 하이닉스반도체 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
US7411244B2 (en) 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
KR100644545B1 (ko) * 2005-10-04 2006-11-10 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP4825541B2 (ja) * 2006-02-23 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101460398B (zh) * 2006-04-13 2012-08-29 卡伯特公司 通过闭合环路方法生产硅
KR100842401B1 (ko) * 2006-10-18 2008-07-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US8602838B2 (en) * 2010-08-26 2013-12-10 Mcronix International Co., Ltd. Chemical mechanical polishing method and system
US8946031B2 (en) * 2012-01-18 2015-02-03 United Microelectronics Corp. Method for fabricating MOS device
CN103311282B (zh) * 2012-03-14 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
US20140104942A1 (en) * 2012-10-12 2014-04-17 Samsung Electronics Co., Ltd. Recess gate transistors and devices including the same
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US10374100B2 (en) * 2017-06-29 2019-08-06 Texas Instruments Incorporated Programmable non-volatile memory with low off current
CN109509833B (zh) * 2017-09-15 2023-02-03 旺宏电子股份有限公司 半导体装置及其制造方法
JPWO2021020084A1 (ko) * 2019-07-26 2021-02-04

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931064A (ja) * 1982-08-13 1984-02-18 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置
JPH04155838A (ja) * 1990-10-19 1992-05-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE69320582T2 (de) 1992-10-07 1999-04-01 Koninklijke Philips Electronics N.V., Eindhoven Verfahren zur Herstellung eines integrierten Schaltkreises mit einem nichtflüchtigen Speicherelement
US5474947A (en) * 1993-12-27 1995-12-12 Motorola Inc. Nonvolatile memory process
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US5955759A (en) * 1997-12-11 1999-09-21 International Business Machines Corporation Reduced parasitic resistance and capacitance field effect transistor
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
TW390028B (en) * 1998-06-08 2000-05-11 United Microelectronics Corp A flash memory structure and its manufacturing
US6210999B1 (en) * 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6214666B1 (en) * 1998-12-18 2001-04-10 Vantis Corporation Method of forming a non-volatile memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051957B1 (ko) * 2004-05-12 2011-07-26 매그나칩 반도체 유한회사 이피롬 소자의 제조방법
KR100799055B1 (ko) * 2005-10-31 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법
KR100800163B1 (ko) * 2006-12-28 2008-02-01 주식회사 하이닉스반도체 반도체 소자의 제조방법

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Publication number Publication date
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