KR20010019818A

KR20010019818A - 프레임 발생 장치

Info

Publication number: KR20010019818A
Application number: KR1019990036445A
Authority: KR
Inventors: 윤덕만
Original assignee: 김진찬; 주식회사 머큐리
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2001-03-15

Abstract

본 발명은 교환기에서 사용되는 임의의 타임 슬롯(time slot)을 할당하기 위한 프레임(frame)을 발생시키는 장치에 관한 것이다. 종래의 기술에 있어서, 타임 슬롯 할당을 제어하는 전용 집적 회로는 가격이 비싸기 때문에 전체 시스템의 원가를 상승시키는 결점이 있었다. 이에, 본 발명에서는 PLD(Programmable Logic Device) 류 소자 등을 이용하는 간단한 회로 구성을 통해 임의의 펄스 코드 변조(Pulse Code Modulation : PCM) 신호의 타임 슬롯을 할당하기 위한 프레임을 발생시키도록 한다. 따라서, 원가를 절감할 수 있는 효과가 있는 것이다.

Description

프레임 발생 장치{APPARATUS FOR GENERATING A FRAME}

본 발명은 프레임(frame) 발생 장치에 관한 것으로서, 특히 교환기에서 사용되는 임의의 타임 슬롯(time slot)을 할당하기 위한 프레임을 발생시키는 장치에 관한 것이다.

종래에는 임의의 타임 슬롯 할당을 제어하는 전용 집적 회로(Integrated Circuit : IC)를 사용해서 임의의 타임 슬롯을 할당하기 위한 프레임을 발생시켰다.

그러나, 상기 타임 슬롯 할당을 제어하는 전용 집적 회로는 가격이 비싸기 때문에 전체 시스템의 원가를 상승시키는 결점이 있다.

본 발명은 상기 결점을 개선하기 위하여 안출한 것으로서, PLD(Programmable Logic Device) 류 소자 등을 이용하는 간단한 회로 구성을 통해 임의의 펄스 코드 변조(Pulse Code Modulation : PCM) 신호의 타임 슬롯을 할당하기 위한 프레임을 발생시키는 프레임 발생 장치를 제공하는 데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 프레임 발생 장치에 있어서: 마스터 클록(master clock)을 프레임 싱크(frame sync)로 분주하는 제 1 클록 카운터; 상기 제 1 클록 카운터로부터 제공되는 분주된 클록을 상기 프레임 싱크로 동기시켜 다수의 타임 슬롯을 발생시키는 제 2 클록 카운터; 원하는 타임 슬롯을 할당하기 위한 직렬 코덱 데이터(serial CODEC data)에 의거하여 타임 슬롯 정보를 병렬로 출력하는 코덱 데이터 레지스터; 각각 할당된 채널 어드레스(channel address)를 디코딩(decoding)하는 채널 할당 디코더; 상기 제 2 클록 카운터의 타임 슬롯, 상기 코덱 데이터 레지스터의 타임 슬롯 정보, 및 상기 채널 할당 디코더의 디코딩 결과에 의거하여 각각의 타임 슬롯을 할당하기 위한 프레임을 발생하는 프레임 발생부를 포함하는 것을 특징으로 한다.

도 1은 본 발명에 따른 프레임 발생 장치의 일 실시예를 나타낸 블록도,

도 2는 도 1에 따른 각 부의 파형을 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명＞

2, 4 : 제 1, 제 2 클록 카운터

6 : 코덱 데이터 레지스터 8 : 채널 할당 디코더

10 : 프레임 발생부 12 : 코덱 데이터 채널 래치부

14 : 배타적 논리합 연산부 16 : 부정 논리합 연산부

이하, 이와 같은 본 발명의 실시예를 다음과 같은 도면에 의하여 상세히 설명하면 다음과 같다.

도 1은 본 발명에 따른 프레임 발생 장치의 일 실시예를 나타낸 블록도로, 제 1, 제 2 클록 카운터(2, 4), 코덱 데이터 레지스터(6), 채널 할당 디코더(8), 및 프레임 발생부(10)로 구성된다. 이때, 프레임 발생부(10)는 코덱 데이터 채널 래치부(12), 배타적 논리합 연산부(14), 및 부정 논리합 연산부(16)를 구비한다.

동 도면에 있어서, 제 1 클록 카운터(2)는 2 진 카운터(binary counter)로, 도 2의 (A)와 같은 2.048MHz의 마스터 클록을 도 2의 (B)와 같은 8KHz의 프레임 싱크로 분주하여 265KHz의 클록을 만들어 제 2 클록 카운터(4)로 제공한다.

제 2 클록 카운터(4)는 타임 슬롯 2 진 카운터로, 제 1 클록 카운터(2)로부터 제공되는 분주된 265KHz의 클록을 상기 8KHz의 프레임 싱크로 동기시켜 다수의 타임 슬롯(TS0 128KHz, TS1 64KHz, TS2 32KHz, TS3 16KHz, 및 TS4 8KHz)을 발생시킨다. 예로, TS0의 주기는 128KHz이고 이는 8KHz의 프레임 싱크 주기당 16 클록의 주기가 되어 로우 레벨(low level)과 하이 레벨(high level)을 반복할 때 펄스의 폭이 8 비트 크기로서 타임 슬롯의 주기와 같아진다.

여기서, 상기 제 1, 제 2 클록 카운터(2, 4)는 다운 카운터(down counter)로 동작한다.

코덱 데이터 레지스터(6)는 도 2의 (E)와 같은 칩 선택 신호에 맞추어 원하는 타임 슬롯을 할당하기 위한 도 2의 (F)와 같은 코덱 데이터를 도 2의 (D)와 같은 콘트롤 클록(control clock)에 맞추어 상기 직렬 코덱 데이터를 8 비트의 병렬 데이터로 변환시켜 이 8 비트의 타임 슬롯 정보를 프레임 발생부(10) 내의 코덱 데이터 채널 래치부(12)로 제공한다. 이때, 코덱 데이터 레지스터(6)는 타임 슬롯 정보인 파워 업/다운(power up/down) 신호 및 타임 슬롯 번호를 코덱 데이터 채널 래치부(12)로 각각 제공한다.

이와 같은 코덱 데이터의 구성을 보면, 최상위 비트에 파워 업/다운 신호가 저장되어 있다. 이때, 파워 업은 로우 레벨의 신호로서 타임 슬롯을 할당함을 의미하고, 파워 다운은 하이 레벨의 신호로서 타임 슬롯을 할당하지 않음을 의미한다. 또한, 최하위 비트부터의 T0 내지 T4는 타임 슬롯의 번호를 각각 나타낸다.

채널 할당 디코더(8)는 도 2의 (E)와 같은 칩 선택 신호에 맞추어 도 2의 (G)와 같은 각 채널 회로에 각각 할당된 채널 어드레스(LS0 내지 LS4)를 디코딩하여 코덱 데이터 채널 래치부(12)로 제공한다.

이에, 코덱 데이터 채널 래치부(12)는 채널 할당 디코더(8)의 디코딩된 신호에 의거하여 코덱 데이터 레지스터(6)의 타임 슬롯 정보를 래치한다.

배타적 논리합 연산부(14)는 코덱 데이터 채널 래치부(12)의 출력(TS0' 내지 TS4')과 제 2 클록 카운터(4)의 타임 슬롯(TS0 내지 TS4)을 각각 배타적 논리합 연산하여 이 연산 결과를 부정 논리합 연산부(16)로 제공한다.

부정 논리합 연산부(16)는 배타적 논리합 연산부(14)로부터 제공되는 배타적 논리합 연산 결과와 코덱 데이터 채널 래치부(12)로부터 제공되는 파워 업/다운 신호를 부정 논리합 연산하여 각각의 타임 슬롯을 할당하기 위한 프레임(프레임 싱크 0 내지 프레임 싱크 31)을 발생한다. 예로, 프레임 싱크 0는 도 2의 (C)와 같은 프레임 중에 첫 번째 타임 슬롯을 의미한다.

즉, TS0'와 TS0, TS1'와 TS1, TS2'와 TS2, TS3'와 TS3, 및 TS4'와 TS4를 각각 배타적 논리합 연산하는 경우, 같은 값이 되는 때에 액티브 로우(active low) 상태가 되며 이때의 클록 주기가 가장 짧은 TS0(128KHz)의 하이 레벨의 펄스폭 또는 로우 레벨의 펄스폭만큼 해당 시각에서 로우 레벨을 유지한다. 이 후, 각 비교 결과를 논리합시킨 출력이 해당 타임 슬롯의 최종 결과가 된다. 아울러, 이 최종 결과를 파워 업/다운 비트와 함께 부정 논리합 연산시켜야 파워 업/다운 제어가 포함된 최종 출력이 된다.

여기서, 프레임 발생부(10)의 개수 및 채널 할당 디코더(8)의 개수는 채널 회로의 개수에 따라 가변적이다.

이상에서 설명한 바와 같이 본 발명은 PLD 류 소자 등을 이용하는 간단한 회로 구성을 통해 임의의 펄스 코드 변조 신호의 타임 슬롯을 할당하기 위한 프레임을 발생시키도록 한다. 따라서, 원가를 절감할 수 있는 효과가 있다.

Claims

프레임 발생 장치에 있어서:

마스터 클록을 프레임 싱크로 분주하는 제 1 클록 카운터;

상기 제 1 클록 카운터로부터 제공되는 분주된 클록을 상기 프레임 싱크로 동기시켜 다수의 타임 슬롯을 발생시키는 제 2 클록 카운터;

원하는 타임 슬롯을 할당하기 위한 직렬 코덱 데이터에 의거하여 타임 슬롯 정보를 병렬로 출력하는 코덱 데이터 레지스터;

각각 할당된 채널 어드레스를 디코딩하는 채널 할당 디코더;

상기 제 2 클록 카운터의 타임 슬롯, 상기 코덱 데이터 레지스터의 타임 슬롯 정보, 및 상기 채널 할당 디코더의 디코딩 결과에 의거하여 각각의 타임 슬롯을 할당하기 위한 프레임을 발생하는 프레임 발생부를 포함하는 프레임 발생 장치.
제 1 항에 있어서,

상기 제 1, 제 2 클록 카운터는 다운 카운터로 동작함을 특징으로 하는 프레임 발생 장치.
제 1 항 또는 제 2 항에 있어서,

상기 프레임 발생부는, 상기 채널 할당 디코더의 디코딩된 신호에 의거하여 상기 코덱 데이터 레지스터의 타임 슬롯 정보를 래치하는 코덱 데이터 채널 래치부;

상기 코덱 데이터 채널 래치부의 출력과 상기 제 2 클록 카운터의 타임 슬롯을 배타적 논리합 연산하는 배타적 논리합 연산부;

상기 배타적 논리합 연산부의 배타적 논리합 연산 결과와 상기 코덱 데이터 채널 래치부로부터 제공되는 타임 슬롯 할당 여부를 의미하는 파워 업/다운 신호를 부정 논리합 연산하여 각각의 타임 슬롯을 할당하기 위한 프레임을 발생하는 부정 논리합 연산부를 포함하는 프레임 발생 장치.