KR20010018258A - Method for Manufacturing Ferroelectric Memory Device having Improved Barrier Layer with Rapid Thermal Annealing - Google Patents
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Abstract
급속 열처리(RTA; Rapid Thermal Annealing) 방식에 의해 내산화성이 강화된 장벽층을 구비하는 강유전체 메모리 소자의 제조방법이 개시된다. 본 발명은 도전성 플러그 및 이 도전성 플러그와 접촉하는 산화물 하부전극 패턴과의 사이에 급속 열처리에 의해 내산화성이 강화된 도전성 금속막으로 이루어진 장벽층을 형성한다. 상기 도전성 금속막으로 이루어진 장벽층은, 도전성 금속막을 스퍼터링 증착한 후, 이 도전성 금속막을 약 500℃∼800℃의 열처리 온도 및 질소(N2) 분위기에서 RTA 방식으로 열처리함으로써 제작된다. 본 발명의 급속 열처리 방법에 의하면, 장벽 금속의 내산화성을 강화시킴으로써, 고온 공정에 따른 COB 구조에서의 하부 전극과 콘택 플러그 물질간의 접촉 불량을 방지하며, 또한 급속 열처리를 통해 표면의 거칠기의 변화없이 장벽층을 더 밀집된(dense) 결정구조, 즉 산소 결핍이 작은 구조로 제작함으로써, 접촉 부위에서의 영향을 최소화할 수 있다.Disclosed is a method of manufacturing a ferroelectric memory device having a barrier layer having enhanced oxidation resistance by Rapid Thermal Annealing (RTA). The present invention forms a barrier layer made of a conductive metal film having enhanced oxidation resistance by rapid heat treatment between the conductive plug and the oxide lower electrode pattern in contact with the conductive plug. The barrier layer made of the conductive metal film is prepared by sputtering deposition of the conductive metal film and then heat-treating the conductive metal film in an RTA method at a heat treatment temperature of about 500 ° C. to 800 ° C. and a nitrogen (N 2 ) atmosphere. According to the rapid heat treatment method of the present invention, by strengthening the oxidation resistance of the barrier metal, to prevent poor contact between the lower electrode and the contact plug material in the COB structure according to the high temperature process, and also through the rapid heat treatment without changing the surface roughness By fabricating the barrier layer into a more dense crystal structure, that is, a structure with low oxygen deficiency, the effect at the contact site can be minimized.
Description
본 발명은 강유전체 메모리(FRAM; Ferroelectric Random Access Memory) 소자에 관한 것으로서, 특히 급속 열처리(RTA; Rapid Thermal Annealing) 방식에 의해 내산화성이 강화된 장벽층을 구비하는 강유전체 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric random access memory (FRAM) device, and more particularly, to a method of manufacturing a ferroelectric memory device having a barrier layer having enhanced oxidation resistance by Rapid Thermal Annealing (RTA). .
반도체 집적회로 장치에서 정보는 메모리 셀 캐패시터에 전하의 형태로 저장된다. 이 저장된 전하는 시간이 지나면서 여러 경로를 통해 소실된다. 따라서, 주기적으로 정보를 재생시키는 리프레쉬(refresh) 동작이 필요하다. 이러한 리프레쉬 동작간의 간격을 리프레쉬 타임이라고 한다. 이러한 리프레쉬 타임은 캐패시터의 용량을 증가시켜 메모리 셀 캐패시터에 의해 저장되는 전하량을 증가시킴으로써 개선할 수 있다.In semiconductor integrated circuit devices, information is stored in the form of charge in memory cell capacitors. This stored charge is lost through several paths over time. Therefore, there is a need for a refresh operation to periodically refresh information. The interval between such refresh operations is called refresh time. This refresh time can be improved by increasing the capacity of the capacitor to increase the amount of charge stored by the memory cell capacitor.
캐패시터의 용량을 증가시키기 위한 방법으로 널리 사용되는 방법중의 하나가 고유전율을 갖는 강유전체 물질을 캐패시터의 유전막으로 사용하는 방법이 있다. 강유전체는 자발 분극(Pr; Remnant polarization)의 일부가 외부 전계가 제거된 이후에도 잔존하며, 또한 그 자발 분극의 방향을 외부 전계의 방향을 변화시킴으로써 바꿀 수 있는 재료로서, 차세대 기억소자로 대두되고 있다.One of the widely used methods to increase the capacity of the capacitor is a method of using a ferroelectric material having a high dielectric constant as the dielectric film of the capacitor. Ferroelectric materials remain after a portion of spontaneous polarization (Pr) is removed, and the direction of the spontaneous polarization can be changed by changing the direction of the external electric field.
강유전체의 이와 같은 성질은 현재 널리 사용되는 디지털 메모리 소자의 기본이 되고 있는 바이너리(binary) 메모리의 기본 개념과 합치되는 점이기 때문에, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT)와 같은 강유전체를 이용한 메모리 소자의 연구가 주목을 받고 있다.This property of ferroelectrics coincides with the basic concept of binary memory, which is the basis of widely used digital memory devices. Therefore, Pb (Zr, Ti) O 3 (PZT), SrBi 2 Ta 2 O A study of memory devices using ferroelectrics such as 9 (SBT) has attracted attention.
이러한 FRAM(Ferroelectric Random Access Memory)의 실현에 장애가 되는 가장 큰 요소로는, PZT 캐패시터의 강유전 특성이 집적(integration) 과정에서 열화된다는 것이다. 즉, 층간 절연막(interlayer dielectric; ILD), 금속간 절연막(intermetallic dielectric; IMD), 또는 페시베이션 공정에서 자발 분극(Pr) 특성이 열화되며 그 분포가 저하되는 문제가 있다.The biggest obstacle to the realization of such a Ferroelectric Random Access Memory (FRAM) is that the ferroelectric characteristics of the PZT capacitors are degraded during integration. That is, there is a problem that spontaneous polarization (Pr) characteristics are deteriorated in the interlayer dielectric (LDD), intermetallic dielectric (IMD), or passivation process, and the distribution thereof is lowered.
FRAM 소자의 집적화, 특히 4M급 이상의 집적도를 갖는 고집적화에 있어서, COB(Capacitor-Over-Bit line) 구조의 채용이 불가피한데, COB를 이용한 FRAM의 고집적화에 장애가 되는 가장 큰 요인으로는, 강유전체 캐패시터의 하부 전극과 콘택 플러그와의 접촉 저항이 후속의 열처리 과정에서 증가된다는 것이다.In the integration of FRAM devices, in particular, high integration of 4M or more, it is inevitable to employ a capacitor-over-bit line (COB) structure, and the biggest obstacle to high integration of FRAM using COB is a ferroelectric capacitor. The contact resistance between the lower electrode and the contact plug is increased during the subsequent heat treatment.
예를 들어, 상부전극(Ir/IrO2)/강유전체막(PZT)/하부전극(Pt/IrO2)과 같은 산화물 전극구조의 PZT 캐패시터의 경우, 초기 산화물 하부전극의 IrO2공정시 결정화에 필요한 약 600℃의 열처리가 필요하며, PZT 결정화 때는 650 내지 700℃의 고온 열처리가 요구된다. 또한, 상기 캐패시터 형성 후에는 패터닝 공정에서 야기되는 플라즈마 손상에 대한 회복(recovery)과 캐패시터의 안정화를 위해, 약 450∼650℃ 사이의 온도에서 추가적인 열처리가 필요하다. 이러한 고온 열처리 과정에서, 상기 도전성 플러그 물질로 많이 쓰이는 도핑된 폴리실리콘과 상기 캐패시터의 산화물 하부전극과의 사이에 산화물 절연체인 SiO2가 생성되어 접촉 저항을 수십∼수백㏁으로 증가시킨다.For example, a PZT capacitor having an oxide electrode structure such as an upper electrode Ir / IrO 2 / ferroelectric film PZT / lower electrode Pt / IrO 2 is required for crystallization during an IrO 2 process of an initial oxide lower electrode. A heat treatment of about 600 ° C. is required, and high temperature heat treatment of 650 to 700 ° C. is required for PZT crystallization. Further, after the formation of the capacitor, an additional heat treatment is required at a temperature between about 450 to 650 ° C. to recover the plasma damage caused by the patterning process and to stabilize the capacitor. In this high temperature heat treatment process, SiO 2 , an oxide insulator, is formed between the doped polysilicon used as the conductive plug material and the oxide lower electrode of the capacitor to increase the contact resistance to several tens to hundreds of kΩ.
이러한 콘택 저항 증가를 방지하기 위한 종래 기술로는, 상기 콘택 플러그와 산화물 하부전극과의 사이에 Ti, Ta, W이나 TiN와 같은 고융점 금속이 포함된 3원 화합물(ternary compound), 예컨데 Ti-Si-N, Ti-B--N, Ta-Si-N, Ta-B-N, W-B-N, 또는 W-Si-N와 같은 장벽물질을 형성하거나, 상기 산화물 하부전극인 IrO2와 플러그 물질인 폴리실리콘과의 사이에 Ir과 같은 금속을 삽입하여 후속의 열처리시 폴리실리콘의 산화를 막아주는 방법이 개시되어 있다.In order to prevent such an increase in contact resistance, a ternary compound containing a high melting point metal such as Ti, Ta, W, or TiN is formed between the contact plug and the oxide lower electrode, for example, Ti-. Forming a barrier material such as Si-N, Ti-B--N, Ta-Si-N, Ta-BN, WBN, or W-Si-N, or polysilicon as a plug material with IrO 2 as the oxide lower electrode A method is disclosed in which a metal such as Ir is inserted between and to prevent oxidation of polysilicon during subsequent heat treatment.
그러나, 전자의 방법은 3원 화합물에 대한 평가에 대해 아직까지 만족할 만한 결과가 나오지 않은 상태에 있으며, 후자의 경우 산소가 Ir내에서도 확산되기 때문에 결과적으로 Ir 하부의 폴리실리콘 산화를 제대로 막지 못하는 실정에 있다.However, the former method is not yet satisfactory for the evaluation of the ternary compound, and the latter does not properly prevent polysilicon oxidation under the Ir because oxygen diffuses in Ir. have.
따라서, 종래의 방법에 의한 장벽층들은 낮은 접촉 저항이 절실히 요구되는 FRAM 소자에 부적합하며, 이러한 요건을 만족할 수 있는, 다시 말해 고온에서 산소의 확산을 억제할 수 있는 장벽층의 내산화성 강화 방법이 절실히 요구된다.Therefore, the barrier layers by the conventional method are unsuitable for FRAM devices which are urgently required for low contact resistance, and the method of enhancing the oxidation resistance of the barrier layer capable of satisfying this requirement, that is, suppressing the diffusion of oxygen at high temperature, is proposed. It is desperately required.
본 발명은 전술한 바와 같은 캐패시터의 산화물 하부전극과 도전성 플러그와의 접촉저항의 증가 문제를 해결하기 위한 것으로서, 그 목적은 급속 열처리에 의한 조밀화(densification) 방법으로 고온에서 산소의 확산을 억제할 수 있도록 내산화성을 강화시킨 장벽층을 구비하는 강유전체 메모리 소자의 제조방법을 제공하는 것이다.The present invention is to solve the problem of increasing the contact resistance of the oxide lower electrode of the capacitor and the conductive plug as described above, the object is to suppress the diffusion of oxygen at high temperature by the densification method by rapid heat treatment. The present invention provides a method of manufacturing a ferroelectric memory device having a barrier layer having enhanced oxidation resistance.
도 1은 본 발명에 따라 제작된 강유전체 캐패시터의 단면도,1 is a cross-sectional view of a ferroelectric capacitor manufactured according to the present invention,
도 2는 본 발명에 따라 급속 열처리된 Ir 박막의 열처리 온도 및 시간에 따른 쉬트 저항(Rs)을 변화를 도시한 그래프,2 is a graph showing the change in sheet resistance (Rs) with the heat treatment temperature and time of the rapid heat-treated Ir thin film according to the present invention,
도 3은 장벽 금속막의 열처리 전·후의 XRD(X-Ray Diffraction) 패턴,3 is an XRD (X-Ray Diffraction) pattern before and after heat treatment of the barrier metal film;
도 4a는 장벽 금속막의 증착 직후의 표면 SEM(Scanning Electron Microscopy) 사진,4A is a scanning electron microscopy (SEM) photograph of the surface immediately after deposition of the barrier metal film;
도 4b는 증착된 장벽 금속막의 급속 열처리 후의 표면 SEM 사진.4B is a surface SEM photograph after rapid heat treatment of the deposited barrier metal film.
본 발명의 바람직한 실시예에 따르면, 상기 기술적 과제는,According to a preferred embodiment of the present invention, the technical problem,
반도체 기판에 형성된 불순물층을 노출시키는 콘택 홀을 구비하는 절연층을 반도체 기판위에 형성하는 단계, 상기 콘택 홀을 도전물질로 매립하여 도전성 플러그를 형성하는 단계, 및 상기 결과물 상에 전도성 산화물을 포함하는 산하물 하부전극 패턴, 강유전체막, 및 산화물 상부전극 패턴이 순차적으로 적층된 강유전체 캐패시터를 형성하는 단계를 구비하며,Forming an insulating layer on the semiconductor substrate, the insulating layer having a contact hole exposing an impurity layer formed on the semiconductor substrate, forming a conductive plug by filling the contact hole with a conductive material, and including a conductive oxide on the resultant Forming a ferroelectric capacitor in which the product lower electrode pattern, the ferroelectric layer, and the oxide upper electrode pattern are sequentially stacked;
상기 도전성 플러그 및 이 도전성 플러그와 접촉하는 상기 산화물 하부전극 패턴과의 사이에 급속 열처리에 의해 내산화성이 강화된 도전성 금속막으로 이루어진 장벽층을 형성하는 단계를 더 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성된다.A method of manufacturing a ferroelectric memory device, the method comprising: forming a barrier layer formed of a conductive metal film having enhanced oxidation resistance by rapid heat treatment between the conductive plug and the oxide lower electrode pattern in contact with the conductive plug. Is achieved.
본 발명에 있어서, 상기 도전성 금속막으로 이루어진 장벽층을 형성하는 방법은, 도전성 금속막을 스퍼터링 증착하는 단계, 및 상기 스퍼터링 증착된 도전성 금속막을 약 500℃∼800℃의 열처리 온도 및 질소(N2) 분위기에서 RTA(Rapid Thermal Annealing) 방식으로 열처리하는 단계를 포함하는 것이 바람직하다.In the present invention, the method for forming a barrier layer made of the conductive metal film, the step of sputter depositing a conductive metal film, and the heat treatment temperature and nitrogen (N 2 ) of the sputter deposited conductive metal film of about 500 ℃ to 800 ℃ It is preferable to include the step of heat treatment in the atmosphere by Rapid Thermal Annealing (RTA).
보다 바람직하게, 상기 급속 열처리에 의해 내산화성이 강화된 도전성 금속막은, Ir, Pt, Ru, Rh, 및 Pd로 이루어진 그룹에서 선택된 어느 하나를 사용하는 것을 특징으로 한다.More preferably, the conductive metal film whose oxidation resistance is enhanced by the rapid heat treatment is characterized in that any one selected from the group consisting of Ir, Pt, Ru, Rh, and Pd is used.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1은 본 발명에 따라 제작된 COB(Capacitor On Bit-line) 구조의 강유전체 메모리 소자의 단면을 간략히 도시한 것이다.1 is a simplified cross-sectional view of a ferroelectric memory device having a capacitor on bit-line (COB) structure manufactured according to the present invention.
도 1을 참조하면, 반도체 기판(100) 상에 게이트 절연막(102)을 형성하고, 이 게이트 절연막(102) 상에 게이트 전극(104)을 형성한다. 연이어, 상기 반도체 기판(100) 내에 상기 게이트 전극(104)을 마스크로 이용하여 불순물 이온을 주입하여 소오스 및 드레인 영역(106, 107)을 형성하여 트랜지스터를 완성한다.Referring to FIG. 1, a gate insulating film 102 is formed on a semiconductor substrate 100, and a gate electrode 104 is formed on the gate insulating film 102. Subsequently, impurity ions are implanted into the semiconductor substrate 100 using the gate electrode 104 as a mask to form source and drain regions 106 and 107 to complete a transistor.
이어서, 상기 결과물 전면에 PSG, BPSG, TEOS 및 USG 중에서 선택된 어느 하나의 절연물질을 증착한 다음 평탄화하여 층간 절연막(108)을 형성한다. 이어서, 상기 층간 절연막(108)을 패터닝하여 소오스 영역(106) 또는 드레인 영역(107)을 노출시키는 콘택 홀을 형성한다.Subsequently, an insulating material selected from PSG, BPSG, TEOS, and USG is deposited on the entire surface of the resultant, and then planarized to form an interlayer insulating film 108. Subsequently, the interlayer insulating layer 108 is patterned to form contact holes exposing the source region 106 or the drain region 107.
상기 콘택 홀이 형성된 결과물 전면에 콘택 홀을 채우는 도전막, 예컨대 불순물이 도핑된 폴리실리콘을 형성하고, 이를 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화하여 상기 콘택 홀 내부에 상기 소오스 영역(106)과 접촉하는 도전성 플러그(110)를 형성한다. 이때, 콘택 홀 내부에만 선택적으로 도전막을 형성하여 도전성 플러그(110)를 형성할 수도 있다.A conductive film filling the contact hole, for example, polysilicon doped with impurities, is formed on the entire surface of the resultant in which the contact hole is formed, and then planarized using CMP (Chemical Mechanical Polishing) to form the source region 106 and the inside of the contact hole. The conductive plug 110 in contact is formed. In this case, the conductive plug 110 may be formed by selectively forming a conductive film only inside the contact hole.
이어, 상기 도전성 플러그(110)가 형성된 결과물 위에 하부전극을 형성하기 전에, 급속 열처리에 의해 내산화성이 강화된 도전성 금속막으로 이루어진 장벽층(112a)을 형성한다. 구체적으로, 상기 도전성 금속막으로 이루어진 장벽층(112a)을 형성하는 방법은, 도전성 금속막을 스퍼터링 방법으로 증착한 후, 상기 스퍼터링 증착된 도전성 금속막을 약 500℃∼800℃의 열처리 온도와 질소(N2) 분위기에서 RTA(Rapid Thermal Annealing) 방식으로 열처리한다. 이때, 상기 급속 열처리에 의해 내산화성이 강화된 도전성 금속막으로, Ir, Pt, Ru, Rh, 및 Pd로 이루어진 그룹에서 선택된 어느 하나를 사용한다.Subsequently, before the lower electrode is formed on the resultant product on which the conductive plug 110 is formed, a barrier layer 112a made of a conductive metal film having enhanced oxidation resistance by rapid heat treatment is formed. Specifically, the method for forming the barrier layer (112a) made of the conductive metal film, after depositing the conductive metal film by a sputtering method, the heat treatment temperature of about 500 ℃ to 800 ℃ and nitrogen (N) 2 ) Heat treatment by RTA (Rapid Thermal Annealing) method in the atmosphere. At this time, any one selected from the group consisting of Ir, Pt, Ru, Rh, and Pd is used as the conductive metal film whose oxidation resistance is enhanced by the rapid heat treatment.
연이어, 상기 장벽층(112a) 상에 전도성 산화물을 구비하는 캐패시터의 하부전극(112)을 형성한다. 이때, 상기 산화물 하부전극은(112) 전술한 도전성 금속의 산화물(112b)과, 백금(Pt)과 같은 금속(112c)이 순차적으로 적층된 다층 구조를 갖는다.Subsequently, the lower electrode 112 of the capacitor including the conductive oxide is formed on the barrier layer 112a. In this case, the oxide lower electrode 112 has a multilayer structure in which the oxide 112b of the conductive metal described above and a metal 112c such as platinum (Pt) are sequentially stacked.
상기 산화물 하부전극(112) 위에 강유전체막(114)을 형성한다. 상기 강유전체막(114)으로는 TiO2, Ta2O5, Al2O3, SiO2, SiN, BaTiO3, SrTiO3, (Ba,Sr)TiO3, Bi4Ti3O12, PbTiO3, (Pb,La)(Zr,Ti)O3, Pb(Zr,Ti)O3, 및 SrBi2Ta2O9로 이루어진 그굽에서 선택된 어느 하나를 사용한다. 상기 강유전체막(114) 상부에 역시 IrO2와 같은 전도성 산화물(116a)과 Ir과 같은 금속막(116b)이 순차적으로 적층된 산화물 상부전극(116)을 형성한 후, 사진식각 공정을 통해 상부 전극(116), 강유전체막(114), 및 하부 전극(112)을 셀 단위로 패터닝하여 강유전체 캐패시터의 셀 유니트(unit)를 완성한다.A ferroelectric film 114 is formed on the oxide lower electrode 112. The ferroelectric film 114 may include TiO 2 , Ta 2 O 5 , Al 2 O 3 , SiO 2 , SiN, BaTiO 3 , SrTiO 3 , (Ba, Sr) TiO 3 , Bi 4 Ti 3 O 12 , PbTiO 3 , Any one selected from the group consisting of (Pb, La) (Zr, Ti) O 3 , Pb (Zr, Ti) O 3 , and SrBi 2 Ta 2 O 9 is used. An oxide upper electrode 116 in which conductive oxides 116a such as IrO 2 and metal layers 116b such as Ir are sequentially stacked is formed on the ferroelectric layer 114, and then an upper electrode is formed through a photolithography process. 116, the ferroelectric film 114, and the lower electrode 112 are patterned in units of cells to complete a cell unit of the ferroelectric capacitor.
도시되지는 않았지만, 상기 공정을 통하여 형성된 강유전체 캐패시터 위에 절연막을 형성한다. 이 절연막은 실리콘을 포함하는 산화막을 이용하여 형성한다. 따라서, 실리콘 산화막, BPSG 및 PSG로 이루어진 그룹에서 선택된 어느 하나로 형성하는 것이 바람직하다.Although not shown, an insulating film is formed on the ferroelectric capacitor formed through the above process. This insulating film is formed using an oxide film containing silicon. Therefore, it is desirable to form one selected from the group consisting of a silicon oxide film, BPSG and PSG.
이와 같이, 본 발명에서는 장벽 금속막(112a)을 열처리하여 이 금속막의 밀도를 조밀화(densification) 시킴으로써, 후속의 고온 공정에서의 산소의 확산을 억제한 것이다. 그러나, 통상의 열처리 방법으로는 금속 표면의 힐록(hillick)과 같은 표면의 거칠기(roughness) 문제를 제어하기가 힘들기 때문에, 열처리 방법으로, RTA(rapid thermal annealing) 방식을 채택하고, 장벽 금속의 산화를 방지할 수 있도록 즉, 장벽 금속의 내산화성을 강화시킬 수 있도록 질소(N2) 분위기하에서 열처리를 수행한다.As described above, in the present invention, the barrier metal film 112a is heat-treated to densify the density of the metal film, thereby suppressing diffusion of oxygen in a subsequent high temperature step. However, since it is difficult to control the roughness problem of the surface such as the hillock of the metal surface by the conventional heat treatment method, the RTA (rapid thermal annealing) method is adopted as the heat treatment method, Heat treatment is performed under nitrogen (N 2 ) atmosphere to prevent oxidation, that is, to enhance oxidation resistance of the barrier metal.
본 발명의 효과는, RTA 열처리된 Ir 박막의 여러 특성을 펑가한 하기의 실험 예를 통하여 더욱 명확해 질 수 있다. 물론, 이 실험예가 본 발명을 제한하려는 것은 아니다.The effects of the present invention can be clarified through the following experimental example in which the various properties of the RTA heat-treated Ir thin film are punctured. Of course, this experimental example is not intended to limit the present invention.
도 2는 본 발명에 따라 급속 열처리된 Ir 박막의 열처리 온도 및 시간에 따른 쉬트(sheet) 저항을 측정 요약한 그래프로서, 도 2에 도시한 바와 같이, Ir 박막은 열처리 온도 및 시간이 증가함에 반비례하여 쉬트 저항(Rs)가 감소하는 것을 알 수 있다. 이 결과는, 박막의 밀도가 증가하였다는 것을 의미한다.FIG. 2 is a graph summarizing measurement of sheet resistance with respect to heat treatment temperature and time of an Ir thin film rapidly heat treated according to the present invention. As shown in FIG. 2, an Ir thin film is inversely proportional to an increase in heat treatment temperature and time. It can be seen that the sheet resistance Rs decreases. This result means that the density of the thin film is increased.
도 3은 증착된 Ir 박막의 열처리 전·후에서의 XRD(X-Ray Diffraction) 패턴을 도시한 도면으로서, 도 3에 도시한 바와 같이, 본 발명에 따라 N2분위기의 약 700℃의 온도에서 1분 정도로 급속 열처리를 수행하는 경우, 피크치(peak intensity)가 크게 증가하는 것을 알 수 있다.FIG. 3 is a diagram showing an XRD pattern before and after the heat treatment of the deposited Ir thin film. As shown in FIG. 3, at a temperature of about 700 ° C. in an N 2 atmosphere according to the present invention. When the rapid heat treatment is performed for about 1 minute, it can be seen that the peak intensity greatly increases.
도 4는 Ir 박막의 열처리 전·후의 표면 SEM(Scanning Electron Microscopy) 사진을 도시한 것으로서, 도 4a는 증착 직후의 표면 사진을, 도 4b는 급속 열처리 직후의 표면 사진을 각각 나타낸다.4 is a scanning electron microscopy (SEM) photograph of the surface of the Ir thin film before and after heat treatment. FIG. 4A shows a surface photograph immediately after deposition and FIG. 4B shows a surface photograph immediately after rapid heat treatment.
도 4에서 알 수 있는 바와 같이, 열처리 전·후의 박막 표면의 거칠기는 거의 동일함을 알 수 있다. 즉, 본 발명에 따른 질소 분위기하에서의 급속 열처리 방법은 통상의 열처리와 달리 표면의 거칠기 변화가 거의 무시할 수 있을 정도로 작음을 알 수 있다. 이러한 결과를 통하여, 본 발명에 따른 급속 열처리는 표면 거칠기가 거의 동일하게 유지되어 후속 공정의 진행에 무리가 없음을 확인할 수 있으며, 또한 급속 열처리를 통하여 금속 적층 시 발생할 수 있는 스트레스 완화에도 기여할 수 있음을 알 수 있다.As can be seen from FIG. 4, it can be seen that the roughness of the surface of the thin film before and after the heat treatment is almost the same. That is, it can be seen that the rapid heat treatment method under the nitrogen atmosphere according to the present invention is so small that the change in the roughness of the surface is almost negligible, unlike the usual heat treatment. Through these results, the rapid heat treatment according to the present invention can be confirmed that the surface roughness is maintained almost the same, there is no difficulty in the progress of the subsequent process, and can also contribute to the stress relief that may occur during metal lamination through rapid heat treatment It can be seen.
이상의 결과들로부터, 본 발명에 따른 급속 열처리 방법은 도전성 산화물 전극의 장벽층으로서의 내산화성을 강화시키는데 매우 효과적임을 알 수 있다.From the above results, it can be seen that the rapid heat treatment method according to the present invention is very effective in enhancing the oxidation resistance as a barrier layer of the conductive oxide electrode.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서, 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.While the preferred embodiments of the invention have been described in the drawings and the description, specific terms have been used, which are used in technical concepts rather than for the purpose of limiting the scope of the invention as set forth in the claims below. Accordingly, the present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
이상 설명한 바와 같이, 본 발명의 급속 열처리 방법에 의하면, 장벽 금속의 내산화성을 강화시킴으로써, 고온 공정에 따른 COB 구조에서의 하부 전극과 콘택 플러그 물질간의 접촉 불량을 방지할 수 있다.As described above, according to the rapid heat treatment method of the present invention, it is possible to prevent poor contact between the lower electrode and the contact plug material in the COB structure according to the high temperature process by enhancing the oxidation resistance of the barrier metal.
또한, 급속 열처리를 통해 표면의 거칠기의 변화없이 장벽층을 더 밀집된(dense) 결정구조, 즉 산소 결핍이 작은 구조로 제작함으로써, 접촉 부위에서의 영향을 최소화할 수 있다.In addition, through rapid heat treatment, the barrier layer may be fabricated into a more dense crystal structure, that is, a structure having low oxygen deficiency, without changing the surface roughness, thereby minimizing the influence at the contact site.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990034130A KR20010018258A (en) | 1999-08-18 | 1999-08-18 | Method for Manufacturing Ferroelectric Memory Device having Improved Barrier Layer with Rapid Thermal Annealing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990034130A KR20010018258A (en) | 1999-08-18 | 1999-08-18 | Method for Manufacturing Ferroelectric Memory Device having Improved Barrier Layer with Rapid Thermal Annealing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010018258A true KR20010018258A (en) | 2001-03-05 |
Family
ID=19607685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990034130A Withdrawn KR20010018258A (en) | 1999-08-18 | 1999-08-18 | Method for Manufacturing Ferroelectric Memory Device having Improved Barrier Layer with Rapid Thermal Annealing |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010018258A (en) |
-
1999
- 1999-08-18 KR KR1019990034130A patent/KR20010018258A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990818 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |