KR20010010172A - 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법 - Google Patents
베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법 Download PDFInfo
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Abstract
본 발명은 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법에 대한 것이다. 본 발명은 층간절연막 내에 도전패턴을 형성하고, 도전패턴이 형성된 반도체 기판의 전면에 층간절연막을 형성하기 이전에 상기 도전패턴의 상부표면을 베리어 메탈막으로 캐핑하여 캐핑막을 형성한다. 상기 캐핑막은 선택적 화학기상증착공정을 진행하여 형성한다. 도전패턴의 캐핑막을 베리어 메탈로 형성할 경우 캐핑막의 박리를 방지할 수 있고, 종래의 절연막으로 구성된 캐핑막과 달리 기생 캐패시턴스가 발생하지 않는다.
Description
본 발명은 반도체 소자의 형성방법에 대한 것으로서, 상세하게는 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법에 대한 것이다.
반도체 소자를 제조하기 위해서는 실리콘 웨이퍼 또는 갈륨아세나이드 웨이퍼와 같은 반도체 기판상에 반도체 소자 예를 들어 트렌지스터를 형성하고 이들 반도체 소자 사이를 소정의 방식으로 연결하는 금속배선을 형성하는 것이 필수적이다. 상기 금속배선을 형성하는 물질을 선택함에 있어서 고려되어야 하는 물질의 특성 중 주요한 것으로는 낮은 비저항, 사진-식각 공정 또는 다마신 공정을 이용한 패터닝의 용이성, 금속배선패턴을 정의하는 절연막과의 우수한 접착력, 상기 절연막을 구성하는 절연물질과의 비반응성, 완화된 전자적 이동(Electromigration)특성 및 경제성 등을 들 수 있다. 그러나, 이러한 특성들을 모두 가지고 있는 이상적인 금속배선물질을 찾는 것은 쉬운 일이 아니다.
최근에는, 종래에 널리 사용되던 알루미늄보다는 비저항이 작고 전자적 이동에 대한 저항성이 큰 구리(Cu)가 차세대 반도체 집적회로 소자의 금속배선물질로 각광을 받고 있다. 그런데, 구리를 금속배선물질로 사용하면 금속배선을 정의하는 층간절연막(예를 들어, 실리콘 산화막)으로 구리가 확산되어 들어가는 문제가 발생한다. 이러한 문제를 해결하기 위하여 종래에는 구리배선을 층간절연막과 직접적으로 접촉시키지 아니하고, 베리어 메탈막(구리배선의 측벽 및 저부에 형성) 및 캐핑막 (구리배선의 상부에 형성)을 사이에 두고 간접적인 접촉을 시키는 방법을 일반적으로 사용하고 있다.
상기 구리배선의 캐핑막으로써 종래에는 실리콘 질화막이 주로 사용되어져 왔다. 그러나, 상기 실리콘 질화막은 구리와의 접착력이 좋지 않을 뿐만 아니라, 캐핑막의 상부에 형성되는 층간절연막, 예컨대 실리콘 산화막과 열팽창계수가 다르기 때문에 기계적 스트레스가 캐핑막과 층간절연막 사이의 계면에 집중되어 실리콘 질화막으로 이루어진 캐핑막이 구리배선의 상부로부터 박리되는 문제가 발생한다. 또한, 상기 캐핑막이 구리배선으로부터 박리됨으로써, 구리배선이 층간절연막으로 확산되어 들어가는 것을 효과적으로 차단하지 못하게 된다. 또한, 상기 캐핑막으로 주로 사용되는 실리콘 질화막은 유전율이 크기 때문에 기생 캐패시턴스의 크기를 증가시켜 RC 지연에 의하여 반도체 소자의 동작속도를 더욱 저하시키는 문제점도 발생시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 배선과의 접착력이 우수하고 유전율이 낮을 뿐만 아니라, 배선을 이루는 도전물질이 층간절연막으로 확산되는 것을 방지할 수 있는 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법을 제공하는 것이다.
도 1 내지 도 5 는 본 발명의 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법에 대한 바람직한 일실시예를 도시한 공정 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 도전패턴 형성방법에 따르면, 먼저, 반도체 기판상의 층간절연막내에 도전패턴을 형성하되 상기 도전패턴의 상부표면이 노출되도록 형성한다. 이어서, 베리어 메탈막으로 상기 도전패턴의 노출된 상부표면을 캐핑하는 캐핑막을 형성한다.
상기 캐핑막은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)의 질화막(Nitride), 탄화막(Carbide) 또는 브롬화막(Boride)인 것이 바람직하다.
상기 도전패턴은 다마신 공정을 실시하여 형성되며 구리를 함유하는 층간배선이고, 상기 캐핑막은 선택적 화학기상증착 방법을 실시하여 형성되는 텅스턴 질화막인 것이 바람직하다.
이하에서는 첨부한 도면을 참고하여 본 발명의 베리어 메탈을 캐핑막으로 구비하는 도전패턴 형성방법에 대한 바람직한 실시예를 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예는 본 발명이 속한 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3 의 층이 개재되어질 수 있다.
도 1을 참조하면, 반도체 기판(10)의 상부에 콘택홀 또는 다마신 영역(12)을 구비하는 층간절연막(14)을 형성한다. 콘택홀(12)의 경우에는 도면에는 도시되어 있지 않으나, 반도체 기판(10)의 소오스 또는 드레인영역, 게이트 전극 또는 다층배선구조를 가지는 반도체 소자의 경우에는 하부 배선층의 상부표면을 노출시킨다. 다마신 영역(12)의 경우에는 후속공정에서 형성될 다마신 배선의 모양을 정의한다. 층간절연막(14)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, PSG(PhosphoSilicate Glass)막, BSG(BoroSilicate Glass)막, BPSG(BorophosphoSilicate Glass)막 또는 TEOS(TetraEthylOrthoSilicate)막이다.
도 2를 참조하면, 콘택홀 또는 다마신 영역(12)의 내부 및 층간절연막(14)의 상부에 베리어 막(16)을 형성한다. 그 다음 베리어 막(16)이 형성된 콘택홀 또는 다마신 영역(12)의 내부 및 층간절연막(14)의 상부에 도전패턴(도 3의 Ⅰ 참조)을 형성하기 위한 도전막(18)을 형성한다.
상기 베리어 막(16)은 콘택홀 또는 다마신 영역(12)에 형성되는 도전막(18)을 이루는 도전물질이 층간절연막(14)으로 확산되는 것을 방지함과 동시에, 후속공정에서 콘택홀 또는 다마신 영역(12)내에 형성되는 도전패턴(도 3의 Ｉ참조)과 층간절연막(14)사이의 접착력을 향상시키기 위하여 형성하는 것이다. 베리어 막(16)은 베리어 메탈로 형성하되 베리어 막(16)의 조직치밀성을 증가시키기 위하여 도면에 도시하지는 않았지만 이중막으로 형성하는 것이 바람직하다. 상기 이중막 중 제 1 막은 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta) 또는 크롬막(Cr)이고, 상기 이중막 중 제 2 막은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)의 질화막(Nitride), 탄화막(Carbide), 브롬화막(Boride) 또는 실리사이드막(Silicide)인 것이 바람직하다.
물론, 베리어 막(16)은 상기와 같은 이중막으로 형성하지 아니하고 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta) 또는 크롬막(Cr)만으로 이루어진 단일막으로 형성하거나, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)의 질화막, 탄화막, 브롬화막 또는 실리사이드막만으로 이루어진 단일막으로 형성할 수도 있다.
상기 도전막(18)은 알루미늄, 금, 은, 구리, 텅스텐, 불순물이 도핑된 폴리실리콘 또는 이들간의 합금으로 형성할 수 있다.
한편, 상기 콘택홀 또는 다마신 영역(12)의 내부 및 층간절연막(14)의 상부에 형성되는 도전막(18)을 구성하는 도전물질의 선택에 있어서 고려되어야 하는 사항 중 주요한 것으로는 낮은 비저항, 사진-식각 공정 또는 다마신 공정을 이용한 패터닝의 용이성, 도전패턴(도 3의 Ⅰ 참조)을 정의하는 층간절연막(14)과의 우수한 접착력, 층간절연막(14) 또는 도전패턴(도 3의 Ⅰ 참조)의 상부에 형성되는 층간절연막(도 5의 14' 참조)을 구성하는 물질과의 비반응성, 완화된 전자적 이동(Electromigration)특성, 경제성 등을 들 수 있는데, 상기 도전막(18)이 초고속 동작특성이 요구되는 초고집적 반도체 소자의 도전막인 경우에는 구리로 형성하는 것이 보다 바람직하다. 왜냐하면, 구리는 종래의 배선물질로 사용되어오던 알루미늄에 비하여 비저항이 작기 때문에 RC 지연에 의한 반도체 소자의 동작속도 열화를 완화할 수 있으며, 전자적 이동에 대한 저항성이 크기 때문이다.
도 3을 참조하면, 도전막(도 2의 18 참조)이 형성된 반도체 기판(10)의 전면을 평탄화한다. 상기 평탄화 공정은 광역평탄화 공정으로써 화학기계적 연마방법 또는 에치백의 방법으로 진행한다. 상기 평탄화 공정이 종료된 이후에는 층간절연막(14)의 상부표면이 노출되고, 콘택홀 또는 다마신 영역(12)의 내부에는 도전패턴(Ｉ)이 형성된다. 상기 도전패턴(Ⅰ)은 반도체 소자의 층간절연막내에 형성되는 층간배선일 수도 있고 콘택플러그일 수도 있다.
도 4를 참조하면, 콘택홀 또는 다마신 영역(12)에 형성된 도전패턴(Ｉ)의 상부에만 캐핑막(Ⅱ)을 형성한다. 캐핑막(Ⅱ)은 베리어 메탈을 이용하여 형성하되 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)의 질화막, 탄화막 또는 브롬화막 으로 이루어진 단일막 또는 이들(질화막, 탄화막 또는 브롬화막)의 조합으로 이루어진 이중막 이상의 층상구조인 것이 바람직하다. 또한, 캐핑막(Ⅱ)의 조직치밀성을 증가시키기 위하여 캐핑막(Ⅱ) 형성단계를 진행하기 이전에 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 또는 크롬(Cr)으로 이루어진 단일막 또는 이들(W,Ti,Ta 또는 Cr)의 조합으로 이루어진 다중막을 형성할 수도 있다.
상기 캐핑막(Ⅱ)은 도전성이 있는 물질로 형성이 되기 때문에 도전패턴(Ⅰ)의 상부 표면에만 형성되는 것이 바람직하다. 왜냐하면, 베리어 메탈로 이루어진 캐핑막(Ⅱ)이 층간절연막(14)의 상부에도 형성된다면 인접하는 도전패턴(Ⅰ)사이에 브릿지가 발생할 수 있기 때문이다. 따라서, 캐핑막(Ⅱ)은 선택적 화학기상증착공정에 의하여 형성하는 것이 바람직하다. 상기 선택적 화학기상증착공정은 실리콘 산화막이나 실리콘 질화막과 같이 절연물질로 이루어진 층간절연막의 상부에는 피증착물을 증착-형성시키지 아니하고, 도전패턴(Ⅰ)과 같은 도전성이 있는 물질막이나, 불순물이 도핑된 폴리실리콘막의 표면에는 피증착물을 증착-형성시키는 특성을 지니고 있다. 따라서, 본 발명에 의한 도전패턴 형성방법의 경우에도 도전패턴(Ⅰ)의 상부표면과 도전패턴(Ⅰ)을 정의하는 층간절연막(14)의 상부에 대하여 선택적 화학기상증착 공정을 진행하면 도전패턴(Ⅰ)의 상부표면에만 원하는 물질막을 형성하는 것이 가능하다.
예를 들어, 텅스턴 질화막(WN)으로 캐핑막(Ⅱ)을 형성하는 경우에는 텅스텐을 함유하는 증착가스로써 WF6또는 WCl6를 사용하고 질소를 함유하는 증착가스로써 N2, NH3, NF3또는 (CH3)NH-NH2를 사용하여 선택적 화학기상증착공정을 진행할 수 있다. 구리를 함유하는 도전패턴(Ⅰ)에 대한 캐핑막으로써 많은 연구가 진행중에 있는 텅스텐 질화막의 경우에는 실제로 육불화 텅스텐(WF6)과 암모니아(NH3)를 증착가스로 하고 수소(H2)가스 또는 실란(SiH4)가스를 반응보조가스(Reaction agent gas)로 하여 PACVD(Photo Assisted Chemical Vapor Deposition)공정을 실시하면, 실리콘 산화물로 이루어진 층간절연막(14)의 상부에는 텅스텐 질화막이 형성되지 아니하고, 층간절연막(14)내에 형성되며 도전물질로 이루어진 도전패턴(Ⅰ)에는 텅스텐 질화막이 형성된다.
도 5를 참조하면, 캐핑막(Ⅱ)이 형성된 반도체 기판(10)의 전면에 층간절연막(14')을 더 형성한다. 층간절연막(14')은 패시베이션막 또는 다층배선구조를 가지는 반도체 집적회로 소자의 경우에는 상부배선층이 형성될 층간절연막이다. 캐핑막(Ⅱ)을 선택적으로 도전패턴(Ⅰ)의 상부에만 형성함으로써 도전패턴(Ⅰ)을 이루는 도전물질이 층간절연막(14')으로 확산되는 것을 방지할 수 있다.
이상 본 발명의 바람직한 실시예에 의하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상의 범위 안에서 당 분야에서 통상의 지식으로 그 변형이나 그 개량이 가능하다.
본 발명에 따른 베리어 메탈을 캐핑막으로 구비하는 도전패턴 형성방법에서는 베리어 메탈로 도전패턴의 상부를 캐핑함으로써 캐핑막이 도전패턴으로부터 박리되는 것을 방지할 수 있다. 또한, 종래의 캐핑막으로 사용되던 실리콘 질화막에 비하여 유전율이 작은 베리어 메탈로 캐핑막을 형성함으로써 기생 캐패시턴스에 의하여 유발되는 반도체 소자의 RC 지연을 완화할 수 있다. 아울러, 도전패턴을 구리로 형성하는 경우에는 캐핑막이 도전패턴으로 부터 박리되는 것을 방지할 수 있을 뿐만 아니라, 구리가 층간절연막으로 확산되어 도전패턴이 단락되는 것도 방지할 수 있다.
Claims (3)
- (a) 반도체 기판상의 층간절연막내에 도전패턴를 형성하되, 상기 도전패턴의 상부표면이 노출되도록 형성하는 단계; 및(b) 베리어 메탈막으로 상기 도전패턴의 노출된 상부표면을 캐핑하는 캐핑막을 형성하는 단계를 포함하는 것을 특징으로 하는 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법.
- 제1항에 있어서, 상기 캐핑막은티타늄, 탄탈륨, 크롬 또는 텅스텐의 탄화막, 질화막 또는 브롬화막인 것을 특징으로 하는 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법.
- 제1항에 있어서, 상기 도전패턴은 구리를 함유하는 층간배선이고상기 (a) 단계는 다마신 공정을 실시하여 상기 도전패턴을 형성하는 단계이고,상기 (b) 단계는 선택적 화학기상증착방법을 실시하여 텅스텐 질화막으로 상기 도전패턴의 상부표면을 캐핑하는 단계인 것을 특징으로 하는 베리어 메탈막을 캐핑막으로 구비하는 도전패턴 형성방법.
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041879A (ko) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20180112118A (ko) * | 2010-06-10 | 2018-10-11 | 에이에스엠 인터내셔널 엔.브이. | 금속성 표면들 위에서의 금속성 막들의 선택적 형성 |
| US10741394B2 (en) | 2016-04-18 | 2020-08-11 | Asm Ip Holding B.V. | Combined anneal and selective deposition process |
| US10814349B2 (en) | 2015-10-09 | 2020-10-27 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US10854460B2 (en) | 2016-06-01 | 2020-12-01 | Asm Ip Holding B.V. | Deposition of organic films |
| US10923361B2 (en) | 2016-06-01 | 2021-02-16 | Asm Ip Holding B.V. | Deposition of organic films |
| US11830732B2 (en) | 2018-10-02 | 2023-11-28 | Asm Ip Holding B.V. | Selective passivation and selective deposition |
| US11975357B2 (en) | 2014-02-04 | 2024-05-07 | Asm Ip Holding B.V. | Selective deposition of metals, metal oxides, and dielectrics |
| US12170197B2 (en) | 2017-02-14 | 2024-12-17 | Asm Ip Holding B.V. | Selective passivation and selective deposition |
-
1999
- 1999-07-16 KR KR1019990028909A patent/KR20010010172A/ko not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041879A (ko) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20180112118A (ko) * | 2010-06-10 | 2018-10-11 | 에이에스엠 인터내셔널 엔.브이. | 금속성 표면들 위에서의 금속성 막들의 선택적 형성 |
| US11975357B2 (en) | 2014-02-04 | 2024-05-07 | Asm Ip Holding B.V. | Selective deposition of metals, metal oxides, and dielectrics |
| US10814349B2 (en) | 2015-10-09 | 2020-10-27 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US11389824B2 (en) | 2015-10-09 | 2022-07-19 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US10741394B2 (en) | 2016-04-18 | 2020-08-11 | Asm Ip Holding B.V. | Combined anneal and selective deposition process |
| US11387107B2 (en) | 2016-06-01 | 2022-07-12 | Asm Ip Holding B.V. | Deposition of organic films |
| US10923361B2 (en) | 2016-06-01 | 2021-02-16 | Asm Ip Holding B.V. | Deposition of organic films |
| US11728175B2 (en) | 2016-06-01 | 2023-08-15 | Asm Ip Holding B.V. | Deposition of organic films |
| US10854460B2 (en) | 2016-06-01 | 2020-12-01 | Asm Ip Holding B.V. | Deposition of organic films |
| US12170197B2 (en) | 2017-02-14 | 2024-12-17 | Asm Ip Holding B.V. | Selective passivation and selective deposition |
| US11830732B2 (en) | 2018-10-02 | 2023-11-28 | Asm Ip Holding B.V. | Selective passivation and selective deposition |
| US12322593B2 (en) | 2018-10-02 | 2025-06-03 | Asm Ip Holding B.V. | Selective passivation and selective deposition |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990716 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |