KR20010008439A - Circuit for reducing electronic noise - Google Patents
Circuit for reducing electronic noise Download PDFInfo
- Publication number
- KR20010008439A KR20010008439A KR1019980062551A KR19980062551A KR20010008439A KR 20010008439 A KR20010008439 A KR 20010008439A KR 1019980062551 A KR1019980062551 A KR 1019980062551A KR 19980062551 A KR19980062551 A KR 19980062551A KR 20010008439 A KR20010008439 A KR 20010008439A
- Authority
- KR
- South Korea
- Prior art keywords
- electronic noise
- semiconductor device
- ground
- reduction circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000003990 capacitor Substances 0.000 claims abstract description 48
- 230000009467 reduction Effects 0.000 claims description 33
- 230000000694 effects Effects 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000008901 benefit Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 17
- 230000004907 flux Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 하나의 반도체소자에서 발생된 전자노이즈가 신호라인이나 전원라인을 통해 다른 반도체소자로 전달되어 전자노이즈 간섭에 의해 오동작되는 것을 방지하기 위해 전자노이즈의 전달을 최소화 할 수 있도록 한 전자노이즈 감소 회로에 관한 것으로, 고주파 전류를 귀환시키기 위해 바이패스 효과가 높은 부품이나 패턴을 사용하거나, 바이패스 콘덴서의 위치를 반도체소자에 근접설치하거나, 전자노이즈가 외부로 유출되는 것을 억제하기 위해 외부회로와 접속되는 DC전원라인에 고주파 전류에 대한 임피던스를 높이도록 함으로써 반도체소자에서 발생된 고주파 전류의 전자노이즈를 가급적 반도체소자내에 귀환시켜 다른 회로로 유출되는 것을 억제함으로써 어느 하나의 반도체소자에서 발생된 전자노이즈에 의해 다른 반도체소자의 오동작을 방지할 수 있다는 이점이 있다.The present invention is to reduce the electronic noise to minimize the transmission of the electronic noise in order to prevent the electronic noise generated in one semiconductor device is transferred to the other semiconductor device through the signal line or power line to be malfunctioned by the electromagnetic noise interference A circuit, which uses a component or pattern having a high bypass effect to return high frequency current, or installs a bypass capacitor in close proximity to a semiconductor device, or suppresses leakage of electronic noise to the outside. By increasing the impedance of the high frequency current to the connected DC power line, the electronic noise of the high frequency current generated from the semiconductor device is returned to the semiconductor device as much as possible to suppress leakage to other circuits, thereby generating the electronic noise generated from one of the semiconductor devices. Malfunction of other semiconductor devices There is an advantage that can be prevented.
Description
본 발명은 전자노이즈 감소 회로에 관한 것으로서, 보다 상세하게는 하나의 반도체소자에서 발생된 전자노이즈가 신호라인이나 전원라인을 통해 다른 반도체소자로 전달되어 전자노이즈 간섭에 의해 오동작되는 것을 방지하기 위해 전자노이즈의 전달을 최소화 할 수 있도록 한 전자노이즈 감소 회로에 관한 것이다.The present invention relates to an electronic noise reduction circuit, and more particularly, to prevent electron noise generated in one semiconductor device from being transferred to another semiconductor device through a signal line or a power supply line, thereby preventing malfunction of the electronic noise. The present invention relates to an electronic noise reduction circuit capable of minimizing the transmission of noise.
요즈음 반도체소자들은 점점 미세화되어가면서 동일한 크기에 더욱더 많은 정보를 집적시킬 수 있도록 노력하고 있으며, 빠른 동작을 추구하기 위해 높은 주파수의 클럭을 사용하여 초고속화를 추구해가고 있다.These days, semiconductor devices are becoming more and more miniaturized, and are trying to integrate more and more information in the same size, and are pursuing ultra-high speed by using a high frequency clock to pursue fast operation.
그런데, 고속화 미세화 되어감에 따라 필요불가결로 따라 다니는 전자노이즈의 문제가 대두되고 있다.However, as the speed has become finer, there is a problem of electronic noise, which is indispensable to follow.
높은 주파수를 사용하고 또한 미세한 칩을 사용하기 때문에 전자노이즈의 영향으로 칩의 작동에 영향을 주어 동작특성이 변화는 경우가 발생한다.Since high frequency and fine chips are used, the operation of the chip may be affected by the influence of the electronic noise, resulting in a change in operating characteristics.
즉, EMI(ElectroMagnetic Interference ; 전자파장애)는 전자적인 방해에 의해 장치, 기기 또는 시스템의 성능의 저하를 일으키게 되는 것으로서, 높은 주파수가 미세한 칩을 매개로 기기에서 외부로 방출되어 다른 장치에 영향을 주기도 하고 다른 장치에서 발생된 전자노이즈가 미세한 칩을 매개로 장치내로 유입되어 오동작을 유발하게 된다.In other words, EMI (Electromagnetic Interference) is an electromagnetic interference that causes a deterioration of the performance of a device, device, or system.It may be emitted from the device through a chip with a high frequency to affect other devices. Electronic noise generated from other devices is introduced into the device through the microchip, causing malfunction.
도 1은 일반적인 반도체소자의 연결상태를 나타낸 회로구성도이다.1 is a circuit diagram illustrating a connection state of a general semiconductor device.
여기에 도시된 바와 같이 각 노드 A, B, C 에서의 전압파형과 전류파형을 관찰할 경우 상호간에 전자노이즈에 의해 영향을 받고 접지에 의해 전자노이즈가 유기됨을 알 수 있다.As shown here, when observing the voltage waveform and the current waveform at each node A, B, and C, it can be seen that the electromagnetic noise is influenced by each other and the electromagnetic noise is induced by the ground.
즉, 제 1소자(12)에서 클럭등에 의해 전자노이즈가 발생했을 경우 이 전자노이즈는 입출력의 신호라인이나 전원라인을 통해 전달되어 신호패턴, 전원케이블, 프린터기판등을 통해 방사되어 제 2소자(14)등의 작동에 영향을 주어 오동작을 일으키게 한다.That is, when electronic noise is generated by the clock or the like in the first device 12, the electronic noise is transmitted through a signal line or a power line of input / output and radiated through a signal pattern, a power cable, a printer board, and the like. 14) may affect the operation of the lamp, causing malfunction.
이러한 전자노이즈는 반도체소자의 동작속도나 드라이브동력에 의해 증가되거나 신호의 동작주파수 팬아웃 부하의 임피던스 그리고 전원이나 접지의 임피던스, 배선의 길이, 바이패스 콘덴서까지의 거리에 의해 노이즈가 증가된다.The electronic noise is increased by the operating speed of the semiconductor device or the drive power, or the noise is increased by the impedance of the operating frequency fan-out load of the signal and the impedance of the power source or the ground, the length of the wiring, and the distance to the bypass capacitor.
도 2는 일반적인 전원라인과 접지라인 사이에 바이패스 콘덴서를 사용한 전자노이즈 감소 회로를 나타낸 구성도이다.2 is a block diagram illustrating an electronic noise reduction circuit using a bypass capacitor between a general power supply line and a ground line.
여기에 도시된 바와 같이 전원라인(22)과 접지라인(24)사이에 바이패스 콘덴서(30)를 사용하여 전원라인(22)을 통해 전달되는 전자노이즈를 접지로 흘려보내 전자노이즈를 감소시켜 전달을 막게 된다.As shown here, by using the bypass capacitor 30 between the power line 22 and the ground line 24, the electromagnetic noise transmitted through the power line 22 is flowed to the ground to reduce and transfer the electronic noise. Will be prevented.
그러나, 루프전류에 의해 발생되는 전자노이즈는 루프면적에 비례하기 때문에 전류가 루프상을 이루면 자속이 발생하게 되는데 이 부근에 다른 루프가 존재하면 발생한 자속을 다른 루프가 간섭하여 그 루프에 같은 전류를 발생시키게 되어 노이즈가 기판 전체적으로 영향을 미치게 된다는 문제점이 있다.However, since the electromagnetic noise generated by the loop current is proportional to the loop area, the magnetic flux occurs when the current forms a loop. If there is another loop in the vicinity, the other magnetic flux interferes with the generated magnetic flux and the same current is applied to the loop. There is a problem that the noise is to affect the entire substrate.
도 3은 도 2의 바이패스 콘덴서에 의한 전자노이즈 감소 회로의 등가회로로서 (가)는 저주파영역에서의 등가회로이고 (나)는 고주파영역에서의 등가회로이다.FIG. 3 is an equivalent circuit of the electronic noise reduction circuit by the bypass capacitor of FIG. 2, (a) is an equivalent circuit in a low frequency region, and (b) is an equivalent circuit in a high frequency region.
여기에서 보는 바와 같이 고주파영역에서 패턴은 분포정수적으로 볼 때 인덕터와 같이 생각할 수 있어 주파수가 높아질수록 임피던스가 높아지기 때문에 바이패스 콘덴서(30)의 바이패스효과를 방해하게 된다.As shown here, the pattern in the high frequency region can be thought of as an inductor in terms of the distribution constant. Therefore, the impedance increases as the frequency increases, thereby preventing the bypass effect of the bypass capacitor 30.
이는 칩에서도 전극이 패턴에 상당하기 때문에 어떤 부품이나 메모리소자상에서도 등가직렬인덕턴스(40)는 존재하게 되어 주파수가 높아짐에 따라 용량성분의 임피던스는 낮아지지만 용량성분과 직렬로 존재하는 등가직렬인덕턴스(ESL : Equivalent Series Inductance)에 의한 임피던스는 커지게 된다. 따라서 삽입손실이 감소하여 접지로 바이패스되도록 하는 고주파영역에서의 노이즈는 저지된다.In the chip, since the electrode corresponds to the pattern, the equivalent series inductance 40 is present on any component or memory device. As the frequency increases, the impedance of the capacitive component is lowered, but the equivalent series inductance (ESL) is present in series with the capacitive component. : Impedance by Equivalent Series Inductance increases. Therefore, noise in the high frequency region which reduces insertion loss and is bypassed to ground is prevented.
이렇게 어느 하나의 반도체소자에서 발생되거나 외부에서 발생된 전자노이즈는 내부의 신호라인, 전원라인등을 따라 전달되어 다른 반도체소자의 오동작을 유발한다는 문제점이 있다.As such, the electronic noise generated in one semiconductor device or externally generated is transferred along an internal signal line, power line, etc., causing a malfunction of another semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 전자노이즈를 감소시키기 위한 바이패스 콘덴서를 반도체소자에 근접시켜 노이즈 전류경로 루프를 작게하며, 전원라인과 접지라인에 인덕터를 삽입하여 고주파영역에서의 바이패스 효과를 개선시키며, 3단자 콘덴서를 사용하여 DC전원라인에 발생하는 노이즈를 억제하고, 접지의 패턴 설계시 고주파성분을 함유하는 전류가 흐르는 접지패턴은 굵고 짧게 하며 노이즈 레벨이 높은 접지패턴과 다른 접지패턴과의 접속부는 가늘게 하여 접지를 분리함으로써 전자노이즈를 효과적으로 감소시킬 수 있도로 한 전자노이즈 감소 회로를 제공함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to reduce the noise current path loop by bringing a bypass capacitor for reducing electronic noise into a semiconductor device, and inductors in the power line and the ground line. Improve the bypass effect in the high frequency region by inserting the, and suppress the noise generated in the DC power line by using the three-terminal condenser, and make the ground pattern through which the current containing the high frequency component flows thick and short when designing the ground pattern. The connection between the ground pattern having a high noise level and another ground pattern is thinned to separate the ground to provide an electronic noise reduction circuit that can effectively reduce the electronic noise.
도 1은 일반적인 반도체소자의 연결상태를 나타낸 회로구성도이다.1 is a circuit diagram illustrating a connection state of a general semiconductor device.
도 2는 일반적인 전원라인과 접지라인 사이에 바이패스 콘덴서를 사용한 전자노이즈 감소 회로를 나타낸 구성도이다.2 is a block diagram illustrating an electronic noise reduction circuit using a bypass capacitor between a general power supply line and a ground line.
도 3은 도 2의 바이패스 콘덴서에 의한 전자노이즈 감소 회로의 등가회로로서 (가)는 저주파영역에서의 등가회로이고 (나)는 고주파영역에서의 등가회로이다.FIG. 3 is an equivalent circuit of the electronic noise reduction circuit by the bypass capacitor of FIG. 2, (a) is an equivalent circuit in a low frequency region, and (b) is an equivalent circuit in a high frequency region.
도 4는 본 발명에 따른 바이패스 콘덴서의 위치와 패턴폭을 조절한 전자노이즈 감소 회로를 나타낸 도면이다.4 is a diagram illustrating an electronic noise reduction circuit adjusting a position and a pattern width of a bypass capacitor according to the present invention.
도 5는 본 발명에 따른 3단자 콘덴서를 이용한 전자노이즈 감소 회로를 나타낸 도면이다.5 is a diagram illustrating an electronic noise reduction circuit using a three-terminal capacitor according to the present invention.
도 6은 본 발명에 따른 인덕터와 바이패스 콘덴서를 이용한 전자노이즈 감소 회로를 나타낸 회로도이다.6 is a circuit diagram illustrating an electronic noise reduction circuit using an inductor and a bypass capacitor according to the present invention.
도 7은 본 발명에 따른 접지패턴을 넓게 형성한 전자노이즈 감소 회로를 나타낸 구성도이다.7 is a block diagram illustrating an electronic noise reduction circuit having a wide ground pattern according to the present invention.
도 8은 반도체소자의 접지간을 연결하는 접지패턴을 분리하는 전자노이즈 감소 회로를 나타낸 구성도이다.8 is a block diagram illustrating an electronic noise reduction circuit for separating a ground pattern connecting grounds of a semiconductor device.
도 9는 본 발명에 의한 전자노이즈 감소 회로를 나타낸 회로 구성도이다.9 is a circuit diagram illustrating an electronic noise reduction circuit according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 반도체소자 22 : 전원라인10 semiconductor device 22 power line
24 : 접지라인 30 : 바이패스 콘덴서24: ground line 30: bypass capacitor
35 : 3단자 콘덴서 40 : 인덕터35: three-terminal capacitor 40: inductor
상기와 같은 목적을 실현하기 위한 본 발명은 반도체소자의 전원라인과 접지라인간에 매개되어 전원라인을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서를 포함한 전자노이즈 감소 회로에 있어서, 바이패스 콘덴서를 반도체소자에 근접하여 설치하고 반도체소자와 접속되는 전원라인과 접지라인의 패턴폭을 넓게 형성한 것을 특징으로 한다.The present invention for achieving the above object is a semiconductor noise reduction circuit including a bypass capacitor for bypassing the electronic noise through the power supply line and the ground line between the semiconductor device, the bypass capacitor in the semiconductor It is installed in close proximity to the device, characterized in that the pattern width of the power supply line and the ground line connected to the semiconductor element is formed wide.
또한, 반도체소자의 전원라인과 접지라인간에 매개되어 전원라인을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서를 포함한 전자노이즈 감소 회로에 있어서, 바이패스 콘덴서가 3단자 콘덴서인 것을 특징으로 한다.In addition, the electronic noise reduction circuit including a bypass capacitor for bypassing the electronic noise through the power supply line between the power supply line and the ground line of the semiconductor device, characterized in that the bypass capacitor is a three-terminal capacitor.
또한, 반도체소자의 전원라인과 접지라인간에 매개되어 전원라인을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서를 포함한 전자노이즈 감소 회로에 있어서, 반도체소자의 전원라인과 접지라인에 매개되어 신호의 리턴전류에 의한 전자노이즈를 감소시키기 위한 인덕터를 더 포함하여 이루어진 것을 특징으로 한다. 따라서, 고주파영역에서 임피던스가 증가가게 되는데 고주파전류를 분류하는 비율은 임피던스의 비율에 반비례하기 때문에 바이패스 콘덴서에 고주파전류가 켜저 바이패스 효과를 향상시키게 된다.Also, in an electronic noise reduction circuit including a bypass capacitor for bypassing electronic noise through a power supply line between a power supply line and a ground line of a semiconductor device, a signal is returned through a power supply line and a ground line of a semiconductor device. Characterized in that it further comprises an inductor for reducing the electronic noise caused by the current. Therefore, the impedance is increased in the high frequency region. Since the ratio of classifying the high frequency current is inversely proportional to the ratio of the impedance, the high frequency current is turned on in the bypass capacitor to improve the bypass effect.
그리고, 접지패턴이 서로 연결된 반도체소자에 있어서, 신호를 서로 주고 받는 반도체소자간의 접지패턴을 넓게 형성하는 것을 특징으로 하여 신호를 주고 받는 반도체소자의 접지간 전위차를 줄여 전자노이즈를 감소시키게 된다.In the semiconductor device in which the ground patterns are connected to each other, the ground pattern between the semiconductor devices that transmit and receive signals is widened, thereby reducing the electronic noise by reducing the potential difference between the grounds of the semiconductor devices that transmit and receive signals.
또한, 전자노이즈 레벨이 높은 영역과 전자노이즈 레벨이 낮은 영역이 혼재되어 구성된 반도체소자에 있어서, 전자노이즈 레벨이 높은 영역의 접지패턴은 굵고 짧게 형성하고 전자노이즈 레벨이 낮은 영역의 접지패턴은 가늘게 형성하여 전자노이즈 레벨이 높은 영역과 전자노이즈 레벨이 낮은 영역간에 접지를 분리시키도록 하는 전자노이즈 감소 회로를 특징으로 한다.Further, in a semiconductor device in which a region having a high electron noise level and a region having a low electron noise level are mixed, a ground pattern of a region having a high electron noise level is formed thick and short, and a ground pattern of a region having a low electron noise level is formed thin. Therefore, the electronic noise reduction circuit is characterized in that the ground is separated between a region having a high electronic noise level and a region having a low electronic noise level.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 4내지 도 9는 본 발명에 의한 전자노이즈 감소 회로를 나타낸 구성도이다.4 to 9 are diagrams showing the electronic noise reduction circuit according to the present invention.
도 4는 바이패스 콘덴서의 위치와 패턴폭을 조절한 전자노이즈 감소 회로를 나타낸 도면이다.4 is a diagram illustrating an electronic noise reduction circuit in which a position and a pattern width of a bypass capacitor are adjusted.
여기에서 보는 바와 같이 반도체소자(10)의 전원라인(22)과 접지라인(24)간에 매개되어 전원라인(22)을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서(30)를 반도체소자(10)에 근접하여 설치하고 반도체소자(10)와 접속되는 전원라인(22)과 접지라인(24)의 패턴폭을 넓게 형성하여 구성한다.As shown here, the semiconductor device 10 includes a bypass capacitor 30 for bypassing the electronic noise through the power supply line 22 through the power supply line 22 and the ground line 24 of the semiconductor device 10. ), And the pattern width of the power supply line 22 and the ground line 24 connected to the semiconductor element 10 is formed to be wide.
위와 같이 바이패스 콘덴서(30)를 반도체소자(10)에 근접하여 설치함으로써 전류경로의 루프면적을 작게하면 루프로부터 발생되는 자속은 루프면적에 비례하기 때문에 자속은 약해지고 부근에 있는 루프에 영향을 작게 줄 수 있게 되어 반도체소자(10)의 전원라인(22)으로부터 출력되는 전자노이즈의 레벨을 저하시킬 수 있게 된다.By installing the bypass capacitor 30 close to the semiconductor device 10 as described above, if the loop area of the current path is reduced, the magnetic flux generated from the loop is proportional to the loop area, so the magnetic flux becomes weak and the influence on the nearby loop is small. It is possible to reduce the level of the electronic noise output from the power supply line 22 of the semiconductor device 10.
그리고, 루프의 임피던스를 낮출수 있게 되어 바이패스 효과를 높일 수 있게된다. 반도체소자(10)를 연결하기 위한 패턴은 도 3의 (나)와 같이 고주파영역에서 분포정수적으로 본 경우 인덕터(40)와 같이 생각할 수 있기 때문에 인덕터(40)는 주파수가 높아질수록 임피던스가 높아기기 때문에 바이패스 콘덴서(30)의 바이패스 효과를 방해하게 된다. 그러나 루프가 작아지면 고주파전류가 흐르는 패턴의 길이는 짧아지고 루프의 임피던스가 작아진다. 또한 반도체소자와 바이패스 콘덴서(30)간의 임피던스를 작게할 수 있으면 바이패스 콘덴서(30)쪽으로 야기되는 고주파 전류의 비율이 높아져 전원라인(22)을 통하여 다른 회로에 미치는 영향을 적게 할 수 있다. 그래서 도시된 바와 같이 바이패스 콘덴서(30)의 위치 뿐만 아니라 패턴의 폭을 넓게 하여 임피던스를 낮추어 바이패스효과를 향상시키게 된다.In addition, the impedance of the loop can be lowered, thereby increasing the bypass effect. Since the pattern for connecting the semiconductor device 10 can be thought of as the inductor 40 when distributed in the high frequency region as shown in (b) of FIG. 3, the inductor 40 has higher impedance at higher frequencies. The device interferes with the bypass effect of the bypass capacitor 30. However, the smaller the loop, the shorter the length of the high-frequency current pattern, and the smaller the loop's impedance. In addition, if the impedance between the semiconductor device and the bypass capacitor 30 can be reduced, the ratio of the high frequency current caused to the bypass capacitor 30 is increased, thereby reducing the influence on other circuits through the power supply line 22. Thus, as shown, the width of the pattern as well as the position of the bypass capacitor 30 is widened to lower the impedance to improve the bypass effect.
도 5는 3단자 콘덴서를 이용한 전자노이즈 감소 회로를 나타낸 도면이다.5 is a diagram illustrating an electronic noise reduction circuit using a three-terminal capacitor.
여기에서 보는 바와같이 반도체소자(10)의 전원라인(22)과 접지라인(24)간에 매개되어 전원라인(22)을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서를 3단 콘덴서(35)를 사용하여 전자노이즈 감소 회로를 구성한다.As shown here, a bypass capacitor for bypassing the electronic noise through the power supply line 22 and the power supply line 22 and the ground line 24 of the semiconductor device 10 may include a three-phase capacitor 35. To form an electronic noise reduction circuit.
도 3과 같이 일반적인 바이패스 콘덴서(30)를 사용할 경우 주파수가 높아짐에 따라 용량성분의 임피던스는 낮아지지만 등가직렬 임피던스가 커지게 되어 접지 파이패스 되는 고주파 대역의 전자노이즈를 바이패스시키지 못하는 수 백㎒ 이상의 고주파 전자노이즈에 대해서 3단자 콘덴서(35)는 충분한 바이패스 효과를 갖고 있어 DC전원라인에 발생되는 전자노이즈의 억제하는데 효과적이다. 또한, 3단자 콘덴서(35)는 전류 인덕턴스가 작기 때문에 고주파 전자노이즈를 보다 크게 제거할 수 있다는 특징도 있다.In the case of using the general bypass capacitor 30 as shown in FIG. 3, the impedance of the capacitive component is lowered as the frequency is increased, but the equivalent series impedance is increased. With respect to the high frequency electron noise, the three-terminal capacitor 35 has a sufficient bypass effect and is effective in suppressing the electromagnetic noise generated in the DC power supply line. In addition, since the three-terminal capacitor 35 has a small current inductance, the three-terminal capacitor 35 can further eliminate high frequency electron noise.
도 6은 인덕터와 바이패스 콘덴서를 이용한 전자노이즈 감소 회로를 나타낸 회로도이다.6 is a circuit diagram illustrating an electronic noise reduction circuit using an inductor and a bypass capacitor.
여기에서 보는 바와 같이 반도체소자(10)의 전원라인(22)과 접지라인(24)간에 매개되어 전원라인(22)을 통한 전자노이즈를 바이패스시키기 위한 바이패스 콘덴서(30)를 설치하고, 반도체소자(10)의 전원라인(22)과 접지라인(24)에 매개되어 신호의 리턴전류에 의한 전자노이즈를 감소시키기 위한 인덕터(40)를 전원라인(22)에 설치하여 구성한다.As shown here, a bypass capacitor 30 is provided between the power supply line 22 and the ground line 24 of the semiconductor device 10 to bypass electron noise through the power supply line 22, and the semiconductor An inductor 40 is provided on the power supply line 22 to reduce the electromagnetic noise caused by the return current of the signal through the power supply line 22 and the ground line 24 of the device 10.
본 실시예에서는 인덕터(40)를 전원라인(22)에 매개하여 설치하였으나 접지라인(24)에 매개하여 설치할 수도 있으며 전원라인(22)과 접지라인(24) 모두에 매개하여 설치가능하다.In this embodiment, the inductor 40 is installed through the power line 22, but may be installed through the ground line 24, and may be installed through both the power line 22 and the ground line 24.
위와 같이 설치된 인덕터(40)는 바이패스 콘덴서(30)와는 반대로 주파수가 높아질 수 수록 임피던스는 높아진다.In contrast to the bypass capacitor 30, the inductor 40 installed as described above, the higher the frequency, the higher the impedance.
고주파영역에서 임피던스가 증가가게 되는데 고주파전류를 분류하는 비율은 임피던스의 비율에 반비례하기 때문에 바이패스 콘덴서(30)에 고주파전류가 커져 바이패스 효과를 향상시키게 된다.Impedance increases in the high frequency region, but the ratio of classifying the high frequency current is inversely proportional to the ratio of the impedance, thereby increasing the high frequency current in the bypass capacitor 30 to improve the bypass effect.
도 7은 접지패턴을 넓게 형성한 전자노이즈 감소 회로를 나타낸 구성도이다.7 is a configuration diagram illustrating an electronic noise reduction circuit having a wide ground pattern.
(가)에서 보는 바와 같이 회로상으로 반도체소자(10)와 인버터(INV)가 동일한 접지로 연결될 때 (나)와 같이 서로 가늘게 형성된 접지패턴(52)을 (다)와 같이 넓게 형성된 접지패턴(54)으로 임피던스를 낮게 함으로써 신호를 서로 주고받는 반도체소자(10)(INV)의 접지간에 발생되는 전위차를 줄일 수 있게 함으로써 접지를 통한 전자노이즈를 감소시키게 된다.As shown in (a), when the semiconductor device 10 and the inverter INV are connected to the same ground in the circuit, the ground pattern 52 having a thinner shape as shown in (b) is formed with a wider pattern as shown in (c). By lowering the impedance at 54), it is possible to reduce the potential difference generated between the grounds of the semiconductor devices 10 (INV) that exchange signals with each other, thereby reducing the electronic noise through the ground.
위와 같이 접지패턴을 넓게 형성하는 방법은 메모리모듈간이나 다른 칩셋간에도 적용가능하다.As described above, a method of forming a wide ground pattern may be applied between memory modules and other chipsets.
도 8은 반도체소자의 접지간을 연결하는 접지패턴을 분리하는 전자노이즈 감소 회로를 나타낸 구성도이다.8 is a block diagram illustrating an electronic noise reduction circuit for separating a ground pattern connecting grounds of a semiconductor device.
(가)와 같이 전자노이즈 레벨이 높은 영역(A)과 전자노이즈 레벨이 낮은 영역(B) 모두 반도체소자의 접지를 동일하게 사용하고 있다. 이때 서로의 접지를 (나)와 같이 넓게 형성된 접지패턴(54)으로 동일하게 연결할 경우 전자노이즈 레벨이 높은 영역(A)에서 낮은 영역(B)으로 전자노이즈가 확산되는 것을 방지하기 위해 (다)와 같이 전자노이즈 레벨이 높은 영역(A)을 넓게 형성된 접지패턴(54)으로 연결하고 전자노이즈 레벨이 낮은 영역(B)은 전자노이즈 레벨이 높은 영역(A)에서 전자노이즈가 확산되어 들어오는 것을 방지하기 위해 가는 접지패턴(52)으로 접지간이 서로 연결한다.As shown in (a), both the region A having a high electron noise level and the region B having a low electron noise level use the same ground of the semiconductor element. In this case, if the grounds are connected to each other in the same way as the ground pattern 54 formed as wide as (b) in order to prevent the spread of the electronic noise from the high region A to the low region B As shown in FIG. 2, the high electron noise level A is connected to the wide patterned ground pattern 54, and the low electron noise level B is prevented from spreading the electron noise in the high electron noise level A. In order to connect the ground between the ground with a thin ground pattern 52.
따라서, 전자노이즈 레벨이 높은 영역(A)에서 발생된 전자노이즈가 전자노이즈 레벨이 낮은 영역(B)으로 전달되는 것을 억제하게 된다.Therefore, it is suppressed that the electron noise generated in the region A having a high electron noise level is transferred to the region B having a low electron noise level.
위와 같은 방법에 의해 퍼스널 컴퓨터의 마더보드와 같이 수많은 동작주파수와 특성, 아날로그/디지털 소자가 혼재되어 있으며 고속을 요구할 경우 각 영역간 집지를 분리하여 전자노이즈가 확산되는 것을 방지할 수 있다.By the above method, numerous operating frequencies, characteristics, and analog / digital devices are mixed like the motherboard of a personal computer, and when high speed is required, the noise between the regions can be separated to prevent the spread of electronic noise.
도 9는 본 발명에 의한 전자노이즈 감소 회로를 나타낸 회로 구성도로서, 전원라인(22)과 접지라인(24)에 인덕터(40)를 매개시키고 바이패스 콘덴서를 3단자 콘덴서(35)를 사용하였으며 반도체소자(10)를 장착하기 위한 기판의 패턴은 도시되지는 않았지만 본 발명에 의해서 넓은 패턴과 가는 패턴을 사용하여 서로 연결하여 전자노이즈의 전달을 차단하도록 하고 있다.9 is a circuit diagram illustrating an electronic noise reduction circuit according to the present invention, in which an inductor 40 is interposed between a power supply line 22 and a ground line 24, and a bypass capacitor is used as a three-terminal capacitor 35. Although the pattern of the substrate for mounting the semiconductor device 10 is not shown, according to the present invention, a wide pattern and a thin pattern are connected to each other to block transmission of electron noise.
상기한 바와 같이 본 발명은 고주파 전류를 귀환시키기 위해 바이패스 효과가 높은 부품이나 패턴을 사용하거나, 바이패스 콘덴서의 위치를 반도체소자에 근접설치하거나, 전자노이즈가 외부로 유출되는 것을 억제하기 위해 외부회로와 접속되는 DC전원라인에 고주파 전류에 대한 임피던스를 높이도록 함으로써 반도체소자에서 발생된 고주파 전류의 전자노이즈를 가급적 반도체소자내에 귀환시켜 다른 회로로 유출되는 것을 억제함으로써 어느 하나의 반도체소자에서 발생된 전자노이즈에 의해 다른 반도체소자의 오동작을 방지할 수 있다는 이점이 있다.As described above, the present invention uses a component or a pattern having a high bypass effect to return a high frequency current, or installs a bypass capacitor in close proximity to a semiconductor device, or suppresses leakage of electronic noise to the outside. By increasing the impedance of high frequency current in the DC power line connected to the circuit, the electronic noise of the high frequency current generated in the semiconductor device is returned to the semiconductor device as much as possible to suppress leakage to other circuits. There is an advantage that a malfunction of another semiconductor device can be prevented by electron noise.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062551A KR20010008439A (en) | 1998-12-30 | 1998-12-30 | Circuit for reducing electronic noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062551A KR20010008439A (en) | 1998-12-30 | 1998-12-30 | Circuit for reducing electronic noise |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010008439A true KR20010008439A (en) | 2001-02-05 |
Family
ID=19569214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980062551A Ceased KR20010008439A (en) | 1998-12-30 | 1998-12-30 | Circuit for reducing electronic noise |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010008439A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230116691A (en) * | 2022-01-28 | 2023-08-04 | 가부시키가이샤 도요다 지도숏키 | Motor-driven compressor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930016253U (en) * | 1991-12-21 | 1993-07-28 | 주식회사금성사 | IC structure for noise reduction |
| JPH06175758A (en) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Noise reducing device for integrated circuit |
| KR950010049A (en) * | 1993-09-06 | 1995-04-26 | 김광호 | Semiconductor chip with power line structure for reducing power noise |
| JPH08162884A (en) * | 1994-11-30 | 1996-06-21 | Sony Corp | Noise elimination circuit |
-
1998
- 1998-12-30 KR KR1019980062551A patent/KR20010008439A/en not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930016253U (en) * | 1991-12-21 | 1993-07-28 | 주식회사금성사 | IC structure for noise reduction |
| JPH06175758A (en) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Noise reducing device for integrated circuit |
| KR950010049A (en) * | 1993-09-06 | 1995-04-26 | 김광호 | Semiconductor chip with power line structure for reducing power noise |
| JPH08162884A (en) * | 1994-11-30 | 1996-06-21 | Sony Corp | Noise elimination circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230116691A (en) * | 2022-01-28 | 2023-08-04 | 가부시키가이샤 도요다 지도숏키 | Motor-driven compressor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7929315B2 (en) | Multilayered printed circuit board | |
| KR920005068B1 (en) | Printed wiring board | |
| US6418031B1 (en) | Method and means for decoupling a printed circuit board | |
| US8174843B2 (en) | Printed circuit board | |
| US11869700B2 (en) | Inductor device | |
| US7047515B1 (en) | Method for selecting and placing bypass capacitors on multi-layer printed circuit boards | |
| KR100241204B1 (en) | Gain Control Circuit and Variable Gain Power Amplifier | |
| US20010045873A1 (en) | Noise reduction circuit and semiconductor device including the same | |
| CN108463048B (en) | Substrate circuit device | |
| KR20010008439A (en) | Circuit for reducing electronic noise | |
| US6121827A (en) | Digital noise reduction in integrated circuits and circuit assemblies | |
| US6700790B2 (en) | Circuit board with integrated circuit | |
| JP7087899B2 (en) | Drive circuit and circuit board including the circuit | |
| US7405919B2 (en) | Electronic circuit having transmission line type noise filter | |
| JP3167966B2 (en) | Spurious emission reduction terminal structure for integrated circuits. | |
| US20210391241A1 (en) | Electronic device and wiring board | |
| JP2002057418A (en) | Printed wiring board | |
| US6639439B2 (en) | Reducing voltage variation in a phase locked loop | |
| US5969390A (en) | Layout solution for electromagnetic interference reduction | |
| JP3554028B2 (en) | Electric circuit board and printed wiring board | |
| EP1893011B1 (en) | Semiconductor circuit board and semiconductor circuit | |
| US20210359645A1 (en) | Circuit board layout method and wiring method for crystal oscillation circuit, and crystal oscillation circuit | |
| TW200307394A (en) | Semiconductor integrated circuit | |
| JPH1041629A (en) | Multilayer printed circuit board | |
| JP2006120786A (en) | Printed wiring board and electronic equipment |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981230 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20000307 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19981230 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20011231 Patent event code: PE09021S01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20020831 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20030516 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20020831 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20011231 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |