[go: up one dir, main page]

KR20000064650A - 반전도성기판의표면에배열된반도체부품과그제조방법및반도체구조안에차폐된전기신호전도체및그제조방법 - Google Patents

반전도성기판의표면에배열된반도체부품과그제조방법및반도체구조안에차폐된전기신호전도체및그제조방법 Download PDF

Info

Publication number
KR20000064650A
KR20000064650A KR1019980707362A KR19980707362A KR20000064650A KR 20000064650 A KR20000064650 A KR 20000064650A KR 1019980707362 A KR1019980707362 A KR 1019980707362A KR 19980707362 A KR19980707362 A KR 19980707362A KR 20000064650 A KR20000064650 A KR 20000064650A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor component
metal
semiconductor
hole
Prior art date
Application number
KR1019980707362A
Other languages
English (en)
Inventor
토마스 잘스타드
한스 놀스트룀
Original Assignee
에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from SE9601119A external-priority patent/SE9601119L/xx
Priority claimed from SE9601444A external-priority patent/SE9601444D0/xx
Application filed by 에를링 블로메, 타게 뢰브그렌, 텔레폰아크티에볼라게트 엘엠 에릭슨 filed Critical 에를링 블로메, 타게 뢰브그렌
Publication of KR20000064650A publication Critical patent/KR20000064650A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

저 저항 콘택(205)은 기판(203) 아래에 홀을 에칭하고, 여기에, CVD 증착에 의해 금속, 예컨대, 텅스텐으로 채워짐으로써, 반도체 부품의 기판(203) 아래에 있는 반도체 부품(201)의 표면에서 만들어진다. 또한, 부품(201) 또는 부품의 블록 또는 그룹 주위의 밀접한 거리에 상기 기판 콘택을 위치시킴으로써, 다른 부품 또는 동일한 기판상에 위치된 부품의 블록에 대하여 매우 양호하게 전기적인 차폐를 한다. 또한, 차폐는 상기 부품의 상부에 금속층을 적용함으로써 수직으로 얻어질 수 있다. 이러한 방법으로 얻어진 금속 프러그는 반도체 구조안의 전기신호 전도체를 측면 방향으로 차폐하는데 이용된다.

Description

전기 전도성 핀의 배열로 차폐된 반도체 장치 및 그 장치를 제조하는 방법
조밀하게 채워진 실리콘 부품을 제조할 때 동일한 실리콘 기판상에 위치된 다른 부품 블록들 사이에 바람직하지 않은 결합을 피하는 것은 매우 중요한 일이다. 이렇게 다른 블록들 사이의 바람직하지 않은 결합 또는 "누화(cross-talk)"는 소위 혼합형 아날로그 디지털 집적회로(IC)를 제조할 때 매우 불편하다. 다른 회로블록들 사이의 누화는 접속 커넥터 사이의 용량성 결합을 거쳐 발생하거나 기판 결합을 거쳐 발생할 수 있다. 이러한 기판상의 누화를 최소화하는 다른 많은 방법은 ["A simple approach to modeling cross-talk in integrated circuits", IEEE J. solid state circuits. vol. 29, 1994, pp. 1212.]와 같이 k. Joardar의 논문에 기술되어 있다.
설명된 모든 기술의 특징은 누화를 억제하기 위하여 기판 콘택과 결합시 다른 형태의 격리방법(isolation methods)을 이용하는 것이다. 상기 각 블록사이를 양호하게 격리시키는 것 이외에, 또한, 상기 기판 콘택이 최고의 결과를 얻기 위해서 가능한 낮은 저항을 만드는 것이 필요하다.
상기 논문에 언급된 방법의 단점은 도핑된 실리콘, 즉, p-프러그가 접속에 이용되기 때문에 금속과 기판사이의 콘택 저항이 상당히 커진다는 것이다. 또한, 이러한 p형 확산은 높게 도핑된 기판과 금속사이의 콘택을 확실하게 하기 위해서 수 ㎛의 깊이로 확산시킨다. 이것은 저온에 맞춘 최신의 부품을 제조할 때 바람직하지 않게 높은 드라이브 인(drive-in) 확산온도와 결합시 드라이브 인 확산에 오랜 시간을 필요로 한다. 결론적으로 말하자면, p+ 확산, 즉, 소위 보호환(guard-ri ng)은 측면확산이 수직확산과 동시에 일어나기 때문에 공간이 필요하다.
본 발명은 특히 반도체 부품 및 부품 제조방법에서 기판 콘택과 차폐장치에 관한 것으로써, 더욱 특히, 기판 콘택을 정렬하는 방법에 관한 것이다.
도 1a - 1c는 기판 콘택의 제조시 수행된 다른 단계에 대한 도시도.
도 2는 부품을 차폐하기 위해서 배열된 복수의 기판 콘택에 대한 전체도.
도 3은 차폐된 신호 전도체에 대한 도시도.
도 4는 동일한 기판상에 배열된 복수의 부품에 대한 전체도.
도 5는 수직으로 차폐한 상부의 금속층과 결합하여 기판 콘택에 의해 얻어진 측면 차폐를 도시하는 절단도.
본 발명의 목적은 종래 기술에 따라 기판 콘택을 형성할 때 발생하는 결함을 극복한 반도체 부품에 대하여 낮은 저항 기판 콘택을 제공하는 것이다.
본 발명의 또 다른 목적은 다른 부품 또는 부품들의 블록 사이를 양호하게 차폐하기 위해서 한 개의 부품 또는 부품들의 한 개 블록 주위에 기판 콘택을 위치시키고 정렬하는 방법을 제공하는 것이다.
상기 이외의 목적은 밑면의 반도체 재료안으로 깊게 확장하는 금속으로 만들어진 기판콘택을 이용하여 얻어진다. 즉, 상기 기판 아래쪽으로 모든 방법을 이용하여 얻어진다. 또한, 바람직하지 않은 결합 또는 누수를 효과적으로 차폐하는 부품 또는 부품들의 블록 주위의 차단 간격으로 상기 금속성 기판 콘택을 위치시키는 수단에 의해 이루어진다.
따라서, 반도체 부품은 기판의 표면상에 다른 서브 구조를 이용하는 일반적인 방법으로 얻어진다. 상기 반도체 부품에 접한 기판과 표면사이에 양호한 전기 전도도를 가진 프러그 형상의 재료로 전기적인 접속을 한다. 상기 재료는 통상적으로 반전도성인 기판 이외에 다른 형태가 될 수 있고, 다른 형태의 도핑을 할 수도 있다. 상기 프러그로 적합한 것은 금속 프러그이고, 어떤 경우에는 상기 기판의 내부에서 반도체 부품에 접한 표면 근처의 영역까지 확장한다. 또한, 상기 프러그는 상기 기판에 유입되어 존재하는 PN 접합보다는 기판 안쪽으로 깊게 확장해야 한다. 몇 개의 상기 프러그는 반도체 부품의 표면주위에 적합하게 배열된 다음, 상기 반도체 부품을 전기적으로 차폐한다. 또한, 상기 프러그의 상단은 양호한 전기 전도성을 가진 재료, 특히, 금속 재료가 될 수 있는 전기 전도성 재료의 층 또는 경로에 의하여 양호하게 전기적으로 접속된다.
상기 프러그를 제조할 때, 적합한 형상의 홀을 처음 만든 다음, 전기 전도성 재료로 채운다.
상기 반도체의 다른 전극과 전기적으로 콘택한 다른 콘택 홀이 채워지는 것과 동일한 시간에 상기 전도성 재료가 채워지는 것이 적합하다. 그 다음, 홀은 직경 또는 가장 큰 코너 양단의 치수를 갖게 만들어지는데, 이 치수는 상기 콘택 홀에 해당하는 치수와 필히 일치한다. 결국, 상기 홀의 직경은 상기 콘택 홀을 채우는 공정단계로 완벽하게 채워지도록 선택되어야 한다.
또한, 상기 언급한 종류의 프러그는 반도체 구조로 차폐한 전기신호 전도체 쪽에 배열될 수 있다. 상기 프러그는 상기 전기신호 전도체의 측면을 양호하게 차폐하기 위해서 매우 밀접하게 배열되어야 한다. 수직방향으로 차폐는 상기 신호 전도체 상하에 적합한 금속 평면에 의하여 이루어지는데, 이것은 상기 반도체 구조안에 다른 금속 평면과 동일한 시간에 제조될 수 있다. 상기 프러그는 이러한 금속 평면과 양호한 전기적인 접속을 한다.
도 1a-1c는 기판 콘택을 제조하는 다른 단계를 도시한다. 상기 도면은 기본적인 NMOS 공정흐름으로 기판 콘택을 제조하는 것을 도시한다. 이러한 것을 제조하는데 특히 중요한 다른 적용 영역은 라디오용 바이폴라 부품의 제조이다. 이러한 방법의 다른 변화는 CMOS-부품 및 바이폴라 부품의 제조에 이용된다.
도 1a는 실리콘 기판(101)상에 LOCOS(실리콘의 국부 산화)에 의해 한정된 활성영역을 도시하는데, 상기 기판은 게르마늄, 갈륨 비소(gallium arsenide), 실리콘 카바이드(silicon carbide), 인듐 인(indium phosphine)과 같은 다른 반도체 재료로 만들어 질 수 있다. 실리콘 기판의 상부에 실리콘 에피텍셜 층(103)은 통상적으로 5-10 ㎛ 두께로 성장된다. 또한, 상기 도면은 필드 산화막(102)의 잔류 층을 도시한다.
그 결과, 도 1b를 보면, 얇은 게이트 산화막은 열적으로 성장되고, 그 결과, 상기 게이트를 형성하기 위하여 과도하게 N형 도핑될 수 있는 폴리실리콘(105)의 코팅은 만들어진다. 상기 게이트는 사진석판술 및 건식 에칭에 의하여 만들어진다. 비소 또는 인으로 이온주입 및 상기 소오스/드레인 영역(107)의 드라이브 인 확산은 상기 게이트를 에칭한후 자기정렬 방법으로 수행된다.
다음, 양호한 실리콘 질화막 및/또는 산화막의 불활성 층(109) 및 하드 마스크(111)는 증착되고, 그 결과 포토레지스트 층(112)은 웨이퍼상에 적용된다. 그 다음, 상기 층은 상기 부품의 전체 또는 일부 주위에 분리 콘택(discreet contacts)의 프레임 형태로 위치되는 기판콘택을 정의하기 위해서 사진석판 기술로 패턴 형성된다. 후자는 상기 인용된 논문의 p+ -보호환(guard-ring)과 유사하다.
약 1㎛의 구멍을 갖는 레지스트 패턴은 상기 증착된 불활성층 및 열적으로 성장된 필드 산화막이 결합하는 경우에 상기 하드 마스크 및 산화막층에 전달된 건식 에칭에 의해서 형성된다. 상기 포토레지스트는 이방성 실리콘 에칭의 결과로 상기 웨이퍼로부터 제거된다. 상기 이방성 실리콘 에칭은 수 ㎛의 깊이로 만들어지고, 그 결과, 하부의 고 도핑된 p+ 기판에 도달한다. 에칭을 종료한 후에, 중합체 및 다른 불순물과 같은 에칭 잔유물은 건식 세정(dry cleaning)(플라즈마-스트라이프) 및 습식 화학세정에 의해 제거된다. 이러한 단계후의 상기 구조는 도 1b에 도시된다.
포토레지스트는 패턴 형성되고 에칭된 콘택 홀이 있는 웨이퍼상에 다시 적용된다. 상기 웨이퍼는 상기 콘택 홀 에칭 후에 세정됨으로써, 레지스트는 남고, 다른 유기 불순물은 건식 세정(플라즈마 스트라이프) 및 습식 화학세정에 의해 제거된다. 상기 하드 마스크 및 일반 습식 화학 세정으로 에칭을 끝낸 후, 상기 공정은 이전에 공지된 기술에 따라 진행한다. 그러나, 기판 콘택 에칭은 약 5㎛ 또는 상기 가장 깊은 PN 접합보다 최소한의 깊이로 불활성 산화막을 통하여 그리고 실리콘안으로 깊게 에칭이 수행된다. 그러나, 일반적인 콘택 홀 에칭에 있어서, 상기 에칭은 실리콘 표면에서 중지되고, 상기 부품의 작업을 위해서 상기 불활성층을 통과한다.
도 1c에 도시된 바와 같이, 콘택을 위한 티타늄, 백금 또는 코발트의 콘택 금속(113)으로 약 1000 A.U를 갖는 박막층은 나중에 실리사이드가 되는 이온화 금속 플라즈마(IMP) 또는 물리적인 중합체와 같은 밀착성 스퍼터링(coherent sputter ing)에 의해 증착된다. 직접 접속시, 약 500 A.U의 두께를 갖는 다른 얇은 금속층(115)은 반응성 스퍼터링 또는 CVD 기술에 의해 증착된다. 티타늄 질화물로 만들어지는 소위 확산 차단층은 상기 웨이퍼상에 증착된다. 왜냐하면, 상기 콘택 홀이 CV D 기술에 의해서 금속, 양호하게는 텅스텐으로 균일하게 채워지기 때문이다. 상기 실리콘 웨이퍼와 금속 접속을 확실히 하기 위해서, 상기 콘택 금속은 상승온도에서 실리콘과 합금화 될 수 있고, 그 결과, 실리사이드는 상기 지시된 바와 같은 콘택 영역에 생성될 수 있다. 상기 콘택 금속과 차단층을 증착한 후, 상기 콘택 금속은 RTP(급속한 열처리)(Rapid Thermal Processing), 또는, 전통적인 오븐 공정에 의해 실리사이드로 된다.
상기 콘택 형성후, 예컨대, 텅스텐은 상기 웨이퍼상에 CVD 기술로 증착된다. 상기 CVD 코팅은 일정하게 실행되고, 그 결과, 상기 증착된 금속층의 두께가 콘택 홀 치수와 동일한 크기인 경우, 상기 콘택 홀(119)과 기판 콘택(117)은 과도하게 성장될 것이다〔플러지(plugged)〕. 회로에 다른 부품의 접속을 위하여 동일한 금속화 공정과 패턴형성 공정은 종료한다. 이 결과는 도 1c에 도시된다.
또한, 상기 금속 프러그는 상기 금속 프러그(120)에 도시된 바와 같은 필드 산화막 층(102)을 갖지 않는 위치에 위치될 수 있다.
상기 기술된 방법을 이용함으로써, 상기 기판과의 금속성 저저항 접속은 얻어진다. 상기 금속성 기판 콘택은 각 부품 또는 부품들의 블록 주위에 차폐 케이지(shielding cage), 즉, 스크린 케이지(screening cage)로서 작용한다. 여기서, 누화를 억제할 수 있는 유일한 가능성을 제공한다.
상기 기술된 실시예의 대안으로써, 예컨대, 균일하게 도핑된 P-또는 N-실리콘 기판은 상기 기술된 P+/P-에피 재료(epi-material)와 동일한 방법으로 이용될 수 있다. 상기 균일하게 저 도핑된 재료를 이용하면, 상기 기판 콘택의 하부에 여분의 확산, 즉, 도핑은 낮은 콘택저항을 얻기 위해서 만들어진다.
상기 기술된 실시예는 확산수단에 의해 얻어진 초기의 기판 콘택보다 성능이 상당히 좋은 기판에 저 저항 금속콘택에 기인한다. 어떤 경우에, 도핑된 다결정 실리콘은 상기 기판과 콘택을 이루는 작용을 한다. 후자의 2가지 경우에 있어서, 실제적으로 높은 저항이 얻어진다. 상기 기판의 내부에 홀을 만들고, 이 홀을 전도성 재료, 즉, 금속, 다결정 실리콘으로 채우는 방법은 현존하는 CMOS 및 바이폴라 플로우에서 용이하게 실행된다. 상기 다음의 이방성 실리콘 에칭과 함께 한 개의 부가적인 마스크 단계는 부가된다.
상기 통상적으로 약 6㎛ 깊이인 기판 콘택은 약 1㎛ 깊이인 다른 표준 콘택에 동시에 채워지는데, 이것은 CVD-텅스텐으로 채워진다. 또한, CVD 기술로 증착할 수 있는 다른 금속, 예컨대, Al, Cu 등은 동일한 방법으로 작업해야 한다.
금속이 접속에 이용되기 때문에, 금속과 기판사이의 콘택 저항이 상당히 낮다는 사실은 커다란 장점이다. 또한, 달성된 저온은 유지될 수 있다. 끝으로 한마디 해두는 바이지만, 상기 방법은 전통적인 기술보다 상당히 적은 공간이 필요하다. 왜냐하면, 측면 확산이 일어나지 않기 때문이다. 또한, 상기 방법은 상기 기판콘택 및 일반적인 콘택이 동일한 시간에 채워지는 환경에서 더욱 좋다. 따라서, 이렇게 채우는 것은 또 다른 공정단계가 필요 없다.
더욱더, 상기 기판의 깊은 금속성 콘택은 부품 또는 부품들, 부품의 블록 또는 모듈이 최대의 전기적인 차폐를 제공하는 밀폐 스크린 케이지에 위치되는 것처럼 작용하도록 매우 밀접하게 위치된다. 따라서, 상기 방법은 부품 레벨의 전기적인 차폐에 유일한 가능성을 제공한다.
도 2에 있어서, 이러한 원리로 차폐한 반도체 부품이 도시된다. 따라서, 부품, 또는, 부품(201)의 블록은 기판(203)의 상부에 도시된다. 이러한 부품 또는 부품의 블록 주위에 많은 홀들은 상기 기판(203)안으로 깊게 연장하여 만들어지고, 이러한 홀들은 금속 프러그(205)를 형성하기 위해서 상기 방법과 동일한 방법으로 금속이 다음에 채워진다. 이 금속 프러그(205)는 전도성 재료(207)에 접속되는데, 이것은 상기 금속 프러그(205)의 상부에 접속한다. 또한, 상기 깊은 기판 콘택은 전통적인 트랜치- 격리(trench-isolation)(209)와 용이하게 결합하여, 결합시 양호한 차폐에 의해 최대로 격리시키는데, 이것은 라디오용 집적회로 제조시에 필요하다.
또한, 상기 얻어진 기판 콘택은 반도체 구조안에 전기신호 전도체를 측면으로 차폐하기 위해서 이용된다. 이것은 전기신호 전도체의 양측면상에, 근처에서 상기 기술된 방법으로 제조된 금속 프러그를 제공함으로써 얻어진다. 상기 전기신호 전도체는 금속 평판에 의해 일반적인 방법으로써 수직방향으로 양호하게 차폐할 수 있다.
도 3에 있어서, 이러한 원리로 차폐한 반도체 구조의 전도체(301)가 도시된다. 상기 전도체(301)는 수직방향으로 전도체를 차폐하는 2개의 금속 평면(303 및 305)사이, 즉, 한 개는 위에 그리고 한 개는 아래에 배열된다. 또한, 많은 홀은 상기 전도체의 양측면상에 만들어지고, 이것은 하부의 금속 평면(305)에 도달하여 금속으로 채워진다. 이러한 방법으로 얻어진 금속 프러그(307)는 매우 밀접하게 위치되는 경우 측면방향으로 전도체를 차폐한다. 또한, 도 2에 도시된 재료(207)와 같이, 상기 금속 프러그의 상단은 전기 전도성 재료에 접속된다(도시 안함).
또한, 도 4는 일반 기판상에 배열되고, 서로 차폐되고 상기 기술된 기판 콘택(405)의 환경에서 반도체 소자(401, 403)의 2개 그룹에 대하여 전체적으로 도시한다. 상기 기판 콘택(405)은 상기 부품 그룹주위에 3중열로 배열된 실체이다. 이러한 목적은 보다 좋은 차폐를 얻는 것이다. 또한, 이러한 실체에 있어서, 신호 전도체는 상기 기판 콘택(405)의 열사이에 배열되는데, 그 결과, 상기 신호 전도체는 위와 같이 차폐된다. 또한, 상기 기판 콘택은 필수적으로 사각 절단부로 형성되고, 예컨대, 한 개의 열안에 프러그 사이의 간격은 상기 프러그 두께의 50% 내지 100% 사이에 있다.
최종적으로, 도 5에 있어서, 부품과 부품의 블록이 상기 부품의 상부에 적용된 금속 평면과 결합하여 상기 기술된 기판 콘택으로 서로 차폐될 수 있는 방법을 도시한다. 따라서, 도 5는 많은 부품이 배열되는 실리콘 기판(501)을 도시한다. 이러한 경우에, 상기 부품은 격리한 다결정 실리콘으로 채워진 일반적인 트랜치(503) 및 기판에 깊게 들어가서 상기 방법에 따라 만들어진 텅스텐의 금속 기판 콘택(505)에 의하여 서로 측면으로 차폐된다.
또한, 불활성 산화막(507)의 최상층에 부가적인 금속층(509)이 존재하며, 이것은 접지에 접속된다. 이러한 금속층의 목적은 상기 기판상에 제공된 부품의 위쪽으로 수직 차폐를 제공하는 것이다. 이러한 방법으로, 상기 부품 주위에 전기적인 차폐를 위한 스크린 케이지는 얻어진다.
금속 차폐층(509)은 밀폐될 필요 없이, 단지, 수직방향으로 전기를 차폐하는데 필요한 부품의 상부측에 커다란 부분을 커버하기 위해서 배열할 필요가 있다. 이와 반대로, 상기 금속층안에 구멍 또는 홀(511)을 제공하는 것이 유리한데, 이것은 상기 금속이 느슨해지는 위험을 예방하거나 위험도를 낮추는 작용을 한다.

Claims (22)

  1. 반도체 부품상의 기판과 표면사이에 전기적인 접속을 하는 기판 표면에 배열된 반도체 부품에 있어서, 상기 접속은 상기 기판 보다 양호한 전기 전도성을 갖는 다른 형태의 특수 재료의 프러그(plug), 특히, 금속 프러그를 포함하는데, 이 프러그는 반도체 부품 또는 부품상의 기판 내부와 표면층 사이를 확장하는 것을 특징으로 하는 반도체 부품.
  2. 제1항에 있어서, 상기 프러그는 PN 접합이 유도되고 존재하는 기판에서 보다 상기 기판 안쪽 아래로 보다 깊게 확장하는 것을 특징으로 하는 반도체 부품.
  3. 기판의 표면에 배열된 반도체 부품에 있어서, 반도체 부품을 전기적으로 차단하기 위해서 반도체 부품의 기판 안쪽에서 표면까지 확장하는 복수의 프러그를 특징으로 하는 기판의 표면에 배열된 반도체 부품.
  4. 제3항에 있어서, 상기 프러그는 PN 접합이 유도되고 존재하는 기판에서 보다 상기 기판 안쪽 아래로 확장하는 것을 특징으로 하는 기판의 표면에 배열된 반도체 부품.
  5. 제3항 또는 제4항중 어느 한 항에 있어서, 상기 프러그의 상단은 전기 전도성 재료, 특히, 양호한 전기 전도성을 갖는 재료, 특히, 금속 재료로 상호 접속되는 것을 특징으로 하는 기판의 표면에 배열된 반도체 부품.
  6. 반도체 부품이 기판의 표면 및/또는 표면안에서 제조되는 것을 포함하는 기판접속을 한 반도체 부품 제조방법에 있어서 ;
    하부 기판 안쪽 아래에, 양호하게, 상기 기판 안쪽 아래에 깊게 반도체 부품 근처의 표면으로부터 적어도 한 개의 홀을 만드는 단계, 및 상기 홀을 금속으로 채우는 단계를 구비하는 것을 특징으로 하는 반도체 부품 제조방법.
  7. 제6항에 있어서, 상기 홀은 PN접합이 유도되고 현존하는 기판에서 보다 상기 기판 안쪽 아래에 보다 깊게 만들어지는 것을 특징으로 하는 반도체 부품 제조방법.
  8. 기판의 표면 및/또는 안에 반도체 부품의 다른 부분을 얻는 공정단계, 즉, 반도체 부품의 영역과 콘택하기 위한 전기 전도성 재료, 특히, 양호한 전기 전도도를 갖는 재료, 특히, 금속 재료로 콘택 홀이 채워지는 것을 포함하는 한 개의 공정단계을 포함하는 기판 접속을 한 반도체 부품 제조방법에 있어서, 상기 콘택 홀을 채우기 전에, 상기 하부 기판 안쪽 아래, 양호하게, 상기 기판 안쪽 아래에 깊게 반도체 부품 근처의 표면으로부터 홀을 만드는 단계를 더 포함하는 것을 특징으로 하는 반도체 부품 제조방법.
  9. 제8항에 있어서, 상기 홀은 직경 또는 가장 큰 코너 양단의 치수를 갖게 만드는데, 이 치수는 콘택 홀의 해당 치수와 필수적으로 일치하며, 상기 홀이 상기 콘택 홀을 채우는 공정단계로 채워지도록 선택되는 것을 특징으로 하는 반도체 부품 제조방법.
  10. 주변 부품에 대하여 전기적으로 차폐된 반도체 부품의 그룹 또는 반도체 부품을 제조하는 방법에 있어서,
    복수의 홀은 상기 반도체 부품 및/또는 반도체 부품의 그룹의 전체 또는 일부분 주위의 하부 기판 안쪽 아래에 깊게 만들어지고,
    상기 홀은 금속으로 채워지는 것을 특징으로 하는 반도체 부품 제조방법.
  11. 제10항에 있어서, 상기 홀은 PN 접합이 유도되고 존재하는 기판에서 보다 상기 기판 안쪽 아래에 보다 깊게 만들어지는 것을 특징으로 하는 반도체 부품 제조방법.
  12. 제10항 또는 제11항중 어느 한 항에 있어서, 상기 금속으로 채워진 홀의 상단은 전기 전도성 재료로 채워지는 것을 특징으로 하는 반도체 부품 제조방법.
  13. 반도체 구조안에 차폐된 전기 신호 전도체에 있어서, 금속 프러그는 상기 신호 전도체의 측면을 따라 배열되고, 상기 금속 프러그는 상기 전기 신호 전도체의 양호한 측면 차폐가 얻어지도록 매우 밀접하게 배열되는 것을 특징으로 하는 반도체 구조안에 차폐된 전기 신호 전도체.
  14. 제13항에 있어서, 상기 신호 전도체는 반도체 구조에 제공된 금속 평면에 의하여 수직방향으로 차폐되는 것을 특징으로 하는 반도체 구조안에 차폐된 전기 신호 전도체.
  15. 반도체 구조안에 차폐된 전기신호 전도체를 제조하는 방법에 있어서,
    상기 홀은 상기 전기신호 전도체의 측면에 만들어지고,
    상기 홀은 서로 근처에 밀접하게 위치되고,
    상기 홀은 금속으로 채워지는 것을 특징으로 하는 차폐된 전기신호 전도체 제조 방법.
  16. 제15항에 있어서, 상기 전기신호 전도체가 한 개 또는 수개의 금속 평면에 의해 수직방향으로 차폐되는 경우에, 상기 홀은 상기 전기신호 전도체 아래에 가장 밀접하게 위치된 금속 평면 아래에 도달하도록 매우 깊이 만들어지는 것을 특징으로 하는 차폐된 전기신호 전도체 제조 방법.
  17. 상기 반도체 부품 및/또는 부품상에 기판과 표면 사이를 전기적으로 접속하는 기판 표면에 배열된 반도체 부품에 있어서, 상기 접속은 양호한 전기 전도성을 가진 재료, 특히, 상기 기판과 다른 형태의 재료로 만든 프러그, 특히, 금속 프러그를 포함하는데, 이 프러그는 반도체 부품 또는 부품상에 표면층과 기판의 내부 사이에 확장하고, 상기 부품의 상부에 전기 전도성 재료, 특히, 금속층이 제공되는 것을 특징으로 하는 반도체 부품.
  18. 제17항에 있어서, 상기 전기 전도층은 접지되는 것을 특징으로 하는 반도체 부품.
  19. 기판 표면에 배열된 반도체 부품에 있어서,
    반도체 부품을 전기적으로 차폐하기 위해서 반도체 부품의 기판 내부와 표면사이를 연장하는 복수의 프러그, 및 전기 전도성 재료층, 특히, 금속층이 제공된 상기 부품 상부의 프러그를 포함하는 것을 특징으로 하는 기판 표면에 배열된 반도체 부품.
  20. 제17항에 있어서, 상기 전기 전도층이 접지되는 것을 특징으로 하는 기판 표면에 배열된 반도체 부품.
  21. 반도체 부품 및 주변 부품에 대하여 전기적으로 차폐된 반도체 부품의 그룹을 제조하는 방법에 있어서,
    복수의 홀은 상기 반도체 부품 및/또는 반도체 부품의 그룹의 전부 또는 일부의 주위의 하부 기판 아래에 깊숙이 만들어지고,
    상기 홀은 금속으로 채워지며,
    전기 전도성 재료층, 특히, 금속층은 반도체 부품 또는 반도체 부품의 그룹의 상부에 제공되는 것을 특징으로 하는 반도체 부품 제조방법.
  22. 제21항에 있어서, 상기 전기 전도층은 접지되는 것을 특징으로 하는 반도체 부품 제조방법.
KR1019980707362A 1996-03-22 1997-03-21 반전도성기판의표면에배열된반도체부품과그제조방법및반도체구조안에차폐된전기신호전도체및그제조방법 KR20000064650A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
SE9601119A SE9601119L (sv) 1996-03-22 1996-03-22 Förfarande vid tillverkning av substratkontakter
SE9601119-2 1996-03-22
SE9601444-4 1996-04-16
SE9601444A SE9601444D0 (sv) 1996-04-16 1996-04-16 Förfarande vid tillverkning av substratkontakter
PCT/SE1997/000487 WO1997035344A1 (en) 1996-03-22 1997-03-21 Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device

Publications (1)

Publication Number Publication Date
KR20000064650A true KR20000064650A (ko) 2000-11-06

Family

ID=26662547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980707362A KR20000064650A (ko) 1996-03-22 1997-03-21 반전도성기판의표면에배열된반도체부품과그제조방법및반도체구조안에차폐된전기신호전도체및그제조방법

Country Status (8)

Country Link
US (1) US6472723B1 (ko)
EP (1) EP0888636A1 (ko)
JP (1) JP2000507045A (ko)
KR (1) KR20000064650A (ko)
CN (1) CN1143386C (ko)
AU (1) AU2187397A (ko)
TW (1) TW320770B (ko)
WO (1) WO1997035344A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2295990A1 (en) 1997-07-11 1999-01-21 Telefonaktiebolaget Lm Ericsson A process for manufacturing ic-components to be used at radio frequencies
DE19834234C2 (de) * 1998-07-29 2000-11-30 Siemens Ag Integrierter Halbleiterchip mit Füllstrukturen
US6133621A (en) * 1998-10-15 2000-10-17 Stmicroelectronics S.R.L. Integrated shielded electric connection
JP3851738B2 (ja) * 1999-01-29 2006-11-29 株式会社東芝 半導体装置
SE515158C2 (sv) 1999-02-10 2001-06-18 Ericsson Telefon Ab L M Halvledaranordning med jordanslutning via en ej genomgående plugg
CN1252809C (zh) 1999-09-17 2006-04-19 因芬尼昂技术股份公司 在浅槽中形成深槽以隔离半导体器件的自对准方法
DE60140722D1 (de) * 2000-09-05 2010-01-21 Nxp Bv Integrierte elektromagnetische Abschirmvorrichtung
US6486534B1 (en) * 2001-02-16 2002-11-26 Ashvattha Semiconductor, Inc. Integrated circuit die having an interference shield
FR2826780A1 (fr) 2001-06-28 2003-01-03 St Microelectronics Sa Dispositif semi-conducteur a structure hyperfrequence
US6909150B2 (en) * 2001-07-23 2005-06-21 Agere Systems Inc. Mixed signal integrated circuit with improved isolation
WO2003019657A2 (en) * 2001-08-29 2003-03-06 Koninklijke Philips Electronics N.V. Integrated circuit device with bump bridges and method for making the same
US6750516B2 (en) * 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
WO2004042820A1 (de) * 2002-11-08 2004-05-21 Siemens Aktiengesellschaft Abschirmung für emi-gefährdete elektronische bauteile und/oder schaltungen
DE10309614A1 (de) * 2003-03-05 2004-09-23 Infineon Technologies Ag Halbleiterstruktur und Verfahren zur Herstellung derselben
EP1695387A4 (en) * 2003-12-10 2009-07-29 Univ California Office Of The SUBSTRATE WITH LITTLE TRANSMISSION FOR INTEGRATED MIX SIGNAL CIRCUITS
US7221034B2 (en) * 2004-02-27 2007-05-22 Infineon Technologies Ag Semiconductor structure including vias
SE528629C2 (sv) 2004-09-08 2007-01-09 Ep Technology Ab Rillmönster för värmeväxlare
DE602006006106D1 (de) * 2005-04-21 2009-05-20 St Microelectronics Sa Vorrichtung zum Schutz einer elektrische Schaltung
DE102006022360B4 (de) * 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
DE102006062844B4 (de) * 2006-05-12 2016-11-17 Infineon Technologies Ag Abschirmvorrichtung zum Abschirmen von elektromagnetischer Strahlung
US20080001262A1 (en) * 2006-06-29 2008-01-03 Telesphor Kamgaing Silicon level solution for mitigation of substrate noise
US7701057B1 (en) * 2007-04-25 2010-04-20 Xilinx, Inc. Semiconductor device having structures for reducing substrate noise coupled from through die vias
US8269308B2 (en) * 2008-03-19 2012-09-18 Stats Chippac, Ltd. Semiconductor device with cross-talk isolation using M-cap and method thereof
US7989282B2 (en) * 2009-03-26 2011-08-02 International Business Machines Corporation Structure and method for latchup improvement using through wafer via latchup guard ring
DE102010000892B4 (de) * 2010-01-14 2019-01-03 Robert Bosch Gmbh Verfahren zum Bereitstellen und Verbinden von zwei Kontaktbereichen eines Halbleiterbauelements bzw. einem Substrat, sowie ein Substrat mit zwei solchen verbundenen Kontaktbereichen
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
US8759950B2 (en) * 2011-05-05 2014-06-24 Intel Corporation Radio- and electromagnetic interference through-silicon vias for stacked-die packages, and methods of making same
US8304916B1 (en) * 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
US8618640B2 (en) * 2011-07-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of shielding through silicon vias in a passive interposer
CN102412229B (zh) * 2011-11-11 2013-12-18 上海华虹Nec电子有限公司 半导体器件中的金属塞结构
US9064868B2 (en) * 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
US9064850B2 (en) * 2012-11-15 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via formation with improved topography control
TWI528525B (zh) * 2013-09-03 2016-04-01 瑞昱半導體股份有限公司 金屬溝渠減噪結構及其製造方法
CN106601722A (zh) * 2015-10-16 2017-04-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10446200B2 (en) * 2018-03-19 2019-10-15 Micron Technology, Inc. Memory device with configurable input/output interface

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470062A (en) * 1979-08-31 1984-09-04 Hitachi, Ltd. Semiconductor device having isolation regions
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
SE466078B (sv) 1990-04-20 1991-12-09 Ericsson Telefon Ab L M Anordning vid en skaerm hos en integrerad krets och foerfarande foer framstaellning av anordningen
US5288949A (en) * 1992-02-03 1994-02-22 Ncr Corporation Connection system for integrated circuits which reduces cross-talk
US5196920A (en) 1992-04-21 1993-03-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks
SE500815C2 (sv) 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
US5406125A (en) * 1993-04-15 1995-04-11 Martin Marietta Corp. Semiconductor device having a metalized via hole
DE4314906C2 (de) 1993-05-05 1996-10-31 Siemens Ag Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
JP2684979B2 (ja) * 1993-12-22 1997-12-03 日本電気株式会社 半導体集積回路装置及びその製造方法
JPH08250890A (ja) * 1995-03-09 1996-09-27 Nec Corp 混成集積回路装置
US5574621A (en) * 1995-03-27 1996-11-12 Motorola, Inc. Integrated circuit capacitor having a conductive trench
US5566052A (en) * 1995-06-08 1996-10-15 Northern Telecom Limited Electronic devices with electromagnetic radiation interference shields and heat sinks
US6011297A (en) * 1997-07-18 2000-01-04 Advanced Micro Devices,Inc. Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage
GB2341272B (en) * 1998-09-03 2003-08-20 Ericsson Telefon Ab L M High voltage shield
US6307252B1 (en) * 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals

Also Published As

Publication number Publication date
CN1143386C (zh) 2004-03-24
US6472723B1 (en) 2002-10-29
CN1218576A (zh) 1999-06-02
WO1997035344A1 (en) 1997-09-25
JP2000507045A (ja) 2000-06-06
EP0888636A1 (en) 1999-01-07
TW320770B (ko) 1997-11-21
AU2187397A (en) 1997-10-10

Similar Documents

Publication Publication Date Title
KR20000064650A (ko) 반전도성기판의표면에배열된반도체부품과그제조방법및반도체구조안에차폐된전기신호전도체및그제조방법
US4987099A (en) Method for selectively filling contacts or vias or various depths with CVD tungsten
US4549927A (en) Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
US6207532B1 (en) STI process for improving isolation for deep sub-micron application
US4982266A (en) Integrated circuit with metal interconnecting layers above and below active circuitry
US4889832A (en) Method of fabricating an integrated circuit with metal interconnecting layers above and below active circuitry
US7786014B2 (en) Electronic device and method for making the same
CA1092253A (en) Field effect transistors and fabrication of integrated circuits containing the transistors
US6798037B2 (en) Isolation trench structure for integrated devices
US4887144A (en) Topside substrate contact in a trenched semiconductor structure and method of fabrication
US7825492B2 (en) Isolated vertical power device structure with both N-doped and P-doped trenches
US5932491A (en) Reduction of contact size utilizing formation of spacer material over resist pattern
US4689872A (en) Method of manufacturing a semiconductor device
US5217909A (en) Method for manufacturing a bipolar transistor
US4628339A (en) Polycrystalline silicon Schottky diode array
US12159910B2 (en) Isolation regions for charge collection and removal
CA2248141C (en) Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device
KR0137978B1 (ko) 반도체 소자 제조방법
KR100376985B1 (ko) 반도체 소자의 콘택 형성방법
KR100602093B1 (ko) 반도체 소자 및 그 제조방법
KR19990056756A (ko) 아날로그 반도체 소자의 제조 방법
KR100208446B1 (ko) 반도체 소자의 제조방법
KR19990009564A (ko) 반도체 소자의 제조방법
KR19990029284A (ko) 바이어를 형성하는 자기 정렬식 방법
TW430974B (en) Manufacturing method for dual damascene structure of semiconductor chip

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19980917

Patent event code: PA01051R01D

Comment text: International Patent Application

A201 Request for examination
AMND Amendment
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19991004

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010831

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20020430

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20010831

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20020725

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20020430

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20040831

Appeal identifier: 2002101002889

Request date: 20020725

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20020725

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20020725

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20011031

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 19991004

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20020725

Effective date: 20040831

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20040902

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20020725

Decision date: 20040831

Appeal identifier: 2002101002889