KR20000026818A - Method for manufacturing semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 게이트 측면의 질화막 측벽을 형성하고, 그 질화막 측벽의 사이에 플러그를 형성한 후, 불필요한 플러그를 사진식각공정을 통해 식각하는 과정에서 마스크의 오정렬에 의해 비트라인과 커패시터 형성을 위해 요구되는 플러그의 측면과 그 하부의 소스 및 드레인 영역이 식각되어 반도체 메모리의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 소자분리구조를 형성하여 소자형성영역을 정의하고, 그 정의된 소자분리구조에 모스 트랜지스터를 제조하는 단계와; 그 모스 트랜지스터의 게이트 측면에 측벽을 형성하여 자기정렬에 의해 다수의 플러그를 제조하고, 그 플러그 중 불필요한 것을 사진식각공정에 의해 제거하는 단계와; 절연막을 통해 상기 플러그에 선택적으로 접속되는 비트라인 및 커패시터를 제조하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 소자분리구조는 그 상부면이 기판의 상부면보다 높게 형성하여, 상기 게이트 측면에 측벽을 형성하는 과정에서 그 돌출된 소자분리구조의 측면에 측벽을 형성하여 불필요한 플러그를 제거하는 사진식각공정에서 마스크의 오정렬이 발생하는 경우에도 기판이 식각되는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory. In the conventional method of manufacturing a semiconductor memory, a nitride sidewall of a gate side is formed, a plug is formed between the nitride sidewalls, and an unnecessary plug is etched through a photolithography process. Due to misalignment of the mask, source and drain regions of the side of the plug and lower portions of the plug required for forming the bit line and the capacitor are etched to deteriorate characteristics of the semiconductor memory. In view of the above problems, the present invention provides a method of forming a device isolation region by forming an isolation structure in a substrate, and manufacturing a MOS transistor in the defined isolation structure; Forming sidewalls on the gate side of the MOS transistor to manufacture a plurality of plugs by self-alignment, and removing unnecessary ones of the plugs by a photolithography process; A method of fabricating a semiconductor memory comprising fabricating a bit line and a capacitor selectively connected to the plug through an insulating film, wherein the device isolation structure has a top surface formed higher than a top surface of a substrate so that sidewalls are formed on the sidewalls of the gate. In the photolithography process of removing unnecessary plugs by forming sidewalls on the side of the protruding device isolation structure in the process of forming a semiconductor, even when misalignment of the mask occurs, the substrate is prevented from being etched, thereby improving reliability of the semiconductor memory. There is.
Description
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 소자분리영역을 소자형성영역보다 높게 형성하여 콘택 플러그 형성시 자기 정합이 용이하도록 한 반도체 메모리 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory, and more particularly, to a method of manufacturing a semiconductor memory in which a device isolation region is formed higher than a device formation region to facilitate self-alignment when forming a contact plug.
일반적으로, 반도체 메모리는 소자분리영역을 낮은 트랜치구조 내에 위치하는 산화막을 이용하며, 그 소자분리영역간의 소자형성영역에 소스를 공유하는 모스 트랜지스터를 제조하고, 그 소스에 비트라인과 각각의 드레인에 커패시터를 형성하여 제조하게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor memory uses an oxide film in which a device isolation region is located in a low trench structure, fabricating a MOS transistor sharing a source in an element formation region between the device isolation regions, and forming a bit line and a drain at each source. Forming a capacitor is manufactured, and will be described in detail with reference to the accompanying drawings, such a conventional semiconductor memory manufacturing method as follows.
도1은 종래 반도체 메모리의 평면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 소자형성영역을 정의하기 위해 그 소자형성영역의 주변부에 증착된 소자분리구조(2)와; 그 소자분리구조(2) 및 기판(1)의 상부에 증착된 게이트(3~6)와; 그 게이트 측면의 질화막 측벽(7)과; 그 질화막 측벽(7)의 사이와 상기 소자형성영역의 상부측에 위치하는 플러그(8)를 포함하여 구성된다.1 is a plan view of a conventional semiconductor memory, in which a device isolation structure 2 deposited on the periphery of a device formation region is defined to define a device formation region on top of a substrate 1; Gates 3 to 6 deposited on the device isolation structure 2 and the substrate 1; A nitride film sidewall 7 on the gate side thereof; And a plug 8 positioned between the nitride film sidewalls 7 and above the element formation region.
도2a 내지 도2d는 도1에 있어서 A-A'방향의 단면을 보인 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 낮은 트랜치형 소자분리구조(2)를 형성하여 소자형성영역(ACTIVE)을 정의하고, 그 정의된 소자형성영역 상부에 상호 소정거리 이격되는 게이트(3),(4)를 형성함과 아울러 상기 소자분리구조(2)의 일부와 상기 소자형성영역의 일부에 걸쳐 커패시터 제조시 평탄화를 위한 평탄화 게이트(5),(6)을 제조하는 단계(도2a)와; 상기 각 게이트(3~6)의 측면에 질화막 측벽(7)을 형성하는 단계(도2b)와; 상기 질화막 측벽(7)이 형성된 게이트(3~6)의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 질화막 측벽(7)의 사이 기판(1) 상부에 위치하는 플러그(8)를 형성하는 단계(도2c)와; 상기 플러그(8) 및 게이트(3~6)의 상부에 절연막(9)을 증착하고, 콘택홀을 형성하여 상기 게이트(3,4)의 사이에 위치하는 플러그(8)를 노출시키고, 그 노출된 플러그(8)에 접속되는 비트라인(10)을 형성하는 단계(도2d)를 포함하여 구성된다.2A to 2D are cross-sectional views of a manufacturing process of a conventional semiconductor memory having a cross section taken along the line A-A 'in FIG. 1, and as shown therein, a low trench type device isolation structure 2 is formed on the substrate 1; To define the device formation region ACTIVE, and form gates 3 and 4 spaced apart from each other by a predetermined distance on the defined device formation region, and form part of the device isolation structure 2 and the device formation. Fabricating planarization gates 5 and 6 for planarization in capacitor fabrication over a portion of the region (FIG. 2A); Forming a nitride film sidewall (7) on the side of each of the gates (3-6) (FIG. 2B); Depositing polycrystalline silicon on the gates 3 to 6 on which the nitride film sidewalls 7 are formed and planarizing to form a plug 8 positioned on the substrate 1 between the nitride film sidewalls 7 2c); An insulating film 9 is deposited on the plug 8 and the gates 3 to 6, and a contact hole is formed to expose the plug 8 positioned between the gates 3 and 4, and to expose the plug 8. And forming a bit line 10 connected to the plug 8 (FIG. 2D).
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.Hereinafter, a conventional method of manufacturing a semiconductor memory as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 반도체 기판(1)에 마스크 패턴을 형성한 후, 건식식각공정을 통해 깊이가 비교적 깊지않은 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)에 산화막을 증착하고 평탄화하여 그 트랜치구조 내에 산화막을 형성함으로써, 소자분리구조(2)를 형성한다.First, as shown in FIG. 2A, after forming a mask pattern on the semiconductor substrate 1, a trench structure having a relatively small depth is formed through a dry etching process, and an oxide film is formed on the substrate 1 on which the trench structure is formed. The device isolation structure 2 is formed by depositing and planarizing to form an oxide film in the trench structure.
그 다음, 게이트산화막, 다결정실리콘 절연막을 순차적으로 증착하고 패터닝하여 상기 기판(1)의 상부에 상호 소정거리 이격되며, 상기 소자분리구조(2)로 부터도 소정거리 이격된 위치에 게이트(3,4)를 형성하고, 상기 게이트(3,4)에 각각 소정거리 이격되며, 상기 소자분리구조(2)와 기판(1)상에 걸쳐 위치하는 게이트(5,6)을 형성한다. 이때 게이트(5,6)는 소자의 평탄화를 위해 증착하는 것이며, 이로인해 이후의 절연막 형성공정 및 커패시터 형성공정이 용이하게 된다.Subsequently, the gate oxide film and the polysilicon insulating film are sequentially deposited and patterned to be spaced apart from each other by a predetermined distance on the upper portion of the substrate 1, and the gate 3, which is spaced apart from the device isolation structure 2, by a predetermined distance. 4) and gates 5 and 6 spaced apart from the gates 3 and 4 by a predetermined distance, respectively, and positioned on the device isolation structure 2 and the substrate 1. In this case, the gates 5 and 6 are deposited to planarize the device, thereby facilitating subsequent insulating film formation and capacitor formation.
그 다음, 도2b에 도시한 바와 같이 상기 게이트(3~6)의 전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 게이트(3~6)의 측면에 질화막 측벽(7)을 형성한다. 이때의 질화막 측벽(7)은 다결정실리콘과의 선택적 식각이 용이하게 하여 셀프어라인 방식으로 플러그를 형성할 수 있게 하며, 그 하부영역에 형성되는 소스 및 드레인을 LDD형으로 형성할 수 있게 한다.Next, as illustrated in FIG. 2B, a nitride film is deposited on the entire surface of the gates 3 to 6, and the nitride film is dry-etched to form nitride film sidewalls 7 on the side surfaces of the gates 3 to 6. At this time, the nitride film sidewall 7 facilitates selective etching with polysilicon, and thus enables a plug to be formed in a self-aligned manner, and a source and a drain formed in the lower region thereof can be formed in an LDD type.
그 다음, 도2c에 도시한 바와 같이 상기 질화막 측벽(7)이 형성된 게이트(3~6)의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 평탄화하여 그 상부면이 상기 게이트(3~6)의 상부면과 동일 평면상에 위치하며, 상기 질화막 측벽(7)의 사이에서 소스 또는 드레인에 접속되는 다결정실리콘 플러그(8)를 형성한다.Next, as shown in FIG. 2C, polysilicon is deposited on the upper surface of the gates 3 to 6 on which the nitride film sidewalls 7 are formed, and the deposited polycrystalline silicon is planarized so that the upper surface thereof is the gate 3. Located on the same plane as the top surface of ˜6), a polysilicon plug 8 is formed between the nitride film sidewalls 7 and connected to a source or a drain.
그 다음, 불필요한 플러그(8)를 사진식각공정을 통해 제거한다. 이때 마스크의 오정렬(mis-align)이 발생하면, 필요한 플러그(8)의 측면부가 식각되고, 그 하부의 소자형성영역 또한 식각되어 반도체 메모리의 특성이 열화된다.Then, the unnecessary plug 8 is removed by a photolithography process. At this time, if a mis-alignment of the mask occurs, the side surface portion of the plug 8 required is etched, and the element formation region under the etch is also etched to deteriorate the characteristics of the semiconductor memory.
그 다음, 도2d에 도시한 바와 같이 상기 플러그(8)와 게이트(3~6)의 상부에 절연막(9)을 증착하고, 그 절연막(9)에 콘택홀을 형성하여 상기 게이트(3,4)의 사이에 형성된 플러그(8)를 노출시킨다.Next, as shown in FIG. 2D, an insulating film 9 is deposited on the plug 8 and the gates 3 to 6, and contact holes are formed in the insulating film 9 to form the gates 3 and 4. The plug 8 formed in between is exposed.
그 다음, 금속 또는 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 플러그(8)에 접속되는 비트라인(10)을 형성한다.Then, metal or polycrystalline silicon is deposited and patterned to form a bit line 10 that is connected to the exposed plug 8.
이후의 공정에서는 상기 절연막(9)과 비트라인(10)의 상부에 절연막을 증착하고, 콘택홀을 형성하여 상기 게이트(3,5),(4,6)의 사이에 위치하는 플러그(8)를 노출시키고, 그 플러그(8)에 접속되는 커패시터를 형성하게 된다.In a subsequent process, an insulating film is deposited on the insulating film 9 and the bit line 10, and a contact hole is formed to form a contact hole between the gates 3, 5, and 4, 6. Is exposed and a capacitor connected to the plug 8 is formed.
도3은 상기 도1의 B-B'방향의 단면도로서, 이에 도시한 바와 같이 불필요한 플러그(8)를 제거하는 사진식각공정에서 오정렬이 발생하는 경우 상기 게이트(3~6)의 사이에 형성된 필요한 플러그(8)의 측면부가 식각되고, 그 하부의 소스 및 드레인 영역 또한 식각되어 반도체 메모리의 특성이 열화될 수 있다.FIG. 3 is a cross-sectional view taken along the line B-B 'of FIG. 1, in which misalignment occurs in the photolithography process of removing the unnecessary plug 8, as shown therein, between the gates 3-6. Side portions of the plug 8 may be etched, and source and drain regions thereunder may also be etched to deteriorate characteristics of the semiconductor memory.
그러나, 상기와 같은 종래 반도체 메모리 제조방법은 게이트 측면의 질화막 측벽을 형성하고, 그 질화막 측벽의 사이에 플러그를 형성한 후, 불필요한 플러그를 사진식각공정을 통해 식각하는 과정에서 마스크의 오정렬에 의해 비트라인과 커패시터 형성을 위해 요구되는 플러그의 측면과 그 하부의 소스 및 드레인 영역이 식각되어 반도체 메모리의 특성이 열화되는 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor memory as described above, the nitride sidewalls of the gate side are formed, the plugs are formed between the nitride sidewalls, and the unnecessary plugs are etched through the photolithography process. Sides of the plugs required for forming lines and capacitors, and source and drain regions under the plugs are etched to deteriorate characteristics of the semiconductor memory.
이와 같은 문제점을 감안한 본 발명은 불필요한 플러그를 제거하는 과정에서의 마스크의 정렬도를 향상시킬 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a semiconductor memory manufacturing method capable of improving the degree of alignment of a mask in a process of removing an unnecessary plug.
도1은 종래 반도체 메모리의 평면도.1 is a plan view of a conventional semiconductor memory.
도2a 내지 도2d는 도1에 있어서, A-A'방향의 단면 제조를 보인 제조공정 수순단면 도.Figures 2a to 2d is a manufacturing step sequence cross-sectional view showing the cross-sectional manufacturing in the A-A 'direction in Figure 1;
도3은 도1에 있어서, 마스크의 오정렬이 발생한 경우의 B-B'방향의 단면도.Fig. 3 is a sectional view taken along the line B-B 'in the case where misalignment of a mask occurs in Fig. 1;
도4는 본 발명을 적용하여 제조한 반도체 메모리의 평면도.4 is a plan view of a semiconductor memory manufactured by applying the present invention.
도5a 내지 도5d는 도4에 있어서, A-A'방향의 단면 제조를 보인 제조공정 수순단면 도.Figures 5a to 5d is a manufacturing step sequence cross-sectional view showing the cross-sectional manufacturing in the A-A 'direction in Figure 4;
도6은 도4에 있어서, 마스크의 오정렬이 발생한 경우의 B-B'방향의 단면도.FIG. 6 is a cross-sectional view taken along the line B-B 'in FIG. 4 when misalignment occurs in the mask; FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:소자분리구조1: Substrate 2: Device isolation structure
3~6:게이트 7,11:질화막 측벽3 to 6: Gate 7, 11: Nitride sidewall
8:플러그 9:절연막8: Plug 9: Insulation
10:비트라인10: bit line
상기와 같은 목적은 기판에 소자분리구조를 형성하여 소자형성영역을 정의하고, 그 정의된 소자분리구조에 모스 트랜지스터를 제조하는 단계와; 그 모스 트랜지스터의 게이트 측면에 측벽을 형성하여 자기정렬에 의해 다수의 플러그를 제조하고, 그 플러그 중 불필요한 것을 사진식각공정에 의해 제거하는 단계와; 절연막을 통해 상기 플러그에 선택적으로 접속되는 비트라인 및 커패시터를 제조하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 소자분리구조는 그 상부면이 기판의 상부면보다 높게 형성하여, 상기 게이트 측면에 측벽을 형성하는 과정에서 그 돌출된 소자분리구조의 측면에 측벽을 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to form a device isolation structure on the substrate to define a device formation region, and manufacturing a MOS transistor on the defined device isolation structure; Forming sidewalls on the gate side of the MOS transistor to manufacture a plurality of plugs by self-alignment, and removing unnecessary ones of the plugs by a photolithography process; A method of fabricating a semiconductor memory comprising fabricating a bit line and a capacitor selectively connected to the plug through an insulating film, wherein the device isolation structure has a top surface formed higher than a top surface of a substrate so that sidewalls are formed on the sidewalls of the gate. It is achieved by forming sidewalls on the side of the protruding device isolation structure in the process of forming the same, in detail with reference to the accompanying drawings, the present invention is as follows.
도4는 본 발명을 통해 제조된 반도체 메모리의 평면도로서, 이에 도시한 바와 같이 종래 도1에 도시한 기술에서 소자분리구조(2)의 측면에 형성된 질화막 측벽(11)을 더 포함하여 구성된다.FIG. 4 is a plan view of a semiconductor memory manufactured according to the present invention, and further includes a nitride film sidewall 11 formed on the side of the device isolation structure 2 in the conventional technique shown in FIG.
도5a 내지 도5d는 상기 도4의 A-A'방향 단면을 보인, 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 그 기판(1)의 상부면보다 높은 상부면을 갖는 소자분리구조(2)를 형성하여 소자형성영역을 정의하고, 그 정의된 소자형성영역 상부에 상호 소정거리 이격되는 게이트(3),(4)를 형성함과 아울러 상기 소자분리구조(2)의 일부와 상기 소자형성영역의 일부에 걸쳐 커패시터 제조시 평탄화를 위한 평탄화 게이트(5),(6)을 제조하는 단계(도5a)와; 상기 각 게이트(3~6)의 측면에 질화막 측벽(7)을 형성함과 아울러 상기 그 상부면이 기판(1)의 상부면 보다 높은 소자분리구조(2)의 측면에 질화막 측벽(11)을 형성하는 단계(도5b)와; 상기 질화막 측벽(7)이 형성된 게이트(3~6)의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 질화막 측벽(7)의 사이 기판(1) 상부에 위치하는 플러그(8)를 형성하고, 불필요한 플러그(8)를 사진식각공정을 통해 제거하는 단계(도5c)와; 상기 플러그(8) 및 게이트(3~6)의 상부에 절연막(9)을 증착하고, 콘택홀을 형성하여 상기 게이트(3,4)의 사이에 위치하는 플러그(8)를 노출시키고, 그 노출된 플러그(8)에 접속되는 비트라인(10)을 형성하는 단계(도5d)를 포함하여 구성된다.5A to 5D are cross-sectional views of the manufacturing process of the semiconductor memory of the present invention, which is taken along the line A-A 'of FIG. 4, as shown in FIG. Forming a device isolation region 2 having a high top surface to define a device formation region, and forming gates 3 and 4 spaced apart from each other by a predetermined distance on the defined device formation region. Fabricating planarization gates (5) and (6) for planarization in capacitor fabrication over a portion of the structure (2) and a portion of the device formation region (FIG. 5A); The nitride film sidewalls 7 are formed on the side surfaces of the gates 3 to 6, and the nitride film sidewalls 11 are formed on the side surfaces of the device isolation structure 2 whose upper surface is higher than the upper surface of the substrate 1. Forming step (FIG. 5B); Polycrystalline silicon is deposited on the gates 3 to 6 on which the nitride film sidewalls 7 are formed, and planarized to form a plug 8 located above the substrate 1 between the nitride film sidewalls 7 and unnecessary. Removing the plug 8 through a photolithography process (FIG. 5C); An insulating film 9 is deposited on the plug 8 and the gates 3 to 6, and a contact hole is formed to expose the plug 8 positioned between the gates 3 and 4, and to expose the plug 8. And forming a bit line 10 connected to the plug 8 (FIG. 5D).
이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the present invention configured as described in more detail as follows.
먼저, 도5a에 도시한 바와 같이 반도체 기판(1)에 마스크 패턴을 형성한 후, 건식식각공정을 통해 깊이가 비교적 깊지않은 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)에 산화막을 증착하고 식각하여 그 트랜치구조 내에 산화막을 형성함과 아울러 상기 트랜치구조의 상부에도 산화막을 형성하여 상기 기판(1)보다 높은 단차를 갖는 소자분리구조(2)를 형성한다. 이때의 소자분리구조(2)는 기판(1)보다 약300~1000
그 다음, 게이트산화막, 다결정실리콘 절연막을 순차적으로 증착하고 패터닝하여 상기 기판(1)의 상부에 상호 소정거리 이격되며, 상기 소자분리구조(2)로 부터도 소정거리 이격된 위치에 게이트(3,4)를 형성하고, 상기 게이트(3,4)에 각각 소정거리 이격되며, 상기 소자분리구조(2)와 기판(1)상에 걸쳐 위치하는 게이트(5,6)을 형성한다.Subsequently, the gate oxide film and the polysilicon insulating film are sequentially deposited and patterned to be spaced apart from each other by a predetermined distance on the upper portion of the substrate 1, and the gate 3, which is spaced apart from the device isolation structure 2, by a predetermined distance. 4) and gates 5 and 6 spaced apart from the gates 3 and 4 by a predetermined distance, respectively, and positioned on the device isolation structure 2 and the substrate 1.
그 다음, 도면에는 생략하였으나 상기 게이트(3~6)의 측면 기판(1)에 불순물 이온을 이온주입하여 소스 및 드레인을 형성한다.Next, although not shown in the drawing, impurity ions are implanted into the side substrate 1 of the gates 3 to 6 to form a source and a drain.
그 다음, 도5b에 도시한 바와 같이 상기 게이트(3~6)의 전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 게이트(3~6)의 측면에 질화막 측벽(7)을 형성한다. 이때, 상기 기판(1)의 상부측으로 돌출되도록 형성된 분리구조(2)의 측면에도 약 100~1000
그 다음, 도5c에 도시한 바와 같이 상기 질화막 측벽(7)이 형성된 게이트(3~6)의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 평탄화하여 그 상부면이 상기 게이트(3~6)의 상부면과 동일 평면상에 위치하며, 상기 질화막 측벽(7)의 사이에서 소스 또는 드레인에 접속되는 다결정실리콘 플러그(8)를 형성한다.Next, as shown in FIG. 5C, polysilicon is deposited on the upper surface of the gates 3 to 6 on which the nitride film sidewalls 7 are formed, and the deposited polycrystalline silicon is planarized so that the upper surface thereof is the gate 3. Located on the same plane as the top surface of ˜6), a polysilicon plug 8 is formed between the nitride film sidewalls 7 and connected to a source or a drain.
그 다음, 불필요한 플러그(8)를 사진식각공정을 통해 제거한다. 이때 마스크의 오정렬(mis-align)이 발생하여도, 상기 질화막 측벽(11)의 형성으로 접합되는 소자 형성영역의 면적이 줄어 마스크의 정렬마진이 향상되므로, 필요한 플러그(8)가 식각되는 것을 방지할 수 있게 된다.Then, the unnecessary plug 8 is removed by a photolithography process. At this time, even if mis-alignment of the mask occurs, the area of the element formation region bonded by the formation of the nitride film sidewall 11 is reduced, thereby improving the alignment margin of the mask, thereby preventing the necessary plug 8 from being etched. You can do it.
그 다음, 도5d에 도시한 바와 같이 상기 플러그(8)와 게이트(3~6)의 상부에 절연막(9)을 증착하고, 그 절연막(9)에 콘택홀을 형성하여 상기 게이트(3,4)의 사이에 형성된 플러그(8)를 노출시킨다.Next, as illustrated in FIG. 5D, an insulating film 9 is deposited on the plug 8 and the gates 3 to 6, and contact holes are formed in the insulating film 9 to form the gates 3 and 4. The plug 8 formed in between is exposed.
그 다음, 금속 또는 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 플러그(8)에 접속되는 비트라인(10)을 형성한다.Then, metal or polycrystalline silicon is deposited and patterned to form a bit line 10 that is connected to the exposed plug 8.
도6은 상기 도4의 B-B'방향의 단면도로서, 이에 도시한 바와 같이 기판(1) 보다 높게 형성된 소자분리구조(2)의 측면에 질화막 측벽(11)을 형성하여 오정렬이 발생하는 경우에도 기판(1)이 노출되어 식각되는 것을 방지할 수 있게 된다.FIG. 6 is a cross-sectional view taken along the line B-B 'of FIG. 4, in which a misalignment occurs by forming the nitride film sidewall 11 on the side of the device isolation structure 2 formed higher than the substrate 1 as shown in FIG. In addition, the substrate 1 may be exposed and prevented from being etched.
상기한 바와 같이 본 발명 반도체 메모리 제조방법은 소자분리구조의 상부면을 기판의 상부면보다 높게 형성하고, 그 돌출된 소자분리구조의 측면에 측벽을 형성하여 불필요한 플러그를 제거하는 사진식각공정에서 마스크의 오정렬이 발생하는 경우에도 기판이 식각되는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.As described above, in the method of manufacturing a semiconductor memory of the present invention, the upper surface of the device isolation structure is formed higher than the upper surface of the substrate, and sidewalls are formed on the side surface of the protruding device isolation structure to remove unnecessary plugs. Even when misalignment occurs, the substrate is prevented from being etched, thereby improving the reliability of the semiconductor memory.
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