KR20000026569A - 평가 칩의 램 확장 컨트롤 회로 - Google Patents

Abstract

개시되는 본 발명의 평가 칩의 램 확장 컨트롤 회로는 램으로 어드레스를 입력하기 위한 어드레스 입력부와; 데이터의 하이/로우 니블을 선택적으로 출력하기 위한 데이터 출력부와; 램의 동작을 제어하기 위한 제어부를 포함하고, 상기 램은 하이/로우 니블을 저장하기 위한 각각의 램으로 구성되고, 바이트 모드와 니블 모드로 각각 동작하며, 상기 램 확장 컨트롤 회로는 평가 칩에 내장된다.

Description

평가 칩의 램 확장 컨트롤 회로(RAM EXTENSION CONTROL CIRCUIT OF EVALUATION CHIP)

본 발명은 반도체 장치에 관한 것으로서, 좀더 구체적으로는 메인 회로(main circuit)와 평가 회로(evaluation circuit)를 갖는 평가 칩(evaluation chip)에 관한 것이다.

통상 마이크로 컨트롤러(micro controller) 제품의 경우 일정한 사이즈의 램(RAM)이 내장되어 있으며, 마이크로 컨트롤러 프로그램 개발시에는 메인 칩이 아니라 평가 칩(evaluation chip)이라고 하는 EVA 칩이 내장된 MDS(Micro program Development System)를 이용하게 된다. 만약, 마이크로 컨트롤러 제품을 사용할 사용자가 프로그램을 개발하는데 있어서 선택한 마이크로 컨트롤러 제품이 다른 특징으로 만족하는데 더 큰 사이즈의 램이 필요할 경우 기존에 해당 마이므로 컨트롤러 제조업체에 의뢰하여 다시 개발할 경우 상당한 시간이 소요된다. 또 이때 메인 칩뿐만 아니라 EVA 칩도 다시 개발해야만 한다. 이 경우에는 사용자가 상당 시간을 기다려야 하므로 보통 다른 종류의 마이크로 컨트롤러로 변경해야 하는 불편함이 있었다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 평가 칩이 다양한 사이즈의 램의 사용이 가능하도록 하는 램 확장 컨트롤 회로를 제공하는데 있다.

도 1은 본 발명의 바람직한 실시예에 따른 EVA 칩의 핀 구성을 보여주는 도면; 그리고

도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 EVA 칩의 내부 외로 구성의 일부를 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10: EVA 칩 20,30,40,50,60,70: 제1 내지 제6 회로 블록

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 평가 칩의 램 확장 컨트롤 회로는: 램으로 어드레스를 입력하기 위한 어드레스 입력부와; 데이터의 하이/로우 니블을 선택적으로 출력하기 위한 데이터 출력부와; 램의 동작을 제어하기 위한 제어부를 포함한다.

이 실시예에 있어서, 상기 램은 하이/로우 니블을 저장하기 위한 각각의 램으로 구성되고, 바이트 모드와 니블 모드로 각각 동작한다.

이 실시예에 있어서, 상기 램 확장 컨트롤 회로는 평가 칩에 내장된다.

(실시예)

이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1에는 본 발명의 바람직한 실시예에 따른 EVA 칩의 핀 구성을 보여주는 도면이 도시되어 있다. 그리고 도 2 및 도 3에는 본 발명의 바람직한 실시예에 따른 EVA 칩의 내부 외로 구성의 일부를 보여주는 도면이 도시되어 있다.

도 1 내지 도 3을 참조하여, 참조번호 10으로 도시된 것은 EVA 칩이다. EVA 칩(10)의 내부에는 램이 768니블(nibble)이 있는 것이며, BANK0, BANK1, BANK2로 되어 있고 각 뱅크는 256 니블이다. 메모리 선택 신호 eSMB1, eSMB0과 각 뱅크와의 관계는 하기 표1에 도시된 바와 같다.

eSMB1	eSMB0	BANK
0	0	BANK0
0	1	BANK1
1	0	BANK2
1	1	BANK3

상기 표 1에서 BANK3은 외부에 확장할 메모리이다.

도 2 및 도 3에 도시된 바와 같이, 램 확장 컨트롤 회로는 제1 내지 제 6 회로 블록(20, 30, 40, 50 ,60)으로 구성된다. 상기 제1 회로 블록(20)은 플립플롭(21), 버퍼(22)로 구성된다. 상기 제2 회로 블록(30)은 먹스(31), 버퍼(32), 앤드 게이트(33)로 구성된다. 상기 제3 회로 블록(40)은 두 개의 버퍼들(41, 42), 두 개의 앤드 게이트들(43, 45), 두 개의 인버터(44, 46)들로 구성된다. 상기 제4 회로 블록(50)은 하이 니블(High Nibble)과 로우 니블(Low Nibble)을 위한 두 개의 램들(51, 52), 세 개의 인버터들(53, 54, 59), 두 개의 오아 게이트들(55, 57), 두 개의 노아 게이트들(56, 58)로 구성된다. 상기 제5 회로 블록(60)은 플립플롭(61), 낸드 게이트(62)로 구성된다. 상기 제6 회로 블록(70)은 두 개의 인버터(71, 73), 낸드 게이트(72)로 구성된다. 상기 제1 회로 블록(20) 어드레스 입력을 위한 회로이다. 상기 제2 회로 블록(30)은 데이터의 하이/로우를 선택적으로 출력하기 위한 회로이다. 상기 제3 회로 블록(40)은 데이터를 출력하는 회로이다. 상기 제4 내지 제6 회로 블록(50, 60, 70)은 램을 제어하기 위한 회로이다.

eIO_ADDRB는 램이외의 IN/OUT 레지스터를 어드레싱할 때 'L'이고 램을 어드레싱할 때는 'H'이다. 따라 BANK3을 어드레싱할 때 제5 회로 블록(60)의 NOR 게이트(62)의 출력은 'L'이다. eBYTEEN 신호는 램을 엑세스 할 때 니블 단위가 아니고 바이트 단위일 때 'H'가 된다. eIOW 신호는 램에 기입할 때 'H'가 된다. eIOR 신호는 램에서 독출 할 때 'H'가 된다. eDB<7:0> 신호는 EVA 칩에서 어드레싱할 때 eDB<7:0>로 출력되는 어드레스 신호를 패치(fetch) 하기 위한 상태 클락(state clock)이다. eDB<7:0>로는 eS<3>='H'일 때 어드레스가 출력되고, 그 뒤에 eIOW 또는 eIOR 신호 발생시에는 램에 기입할 데이터 또는 램에서 독출할 데이터가 실린다. 다음은 각 모드별로 상세히 설명한다.

먼저, 바이트 모드를 설명한다. 이 모드에서 기입의 경우, eBYTEEN='H', eIOW='H', eIOR='L'이다. 제1 회로 블록(20)의 플립플롭(21)에서 eDB<7:0>가 eS<3>에 동기되어 어드레스 신호 A<7:0>가 되고 이 신호는 제4 회로블록(50)의 램(51, 52)을 어드레싱 한다. eBYTEEN=eIOW='H'되는 시간에 상기 램(51, 52)의 칩 선택 신호 nCS가 둘다 'L'로 되어 칩이 선택된다. 그 뒤 데이터가 eDB<7:0> 중에서 제2 회로 블록(30)의 먹스(31)의 입력으로는 eDB<7:4>가 DB<3:0>로 출력되어 하이 니블 램(51)으로 입력되며, eDB<3:0>는 로우 니블 램(61)으로 입력된다. 이때, eIOW는 'H'에 동기되어 8비트 데이터가 램으로 기입된다.

이 모드에서 독출 모드의 경우, eBYTEEN='H', eIOW='L', eIOR='H'이다. 제1 회로 블록(20)의 플립플롭(21)에서 eDB<7:0>가 eS<3>에 동기되어 어드레스 신호 A<7:0>가 되고 이 신호는 제4 회로블록(50)의 램(51, 52)을 어드레싱 한다. eBYTEEN=eIOW='H'되는 시간에 상기 램(51, 52)의 칩 선택 신호 nCS가 둘다 'L'로 되어 칩이 선택된다. 그 뒤 램 데이터가 램(52)에서 eDB<3:0>가 나오고, 램(51)에서 DB<3:0>가 제3 회로 블록(43)의 앤드 게이트(43)의 출력 'L', 앤드 게이트(45)의 출력 'H'에 의해 eDB<7:4>로 나와 EVA 칩의 내부로 입력된다.

다음은 니블 모드를 설명한다. 이 모드에서 기입의 경우, eBYTEEN='L', eIOW='H', eIOR='L'이다. 제1 회로 블록(20)의 플립플롭(21)에서 eDB<7:0>가 eS<3>에 동기되어 어드레스 신호 A<7:0>가 되고 이 신호는 제4 회로블록(50)의 램(51, 52)을 어드레싱 한다. 어드레스 A<0>가 'L'일 때는 제4 회로 블록(50)의 램(51)의 칩선택 신호인 HCSB는 'L', 램(52)의 칩선택 신호인 LCSB가 'H'로 되어 램(51)만 선택된다.(니블 모드에서는 어드레스에 따라서 램(51, 52)중 하나만 선택된다.) 그 뒤 eDB<3:0>가 램(52)이 선택되었을 때는 바로 입력되어 램에 기입되고, 램(51)이 선택되었을 때는 제2 회로 블록(30)의 앤드 게이트(33)의 출력 기입 신호가 'L'이므로 먹스(31)에서 eDB<3:0>가 DB<3:0>로 전달되어 램(51)으로 입력 기입된다.

이 모드에서 독출의 경우, eBYTEEN='L', eIOW='L', eIOR='H'이다. 제1 회로 블록(20)의 플립플롭(21)에서 eDB<7:0>가 eS<3>에 동기되어 어드레스 신호 A<7:0>가 되고 이 신호는 제4 회로블록(50)의 램(51, 52)을 어드레싱 한다. 어드레스 A<0>가 'L'일 때는 제4 회로 블록(50)의 램(51)의 칩선택 신호인 HCSB는 'H', 램(52)의 칩선택 신호인 LCSB가 'L'로 되어 램(52)만 선택된다.(니블 모드에서는 어드레스에 따라서 램(51, 52)중 하나만 선택된다.) 어드레스 A<0>가 'H'일 때는 램(51)의 칩선택 신호 HCSB는 'L', 램(52)의 칩선택 신호인 LCSB가 'H'로 되어 램(51)만 선택된다. 그 뒤 램(52)이 선택되었을 때는 램의 데이터가 eDB<3:0>로 독출 되고, 램(51)이 선택되었을 때는 제3 회로 블록(40)의 앤드 게이트(43)의 출력 기입 신호가 'H'이므로 램(51)에서 나온 DB<3:0>가 제3 회로 블록(40)의 버퍼(41)를 통해 eDB<3:0>으로 기입된다.

이상과 같은 본 발명은 4비트 마이크로 컨트롤러뿐만 아니라 8비트 이상의 마이크로 컨트롤러에도 적용된다. 그리고 본 발명의 램 확장 컨트롤 회로는 EVA 칩에 내장된다.

이상과 같은 봉 발명에 의하면, 이미 개발된 EVA 칩을 이용하여 프로그램 개발이 가능하다면 프로그램 개발 기간 내에 마이크로 컨트롤러 제조 업체에서는 메인 칩의 개발이 가능하므로 사용자에게는 별다른 불편함이 없게 된다. 이는 마이크로 컨트롤러에서 아주 중요한 램 사이즈다양화 제품을 만드는데 있어서 별도로 EVA 칩을 개발하지 않아도 되며, 사용자의 요구에 즉각적으로 대응할 수 있어 경쟁력 증강에 큰 도움이 된다.

Claims (3)

1. 평가 칩의 램 확장 컨트롤 회로에 있어서:

   램으로 어드레스를 입력하기 위한 어드레스 입력부와;

   데이터의 하이/로우 니블을 선택적으로 출력하기 위한 데이터 출력부와;

   램의 동작을 제어하기 위한 제어부를 포함하는 것을 특징으로 하는 평가 칩의 램 확장 컨트롤 회로.
2. 제1 항에 있어서,

   상기 램은 하이/로우 니블을 저장하기 위한 각각의 램으로 구성되고, 바이트 모드와 니블 모드로 각각 동작하는 것을 특징으로 하는 평가 칩의 램 확장 컨트롤 회로.
3. 제1 항에 있어서,

   상기 램 확장 컨트롤 회로는 평가 칩에 내장되는 것을 특징으로 하는 램 확장 컨트롤 회로.