KR20000026226A - 전력 증폭기 회로 - Google Patents

Abstract

본 발명은 전력 증폭이 필요한 시스템에서 입력 전력의 크기에 따라서 전력 증폭기(60)의 바이어스 포인트, 즉 바이어스 전압 또는 전류를 조절하므로써 전력 증폭기(60)의 증폭 효율(PAE; Power Added Efficiency)을 높이도록 된 전력 증폭기 회로에 관한 것이다.

본 발명은 임피던스 버퍼(10)에 의해 포지티브 성분이 반파 정류된 입력 RF 신호의 피크 값을 피크 디텍터(20)에 의해 검출한 결과, 즉 피크 값의 크기에 따라서 전압 컴퍼레이터(30)가 2비트 조합 신호(C0,C1)를 출력하여 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)로 인가시키면, 제1 아날로그 스위치(40)에 의해 선택된 게이트 또는 베이스 바이어스와 제2 아날로그 스위치(50)에 의해 선택된 드레인 또는 컬렉터 바이어스가 전력 증폭기(60)의 바이어스로 사용되며, 이에 따라서 전력 증폭기(60)는 RF 신호를 증폭하여 출력하도록 되어 있다.

Description

전력 증폭기 회로( POWER AMPLIFIER CIRCUIT )

본 발명은 전력 증폭기 회로에 관한 것이며, 보다 상세히는 전력 증폭이 필요한 시스템에서 입력 전력의 크기에 따라서 전력 증폭기의 바이어스 전압 또는 전류를 조절하므로써 전력 증폭기의 증폭 효율을 높이도록 된 전력 증폭기 회로에 관한 것이다.

종래의 기술을 적용한 전력 증폭기 회로의 증폭 효율(PAE; Power Added Efficiency)은 도 1에 도시된 바와 같이, 출력 전력이 작은 범위에서는 낮고, 출력 전력이 큰 범위에서만 높은 경향을 보여 준다.

도 1은 구동 전압(VCC)이 3V일 때, 정격 전압(Vreg) 2.8V인 전력 증폭기가 836MHz의 RF 신호를 증폭 출력하였을 때의 이득(Gain), 출력 전력(Pout), PAE(%)의 상호 관계를 나타낸 그래프이다.

그러나, 출력 전력의 사용률이 도 2에 도시된 바와 같은 분포 상태를 보이도록 전력 증폭기 회로를 응용할 경우, 특히 바이어스 포인트를 고정시키고 전력 증폭을 하는 A급 또는 AB급 전력 증폭기에 있어서 실제 사용률이 높은 영역에서는 오히려 전력 증폭기의 증폭 효율(PAE)이 떨어지는 문제점이 있었다.

따라서, 본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 전력 증폭이 필요한 시스템에서 입력 전력의 크기에 따라서 전력 증폭기의 바이어스 포인트, 즉 바이어스 전압 또는 전류를 조절하므로써 전력 증폭기의 증폭 효율(PAE)을 높이도록 된 전력 증폭기 회로를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위한 전력 증폭기 회로는 입력 RF 신호를 반파 정류하고 버퍼링하는 임피던스 버퍼와, 상기 임피던스 버퍼의 출력 신호를 필터링하여 그 피크 값을 검출하는 피크 디텍터, 상기 피크 디텍터의 출력 신호를 두 개의 비교기의 기준 전압과 비교하여 상기 출력 신호의 크기에 따라서 2비트 조합 신호를 출력하는 전압 컴퍼레이터, 상기 전압 컴퍼레이터의 2비트 조합 신호가 입력되면 게이트 또는 베이스의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력하는 제1 아날로그 스위치, 상기 전압 컴퍼레이터의 2비트 조합 신호가 입력되면 드레인 또는 컬렉터의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력하는 제2 아날로그 스위치 및, 상기 제1 아날로그 스위치와 제2 아날로그 스위치에 의해 선택된 바이어스에 따라서 RF 신호를 증폭하여 출력하는 전력 증폭기로 구성된다.

상기와 같은 구성에 따른 본 발명의 전력 증폭기 회로는 상기 임피던스 버퍼에 의해 포지티브 성분이 반파 정류된 입력 RF 신호의 피크 값을 상기 피크 디텍터에 의해 검출한 결과, 즉 피크 값의 크기에 따라서 상기 전압 컴퍼레이터가 2비트 조합 신호를 출력하여 상기 제1 아날로그 스위치와 제2 아날로그 스위치로 인가시키면, 상기 제1 아날로그 스위치에 의해 선택된 게이트 또는 베이스 바이어스와 상기 제2 아날로그 스위치에 의해 선택된 드레인 또는 컬렉터 바이어스가 상기 전력 증폭기의 바이어스로 사용되며, 이에 따라서 상기 전력 증폭기는 RF 신호를 증폭하여 출력하도록 되어 있다.

도 1은 전력 증폭기의 출력 전력에 대한 PAE를 도시한 그래프,

도 2는 전력 증폭기의 출력 전력에 대한 사용률을 도시한 그래프,

도 3은 트랜지스터의 특성 곡선과 부하 라인을 나타낸 그래프,

도 4는 입력 전력에 따라 변동하는 트랜지스터의 특성 곡선과 부하 라인을 나타낸 그래프,

도 5는 입력 전력에 따라서 바이어스 포인트를 변화시킬 경우의 PAE를 도시한 그래프,

도 6은 본 발명에 따른 전력 증폭기 회로를 도시한 구성도,

도 7은 도 6의 임피던스 버퍼를 도시한 구성도,

도 8은 도 6의 피크 디텍터를 도시한 구성도,

도 9는 도 6의 전압 컴퍼레이터를 도시한 구성도,

도 10의 (가)는 도 6의 입력 RF 신호의 파형도,

도 10의 (나)는 도 6의 임피던스 버퍼를 통과한 출력 신호의 파형도,

도 10의 (다)는 도 6의 피크 디텍터를 통과한 출력 신호의 파형도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10: 임피던스 버퍼 20: 피크 디텍터

30: 전압 컴퍼레이터 40: 제1 아날로그 스위치

50: 제2 아날로그 스위치 60: 전력 증폭기

C: 커패시터 R: 저항

OP: 반전 증폭기

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 3은 트랜지스터의 특성 곡선과 부하 라인을 나타낸 그래프이다.

도 4는 입력 전력에 따라 변동하는 트랜지스터의 특성 곡선과 부하 라인을 나타낸 그래프이다.

도 5는 입력 전력에 따라서 바이어스 포인트를 변화시킬 경우의 PAE를 도시한 그래프이다.

도 6은 본 발명에 따른 전력 증폭기 회로를 도시한 구성도이다.

도 7은 도 6의 임피던스 버퍼를 도시한 구성도이고, 도 8은 도 6의 피크 디텍터를 도시한 구성도이며, 도 9는 도 6의 전압 컴퍼레이터를 도시한 구성도이다.

도 10의 (가)는 도 6의 입력 RF 신호의 파형도이고, 도 10의 (나)는 도 6의 임피던스 버퍼를 통과한 출력 신호의 파형도이며, 도 10의 (다)는 도 6의 피크 디텍터를 통과한 출력 신호의 파형도이다.

임피던스 버퍼(10)는 입력 RF 신호를 반파 정류하고 버퍼링한다.

상기 임피던스 버퍼(10)는 도 7에 도시된 바와 같이, 전압 차동(Voltage difference)용 OP-앰프를 이용하여 전압 폴로우로 구현되며, 도 10의 (가)에 도시된 입력 RF 신호(Pin)의 포지티브 영역만 반파 정류하여 도 10의 (나)에 도시된 파형의 신호를 출력한다.

상기 임피던스 버퍼(10)로는 전류 피드백 OP-앰프를 사용할 수도 있다.

피크 디텍터(20)는 상기 임피던스 버퍼(10)의 출력 신호를 필터링하여 그 피크 값을 검출한다.

상기 피크 디텍터(20)는 도 8에 도시된 바와 같이, RC 로우 패스 필터로 구현되며, 도 10의 (다)에 도시된 바와 같은 피크 값을 더욱 안정되게 검출하고자 할 경우에는 OP-앰프를 이용하여 피크 디텍터를 구현할 수도 있다.

전압 컴퍼레이터(30)는 상기 피크 디텍터(20)의 출력 신호를 두 개의 비교기(OP1,OP2)의 기준 전압과 비교하여 상기 출력 신호의 크기에 따라서 2비트 조합 신호(C0,C1)를 출력한다.

상기 전압 컴퍼레이터(30)의 비교기 OP1과 OP2를 통해 각각 출력되는 C1과 CO에 의해 만들어지는 2비트 조합 신호(CO,C1)는 (0,0), (1,0), (1,1)로 구별되어 입력 RF 신호에 따른 피크 값의 크기를 3단계로 구분한다.

상기 전압 컴퍼레이터(30)로 인가되는 상기 피크 디텍터(20)의 출력 신호와 비교되는 상기 비교기 OP1과 OP2의 기준 전압은 가변 저항 R2, R1의 저항값에 따라서 가변된다.

본 발명에 있어서, 상기 입력 RF 신호에 따른 피크 값의 크기를 다단계로 더욱 세밀하게 검출하려면 상기 비교기와 가변 저항의 수를 필요한 만큼 추가하는 것이 바람직하다.

제1 아날로그 스위치(40)는 상기 전압 컴퍼레이터(30)의 2비트 조합 신호(C0,C1)가 입력되면 게이트 또는 베이스의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력한다.

제2 아날로그 스위치(50)는 상기 전압 컴퍼레이터(30)의 2비트 조합 신호(CO,C1)가 입력되면 드레인 또는 컬렉터의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력한다.

상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)는 상기 전압 컴퍼레이터(30)로부터 출력되어 인가되는 3단계로 구분된 2비트 조합 신호(CO,C1)에 따라서 3단계로 구분된 게이트(또는 베이스) 바이어스(Vg1,Vg2,Vg3) 또는 드레인(또는 컬렉터) 바이어스(Vd1,Vd2,Vd3)를 출력하도록 되어 있다.

상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)는 (0,0), (1,0), (1,1)과 같이 3단계로 구분되는 상기 2비트 조합 신호(CO,C1)가 입력되면 3개의 입력 바이어스 중 1개의 바이어스를 선택하여 출력하는 3입력-1출력 타입의 아날로그 스위치이다.

만약, 상기 2비트 조합 신호가 3단계 이상의 N단계로 구분되면 상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)는 N입력-1출력 타입의 아날로그 스위치로 된다.

상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)는 필요에 따라서 어느 하나만을 회로에 설치하여 사용할 수도 있다.

전력 증폭기(60)는 상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)에 의해 선택된 바이어스에 따라서 RF 신호를 증폭하여 출력한다.

상기 전력 증폭기(60)는 게이트 바이어스 또는 드레인 바이어스에 의해 증폭 특성이 달라지는 FET로 이루어지거나 베이스 바이어스 또는 컬렉터 바이어스에 의해 증폭 특성이 달라지는 TR로 이루어진다.

상기 전력 증폭기(60)는 상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)중에 어느 하나만을 회로에 설치되어 사용되면 게이트(또는 베이스) 바이어스(Vgg)만을 선택하여 전력 증폭을 하거나, 드레인(또는 컬렉터) 바이어스(Vdd)만을 선택하여 전력 증폭을 한다.

상기와 같은 구성에 의해서 본 발명에 따른 전력 증폭기 회로는 다음과 같이 작동한다.

도 3과 도 4 및 도 5에 도시된 그래프는 드레인 바이어스 또는 게이트 바이어스에 의해 증폭 작용을 하는 전력 증폭기의 특성을 나타낸 것으로, 이하의 설명은 컬렉터 바이어스 또는 베이스 바이어스에 의해 증폭 작용을 하는 전력 증폭기의 특성과 동일하다.

상기 전력 증폭기(60)에 있어서, 증폭 효율 PAE는 다음의 수학식 1과 같다.

상기 수학식 1에서 입/출력 RF 전력이 고정됐을 때 입력 DC 전력(바이어스 전력)이 작아지면 PAE는 증가하게 된다.

따라서, 상기 입력 RF 전력의 크기에 따라 상기 전력 증폭기(60)의 바이어스 전압 또는 전류를 조절하면 입력 RF 전력이 작은 경우에도 PAE를 높일 수 있음을 알 수 있다.

예컨대, 도 3에서 빗금 친 사각형 영역의 면적은 특정 바이어스 전압 또는 전류, 즉 특정 바이어스 포인트에 대한 근사적인 입력 DC 전력을 나타내므로, 도 4에 도시된 바와 같이, 드레인 바이어스 또는 베이스 바이어스를 입력 전력에 따라서 바이어스 포인트 Bias C에서 Bias A로 변경하는 경우, 입력 전력이 작은 경우에는 Bias A 포인트에서 부하 라인이 형성되고, 입력 전력이 커질수록 Bias C 포인트로 부하 라인이 이동하는 것을 알 수 있다.

따라서, 입력 전력에 따라서 바이어스 포인트를 변화시키면 도 5에 도시된 바와 같이, 도 2와 비교해 볼 때 입력 전력이 낮은 영역에서 PAE가 상대적으로 높다는 사실을 알 수 있다.

즉, 본 발명에 따른 전력 증폭기 회로는 상기 임피던스 버퍼(10)와 피크 디텍터(20)을 통하여 검출되는 입력 RF 신호의 피크 값 크기에 따라서 상기 전압 컴퍼레이터(30)가 2비트 조합 신호(C0,C1)를 3단계로 나누어 출력하여 상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)로 인가시키면, 상기 제1 아날로그 스위치(40)에 의해 선택된 게이트 바이어스(Vgg)와 상기 제2 아날로그 스위치(50)에 의해 선택된 드레인 바이어스(Vdd)가 상기 전력 증폭기(60)의 바이어스로 사용되며, 이에 따라서 상기 전력 증폭기(60)는 RF 신호를 증폭하여 출력하도록 되어 있다.

본 발명에 있어서, 상기 3단계로 나누어진 2비트 조합 신호(C0,C1)는 상술한 바이어스 포인트를 각각 3개로 변경하므로써 상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)에 의해 게이트 바이어스 또는 드레인 바이어스가 선택되도록 하는 신호이다.

상술한 바와 같이 본 발명에 따른 전력 증폭기 회로는 전력 증폭이 필요한 시스템에서 입력 전력의 크기에 따라서 전력 증폭기의 바이어스 포인트, 즉 바이어스 전압 또는 전류를 조절하므로써 전력 증폭기의 증폭 효율(PAE)을 높이도록 되어 있기 때문에, 전력 증폭기의 바이어스 포인트가 고정되었을 때 출력 전력의 사용률이 높은 영역에서 전력 증폭기의 증폭 효율이 떨어지는 문제점을 해소하는 효과가 있다.

이상에서 설명한 것은 본 발명에 따른 전력 증폭기 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (1)

1. 입력 RF 신호를 반파 정류하고 버퍼링하는 임피던스 버퍼(10)와,

   상기 임피던스 버퍼(10)의 출력 신호를 필터링하여 그 피크 값을 검출하는 피크 디텍터(20),

   상기 피크 디텍터(20)의 출력 신호를 두 개의 비교기(OP1,OP2)의 기준 전압과 비교하여 상기 출력 신호의 크기에 따라서 2비트 조합 신호(C0,C1)를 출력하는 전압 컴퍼레이터(30),

   상기 전압 컴퍼레이터(30)의 2비트 조합 신호(C0,C1)가 입력되면 게이트 또는 베이스의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력하는 제1 아날로그 스위치(40),

   상기 전압 컴퍼레이터(30)의 2비트 조합 신호(CO,C1)가 입력되면 드레인 또는 컬렉터의 바이어스 전압 또는 전류를 조절하기 위한 바이어스를 선택적으로 출력하는 제2 아날로그 스위치(50) 및,

   상기 제1 아날로그 스위치(40)와 제2 아날로그 스위치(50)에 의해 선택된 바이어스에 따라서 RF 신호를 증폭하여 출력하는 전력 증폭기(60)

   로 구성된 것을 특징으로 하는 전력 증폭기 회로.