KR20000020724A - Data transmission circuit using multiple voltage level - Google Patents
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Abstract
본 발명은 다중 전압레벨을 이용한 데이터 전송회로에 관한 것으로, 종래에는 전송해야 할 데이터의 양이 증가하여 버스선의 갯수가 증가하게 되면 칩면적이나 전력소비의 증가로 인해 생산성이 저하되거나 또는 시스템의 오동작이 발생하는 등의 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 n비트의 데이터를 다중 전압레벨로 엔코딩하는 엔코더와; 상기 엔코더의 다중 전압레벨을 1개의 버스선을 통해 입력받아 n비트의 데이터로 디코딩하는 디코더로 구성되는 다중 전압레벨을 이용한 데이터 전송회로를 통해 1개의 버스선에 다중 전압레벨을 통한 데이터를 전송할 수 있음에 따라 데이터 전송효율을 증가시킴과 아울러 칩면적 및 전력소비의 감소를 꾀할 수 있어 생산성 증가효과와 시스템의 오동작발생을 방지할 수 있는 효과가 있고, 또한 오프 칩(off chip) 및 보드(board)에도 적용하여 상기한 효과를 거둘 수 있게 된다.The present invention relates to a data transmission circuit using multiple voltage levels. In the related art, when the amount of data to be transmitted increases and the number of bus lines increases, productivity decreases due to an increase in chip area or power consumption, or a system malfunctions. There was a problem such as occurring. In view of the above problems, the present invention provides an encoder for encoding n-bit data into multiple voltage levels; Data through multiple voltage levels can be transmitted to one bus line through a data transmission circuit using a multiple voltage level configured to receive the multiple voltage levels of the encoder through one bus line and decode the data into n bits of data. As a result, data transfer efficiency can be increased, and chip area and power consumption can be reduced, thereby increasing productivity and preventing malfunction of the system. Also, off chip and board ) Can be applied to achieve the above effects.
Description
본 발명은 다중 전압레벨을 이용한 데이터 전송회로에 관한 것으로, 특히 1개의 버스선에 다중 전압레벨을 통한 데이터를 전송하여 요구되는 버스선을 줄이기에 적당하도록 한 다중 전압레벨을 이용한 데이터 전송회로에 관한 것이다.The present invention relates to a data transmission circuit using multiple voltage levels, and more particularly, to a data transmission circuit using multiple voltage levels suitable for reducing required bus lines by transmitting data through multiple voltage levels to one bus line. will be.
일반적으로, 종래 1개의 버스선에는 전원전압과 접지전위의 2개의 전압레벨을 통한 데이터의 전송이 이루어졌다.In general, one bus line has been used to transmit data through two voltage levels, a power supply voltage and a ground potential.
즉, 도1에 도시한 바와같이 송신부(1)로부터 n비트로 고전위 및 저전위의 데이터가 입력되면, 상기 2개의 전압레벨은 각각의 버스(BUS)를 통해 n비트로 전송되어 수신부(2)에 입력된다.That is, as shown in FIG. 1, when the data of the high potential and the low potential are input from the transmitter 1 in n bits, the two voltage levels are transmitted in n bits through the respective buses BUS to the receiver 2. Is entered.
따라서, 버스의 구조는 예를 들어 8비트의 데이터를 전송할 경우에 8개의 버스선이 요구되었다.Therefore, the bus structure required eight bus lines, for example, when transmitting 8 bits of data.
최근들어 개인용 컴퓨터에 화상처리, 그래픽처리 또는 복잡한 계산등이 요구됨에 따라 전송해야 할 데이터의 양이 증가하여 버스선의 갯수가 증가하고 있다. 이와같이 버스선의 갯수가 증가하게 되면 칩면적이나 전력소비의 증가로 인해 생산성이 저하되거나 또는 시스템의 오동작이 발생하는 등의 문제점이 있었다.Recently, as image processing, graphic processing, or complex calculations are required for personal computers, the amount of data to be transmitted has increased, and the number of bus lines has increased. As such, when the number of bus lines increases, there is a problem that productivity is reduced due to an increase in chip area or power consumption, or a malfunction of the system occurs.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 1개의 버스선에 다중 전압레벨을 통한 데이터를 전송하여 데이터 전송효율을 높임과 동시에 버스선의 갯수를 줄일 수 있는 다중 전압레벨을 이용한 데이터 전송회로에 관한 것이다.The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to transmit data through multiple voltage levels on one bus line to increase data transmission efficiency and to reduce the number of bus lines. The present invention relates to a data transmission circuit using multiple voltage levels.
도1은 종래의 데이터 전송을 보인 예시도.1 is an exemplary view showing a conventional data transmission.
도2는 본 발명의 일 실시예를 보인 예시도.Figure 2 is an exemplary view showing an embodiment of the present invention.
도3은 도2에 있어서, 엔코더의 회로도.3 is a circuit diagram of an encoder in FIG.
도4는 도2에 있어서, 디코더의 회로도.4 is a circuit diagram of a decoder in FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
A,B:제1,제2입력신호 BUS1:버스선A, B: First and second input signals BUS1: Bus line
100:엔코더 200:디코더100: encoder 200: decoder
상기한 바와같은 본 발명의 목적은 n비트의 데이터를 다중 전압레벨로 엔코딩하는 엔코더와; 상기 엔코더의 다중 전압레벨을 1개의 버스선을 통해 입력받아 n비트의 데이터로 디코딩하는 디코더로 구성함으로써 달성되는 것으로, 본 발명에 의한 다중 전압레벨을 이용한 데이터 전송회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The object of the present invention as described above is an encoder for encoding n-bit data into multiple voltage levels; This is achieved by configuring a decoder that receives the multiple voltage levels of the encoder through one bus line and decodes the data into n bits. The data transmission circuit using the multiple voltage levels according to the present invention is described in detail with reference to the accompanying drawings. The explanation is as follows.
도2는 본 발명의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 제1,제2입력신호(A,B)를 4개의 전압레벨로 엔코딩하는 엔코더(100)와; 그 엔코더(100)의 4개 전압레벨을 1개의 버스선(BUS1)을 통해 입력받아 제1,제2입력신호(A,B)로 디코딩하는 디코더(200)로 구성된다.FIG. 2 is a block diagram showing an embodiment of the present invention, and as shown therein, an encoder 100 for encoding first and second input signals A and B to four voltage levels; The decoder 200 receives four voltage levels of the encoder 100 through one bus line BUS1 and decodes the first and second input signals A and B.
그리고, 도3은 상기 엔코더(100)를 보인 회로구성도로서, 이에 도시한 바와같이 제1,제2입력신호(A,B)를 각기 반전하는 인버터(INV1,INV2)와; 상기 제1,제2입력신호(A,B), 인버터(INV1,INV2)의 출력을 논리조합하여 제어신호(S1∼S4)를 출력하는 낸드게이트(ND1∼ND4)와; 전원전압(VDD)과 접지사이에 직렬접속된 저항(R1∼R3)과; 상기 제어신호(S1∼S4)를 제어단자에 입력받아 전원전압(VDD), 접지전위 및 저항(R1∼R3)을 통해 분압된 다중 레벨의 전압을 버퍼링하여 1개의 버스선(BUS1)으로 출력하는 3상태 버퍼(BUF1∼BUF4)로 구성된다.3 is a circuit diagram showing the encoder 100. As shown therein, inverters INV1 and INV2 for inverting the first and second input signals A and B, respectively; NAND gates ND1 to ND4 for outputting control signals S1 to S4 by logically combining the outputs of the first and second input signals A and B and the inverters INV1 and INV2; Resistors R1 to R3 connected in series between the power supply voltage VDD and ground; The control signals S1 to S4 are inputted to the control terminal to buffer and output the voltages of the multi-level divided by the power supply voltage VDD, the ground potential, and the resistors R1 to R3 to one bus line BUS1. It consists of three-state buffers BUF1 to BUF4.
그리고, 도4는 상기 디코더를 보인 회로구성도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지사이에 직렬접속된 저항(R11∼R13)과; 상기 버스선(BUS1)으로부터 입력되는 다중 레벨의 전압을 각각의 일측에 입력받고, 상기 전원전압(VDD) 및 저항(R11∼R13)을 통해 분압된 다중 레벨의 전압을 각각의 타측에 입력받아 비교하는 비교부(COMP1∼COMP3)와; 선택단자(S)에 입력되는 상기 비교부(COMP2)의 출력을 통해 입력단자(S1,S2)에 입력되는 비교부(COMP1,COMP3)의 출력을 선택출력하는 멀티플렉서(MUX1)와; 상기 비교부(COMP2)의 출력을 인버터(INV11)를 통해 또는 직접 제어단자에 입력받아 전원전압(VDD), 접지전위를 버퍼링하여 제1제어신호(A)로 출력하는 3상태 버퍼(BUF11,BUF12) 및 상기 멀티플렉서(MUX1)의 출력을 직접 또는 인버터(INV12)를 통해 제어단자에 입력받아 전원전압(VDD), 접지전위를 버퍼링하여 제2제어신호(B)로 출력하는 3상태 버퍼(BUF13,BUF14)로 구성된다.4 is a circuit diagram showing the decoder, as shown in FIG. 4, in which resistors R11 to R13 are connected in series between the power supply voltage VDD and ground; The multi-level voltage input from the bus line BUS1 is input to each side, and the multi-level voltage divided by the power supply voltage VDD and the resistors R11 to R13 is input to the other side and compared. Comparators (COMP1 to COMPP3); A multiplexer MUX1 for selectively outputting the outputs of the comparators COMP1 and COMP3 input to the input terminals S1 and S2 through the outputs of the comparator COMP2 input to the selection terminal S; Three-state buffers BUF11 and BUF12 that receive the output of the comparator COMP2 through the inverter INV11 or directly to the control terminal and buffer the power voltage VDD and the ground potential to output the first control signal A. ) And the three-state buffer BUF13, which receives the output of the multiplexer MUX1 directly or through the inverter INV12 and buffers the power voltage VDD and the ground potential and outputs the second control signal B as a second control signal B. BUF14).
이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 설명한다.Hereinafter, the operation of one embodiment of the present invention as described above will be described.
먼저, 도3에 도시한 엔코더(100)의 경우에는 낸드게이트(ND1∼ND4)가 제1,제2입력신호(A,B)를 직접 및 인버터(INV1,INV2)를 통해 각각 논리조합하여 그에 대한 제어신호(S1∼S4)를 3상태 버퍼(BUF1∼BUF4)의 제어단자에 출력한다.First, in the case of the encoder 100 shown in FIG. 3, the NAND gates ND1 to ND4 logically combine the first and second input signals A and B directly and through the inverters INV1 and INV2, respectively. Control signals S1 to S4 are output to the control terminals of the tri-state buffers BUF1 to BUF4.
따라서, 상기 제1,제2입력신호(A,B)에 따른 제어신호(S1∼S4)가 3상태 버퍼(BUF1∼BUF4)의 출력을 제어하여 전원전압(VDD), 접지전위 및 저항(R1∼R3)을 통해 분압된 다중 레벨의 전압이 버스선(BUS1)을 통해 선택 출력되도록 한다.Accordingly, the control signals S1 to S4 according to the first and second input signals A and B control the output of the three-state buffers BUF1 to BUF4 to supply the power voltage VDD, the ground potential, and the resistor R1. The multi-level voltage divided by ˜R3) is selected and output through the bus line BUS1.
상기한 바와같은 제1,제2입력신호(A,B)에 따른 제어신호(S1∼S4)를 아래의 표 1에 나타내었다.The control signals S1 to S4 according to the first and second input signals A and B as described above are shown in Table 1 below.
상기의 표 1에 나타난 바와같이 각각의 제어신호(S1∼S4)가 저전위일 때, 전원전압(VDD), 접지전위 및 저항(R1∼R3)을 통해 분압된 다중 레벨의 전압이 선택되어 버스선(BUS1)을 통해 출력된다.As shown in Table 1 above, when each of the control signals S1 to S4 has a low potential, a multilevel voltage divided by the power supply voltage VDD, the ground potential, and the resistors R1 to R3 is selected and the bus It is output through the line BUS1.
그리고, 도4에 도시한 디코더(200)의 경우에는 비교부(COMP1∼COMP3)가 각각의 일측에 입력되는 전원전압(VDD) 및 저항(R11∼R13)을 통해 분압된 다중 레벨의 전압과 타측에 입력되는 상기 버스선(BUS1)을 통한 다중 레벨의 전압을 비교하여 그에 따른 출력신호를 출력한다.In the decoder 200 shown in FIG. 4, the comparators COMP1 to COMPP3 have multiple levels of voltage divided by the power supply voltage VDD and the resistors R11 to R13 input to one side, and the other side. The voltages of the multiple levels through the bus line BUS1 input to the output signal are compared with each other, and the output signal is output.
상기 비교부(COMP1,COMP3)의 출력신호는 멀티플렉서(MUX1)의 입력단자(S1,S2)에 입력되고, 비교부(COMP2)의 출력신호는 그 선택단자(S)에 입력된다. 따라서, 멀티플렉서(MUX1)는 비교부(COMP2)의 출력신호에 따라 비교부(COMP1,COMP3)의 출력신호를 선택출력한다.The output signals of the comparators COMP1 and COMP3 are input to the input terminals S1 and S2 of the multiplexer MUX1, and the output signals of the comparator COMP2 are input to the selection terminal S. Therefore, the multiplexer MUX1 selectively outputs the output signals of the comparators COMP1 and COMP3 according to the output signals of the comparator COMP2.
즉, 멀티플렉서(MUX1)는 비교부(COMP2)의 출력신호가 저전위일 때는 비교부(COMP3)의 출력신호를 출력하고, 고전위일 때는 비교부(COMP1)의 출력신호를 출력한다.That is, the multiplexer MUX1 outputs an output signal of the comparator COMP3 when the output signal of the comparator COMP2 is low potential, and outputs an output signal of the comparator COMP1 when the output signal of the comparator COMP2 is low potential.
또한, 상기 비교부(COMP2)의 출력신호는 인버터(INV11)를 통해 전원전압(VDD)에 접속된 3상태 버퍼(BUF11)의 제어단자에 입력됨과 아울러 직접 접지에 접속된 3상태 버퍼(BUF12)의 제어단자에 입력되고, 상기 멀티플렉서(MUX1)의 출력신호는 전원전압(VDD)에 접속된 3상태 버퍼(BUF13)의 제어단자에 입력됨과 아울러 인버터(INV12)를 통해 접지에 접속된 3상태 버퍼(BUF14)의 제어단자에 입력된다.In addition, the output signal of the comparator COMP2 is input to the control terminal of the three-state buffer BUF11 connected to the power supply voltage VDD through the inverter INV11, and the three-state buffer BUF12 directly connected to ground. The three-state buffer is input to the control terminal of the multiplexer (MUX1) and the output signal of the multiplexer (MUX1) is input to the control terminal of the three-state buffer (BUF13) connected to the power supply voltage (VDD) and connected to the ground through the inverter INV12 It is input to the control terminal of (BUF14).
따라서, 상기 비교부(COMP1∼COMP3)의 출력신호에 따라 3상태 버퍼(BUF11∼BUF14)로부터 제1,제2입력신호(A,B)가 디코딩되어 선택 출력된다.Accordingly, the first and second input signals A and B are decoded and selectively output from the three-state buffers BUF11 to BUF14 according to the output signals of the comparators COMP1 to COMP3.
상기한 바와같은 비교부(COMP1∼COMP3)의 출력신호를 C1∼C3, 멀티플렉서(MUX)의 출력신호를 M1이라 하면, 그 출력신호(C1∼C3),(M1)에 따른 제1,제2입력신호(A,B)를 아래의 표 2에 나타내었다.When the output signals of the comparators COMP1 to COMP3 as described above are C1 to C3 and the output signals of the multiplexer MUX are M1, the first and second according to the output signals C1 to C3 and M1. The input signals A and B are shown in Table 2 below.
한편, 상기 버스선(BUS1)을 통해 전송되는 전압의 레벨이 불안정할 경우에는 상기 디코더의 저항(R11∼R13)에 소정의 마진을 두어 설계하면 안정적으로 원하는 전압특성을 얻을 수 있게 된다.On the other hand, when the level of the voltage transmitted through the bus line BUS1 is unstable, by designing a predetermined margin on the resistors R11 to R13 of the decoder, it is possible to stably obtain desired voltage characteristics.
상기한 바와같은 본 발명에 의한 다중 전압레벨을 이용한 데이터 전송회로는 1개의 버스선에 다중 전압레벨을 통한 데이터를 전송할 수 있음에 따라 데이터 전송효율을 증가시킴과 아울러 칩면적 및 전력소비의 감소를 꾀할 수 있어 생산성 증가효과와 시스템의 오동작발생을 방지할 수 있는 효과가 있고, 또한 오프 칩(off chip) 및 보드(board)에도 적용하여 상기한 효과를 거둘 수 있게 된다.As described above, the data transmission circuit using the multiple voltage levels according to the present invention can transmit data through multiple voltage levels to one bus line, thereby increasing data transmission efficiency and reducing chip area and power consumption. It is possible to achieve the effect of increasing the productivity and to prevent the malfunction of the system, and also can be applied to off-chip (off chip) and board (board) to achieve the above effects.
Claims (3)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425273B1 (en) * | 2001-03-22 | 2004-03-30 | 인피네온 테크놀로지스 아게 | Process and device for data transmission |
| US7310005B2 (en) | 2004-12-15 | 2007-12-18 | Samsung Electronics Co., Ltd. | Receiver and transceiver for multi-level current-mode signaling |
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1998
- 1998-09-23 KR KR1019980039454A patent/KR20000020724A/en not_active Ceased
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|---|---|---|---|---|
| KR100425273B1 (en) * | 2001-03-22 | 2004-03-30 | 인피네온 테크놀로지스 아게 | Process and device for data transmission |
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