[go: up one dir, main page]

KR20000018627A - 높은 멀티 비트 자유도의 반도체 메모리장치 - Google Patents

높은 멀티 비트 자유도의 반도체 메모리장치 Download PDF

Info

Publication number
KR20000018627A
KR20000018627A KR1019980036291A KR19980036291A KR20000018627A KR 20000018627 A KR20000018627 A KR 20000018627A KR 1019980036291 A KR1019980036291 A KR 1019980036291A KR 19980036291 A KR19980036291 A KR 19980036291A KR 20000018627 A KR20000018627 A KR 20000018627A
Authority
KR
South Korea
Prior art keywords
memory
memory cell
mapping
memory array
data
Prior art date
Application number
KR1019980036291A
Other languages
English (en)
Other versions
KR100297716B1 (ko
Inventor
조호열
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036291A priority Critical patent/KR100297716B1/ko
Priority to US09/386,582 priority patent/US6680736B1/en
Publication of KR20000018627A publication Critical patent/KR20000018627A/ko
Application granted granted Critical
Publication of KR100297716B1 publication Critical patent/KR100297716B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/122—Tiling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Dram (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

높은 칼럼 자유도의 반도체 메모리 장치와 이를 맵핑 메모리로 이용하는 그래픽스 디스플레이 시스템이 개시된다. 본 발명의 반도체 메모리 장치는 다수개의 메모리 어레이로 구성되고, 각 메모리 어레이들은 다수개의 메모리 셀 그룹으로 구성된다. 멀티 비트 동작 모드에서 각 메모리 어레이에 구성되는 다수개의 메모리 셀 그룹은 분리 칼럼 어드레스의 정보에 따라 서로 구속됨이 없이 선택된다. 칼럼 디코더들은 공통 칼럼 어드레스들과 제1 또는 제2 분리 칼럼 어드레스들에 응답하여, 대응하는 메모리 어레이의 칼럼을 선택한다. 제1 또는 제2 분리 칼럼 어드레스들은 각 메모리 어레이내의 메모리 셀 그룹들 중에서 하나의 메모리 셀 그룹을 선택한다. 공통 칼럼 어드레스들은 각 메모리 셀 그룹 내에서 소정의 수의 칼럼을 선택한다.

Description

높은 멀티 비트 자유도의 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 그래픽스 디스플레이 시스템(graphics display system)에 적용되는 반도체 메모리 장치에 관한 것이다.
그래픽스 디스플레이 시스템은 디지털 이미지를 통하여 사용자에게 정보를 나타내고 전달한다. 이들 이미지들은 문자 또는 숫자나, 그래프 및 그림 등의 형태를 가진다. 많은 응용에서, 디지털 이미지들은 래스터(raster) 주사(scan) 비디오(video) 모니터(monitor), 프린터와 같은 디스플레이 장치로 사용자들에게 전달된다. 이미지들은 저장 장치 즉, 맵핑(mapping) 메모리에 디지털 데이터의 형태로 저장되었다가, 일정한 조작을 거쳐 디스플레이 상에 나타나게 된다.
그러므로 그래픽스 디스플레이 시스템에는 디스플레이의 데이터를 저장하는 맵핑 메모리가 필요하다. 그리고 디지털의 형태로 저장된 데이터를 디스플레이 상의 영상으로 표현하기 위해서는 맵핑(mapping) 작업이 필요하다. 맵핑 작업은 맵핑메모리의 소정의 메모리 셀의 데이터가 디스플레이 상의 소정의 바이트(byte)에 영상으로 처리되도록 한다. 그리고 맵핑 메모리로는 디램(DRAM)과 같은 반도체 메모리 장치가 사용된다.
비디오 디스플레이 상에 나타나는 데이터를 발생하는 마이크로프로세서의 성능/속도와 메모리의 리드/라이트 시간 사이에 드레이드-오프가 발생한다. 그러므로 그래픽스 디스플레이 시스템의 응용에서 이러한 요소들이 고려되어야 한다. 그밖에 고려되는 요소들은 디스플레이의 폭과 높이, 램의 크기 및 시스템의 중심 방향 즉, 라인 중심(line oriented)이냐 타일 중심(tile oriented)이냐 하는 것이다.
이러한 응용에 사용되는 디바이스들의 공급자들은 다양한 선택 사양을 가지는 디바이스들을 제조하여, 설계자 및 사용자들이 각 유형의 디바이스를 다양한 용도에 적용할 수 있도록 한다.
라인 중심 동작의 그래픽스 디스플레이 시스템은 디스플레이 상에 하나의 라인씩 나타나도록 순차적 순서에 따라 데이터를 발생하고 저장한다. 즉, 맵핑 메모리로의 데이터의 저장 및 맵핑 메모리로부터 디스플레이로의 데이터의 리드는 하나의 비트씩 및 하나의 라인씩 수행된다.
타일 중심 동작을 하는 그래픽스 디스플레이 시스템의 디스플레이는 타일이라고 불리우는 동일한 크기와 형태의 면적들의 그리드(grid)로 나누어진다. 이 타일들의 크기와 형태는 시스템 설계자들 및 사용자들에 의하여 선택되는 요소들 중의 하나이다. 예를 들면, 이들 타일들은 정사각형(square) 또는 직사각형(rectangle)이 될 수 있다. 이러한 타일 중심 동작을 하는 그래픽스 디스플레이 시스템은 디스플레이 화면을 동시에 리프레쉬하므로, 동작 속도의 측면에서 잇점을 지닌다. 즉, 다수의 데이터 비트를 한 묶음으로 처리함으로써 리프레쉬 효율을 개선시킨다. 이와 같은 타일 중심의 디스플레이와 맵핑 작업을 수행하기 위해서는 많은 수를 데이터를 동시에 입출력할 수 있는 맵핑 메모리가 요구된다. 종전의 반도체 메모리 장치는 내장할 수 있는 패드 수의 제한으로 인하여 타일 중심의 그래픽 디스플레이 시스템의 응용은 그리 높지 않았다.
그러나 최근에는 반도체 메모리 장치와 로직 회로를 하나의 칩 상에서 구현하는 복합 메모리 장치(Merged Memory with Logic)이 개발되었다. 이로 인하여 반도체 메모리 장치의 패드 수의 제한은 어느 정도 완화되었다.
기존의 반도체 메모리 장치는 라인 중심 동작의 그래픽스 디스플레이 시스템에 적합하도록 구성되었다. 즉, 기존의 반도체 메모리 장치는 다수개의 칼럼(column)이 선택되는 동안에 하나의 로우(row)를 억세스하여 유지하도록 설계된다. 이러한 동작 모드는 페이지(page) 모드라고 일컬어진다. 페이지 모드의 동작은 반도체 메모리 장치의 전체적인 동작 속도를 개선한다. 만약 하나의 로우가 억세스되는 동안에 어레이를 따라 배열되는 모든 칼럼이 억세스된다면, 50 내지 70 퍼센트의 억세스 시간이 감소된다.
타일 중심의 그래픽스 디스플레이 시스템에서는 맵핑 메모리의 저장 데이터가 다수개의 로우와 다수개의 칼럼의 바이트로 형성되는 픽셀(PIXEL) 단위로 디스플레이 상에 나타난다. 그러므로 타일 중심의 그래픽스 디스플레이 시스템에 사용되는 맵핑 메모리로는 다수개의 라인과 다수개의 칼럼의 데이터를 동시에 처리할 수 있는 높은 자유도를 가지는 반도체 메모리 장치가 요구된다.
그러나, 이와 같은 기존의 반도체 메모리 장치는 하나의 로우에서 칼럼 어드레스를 변화시키면서 데이터를 억세스하는 구조를 가진다. 그러므로 기존의 반도체 메모리 장치는 라인 중심의 그래픽스 디스플레이 시스템에는 적합하지만, 타일 중심의 동작을 수행하는 그래픽스 디스플레이 시스템에서는 속도 효율을 저하시키는 문제점을 유발한다.
본 발명의 목적은 칼럼 선택에 있어서 높은 자유도를 가져 타일 중심의 그래픽스 디스플레이 시스템에 적합한 반도체 메모리 장치와 이를 이용한 맵핑 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 맵핑 장치의 실시예를 나타내는 블락도이다.
도 2는 도 1의 맵핑 메모리로 사용되는 반도체 메모리 장치의 기능 블락도이다.
도 3은 도 1의 맵핑 메모리로 사용되는 반도체 메모리 장치의 코어(core)부를 나타내는 도면이다.
도 4는 도 3에서 점선으로 표시한 부분을 확대한 도면이다.
도 5a 내지 도 5d는 본 발명의 반도체 메모리 장치를 이용하여 디스플레이 상에 맵핑을 수행하는 개념을 나타내는 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 2m(여기서, m은 자연수)개의 데이터를 동시에 입/출력하는 멀티 비트 동작 모드를 가진다. 본 발명의 반도체 메모리 장치는 상기 멀티 비트 동작 모드에서 m개의 제1 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제1 메모리 어레이; 및 상기 멀티 비트 동작 모드에서 m개의 제2 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제2 메모리 어레이를 구비하며,
상기 멀티 비트 동작 모드에서, 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 로우는 동일한 로우 어드레스에서 로우가 선택되며, 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 칼럼은 서로 독립적으로 선택된다.
그리고 본 발명의 다른 목적을 달성하기 위하여 본 발명의 그래픽스 디스플레이 시스템은 다수개의 픽셀로 구성되는 타일 구조를 영상을 나타내는 디스플레이; 상기 디스플레이에 데이터를 공급하여 영상을 맵핑하며, 상기 디스플레이에 나타는 영상을 다시 데이터로 저장하는 맵핑 메모리; 및 상기 디스플레이 상의 픽셀의 데이터에 일치하는 맵핑 어드레스와 맵핑 계수를 계산하여 상기 맵핑 메모리와 상기 디스플레이에 공급하는 맵핑제어부를 구비하며,
상기 맵핑 메모리는 멀티 비트 동작 모드에서 m개의 제1 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제1 메모리 어레이와, 상기 멀티 비트 동작 모드에서 m개의 제2 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제2 메모리 어레이를 구비하고,
상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 로우는 동일한 로우 어드레스에서 로우가 선택되며 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 칼럼은 서로 독립적으로 선택된다.
본 발명의 반도체 메모리 장치에 의하여 칼럼의 선택의 자유도가 높아진다. 그리고 본 발명의 반도체 메모리 장치를 맵핑 메모리로서 사용하는 그래픽스 디스플레이 시스템은 로우 어드레스의 변화 횟수를 최소화하여 타일 전체가 영상 처리함으로써, 타일 중심의 디스플레이의 리프레쉬 시간을 최소화한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 맵핑 장치의 실시예를 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 그래픽스 디스플레이 시스템은 맵핑 제어부(10), 맵핑 메모리(14) 및 디스플레이(15)를 포함한다.
상기 맵핑 제어부(10)는 구체적으로 마이크로 프로세서(11), 픽셀 데이터 발생기(12) 및 가상 어드레스 변환기(13)을 포함한다.
상기 마이크로 프로세서(11)는 주어진 그림의 다각형(polygon)의 단부들을 좌단부들과 우단부들로 나누고, 이들 단부들을 텍스처(texture) 면상의 맵핑 데이터의 단부들과 일치시키고, 맵핑 데이터의 단부들을 맵핑 데이터 좌단부들과 맵핑 데이터 우단부들로 나눈다. 그리고 마이크로 프로세서(11)는 맵핑 데이터 좌단부들과 맵핑 데이터 우단부들의 끝점에서의 가상 맵핑 어드레스와 가상 맵핑 계수들을 계산한다.
상기 픽셀 데이터 발생기(12)는 주어진 그림상의 픽셀 데이터와 상기 마이크로 프로세서(11)에 의하여 나누어진 단부들의 정보들과 일치하는 가상 맵핑 공간 상의 가상 맵핑 어드레스들과 가상 맵핑 계수들을 발생한다.
상기 가상 어드레스 변환기(13)는 상기 픽셀 데이터 발생기(12)에 의하여 발생되는 가상 맵핑 어드레스들과 가상 맵핑 계수들을 실제 맵핑 어드레스들로 변환한다.
상기 맵핑 메모리(14)는 상기 가상 어드레스 변환기(13)로부터 출력되는 실제 맵핑 데이터에 의하여 지시되는 맵핑 데이터를 저장하고 출력한다. 그리고 상기 비디오 디스플레이(15)는, 상기 픽셀 데이터 발생기(12)로 부터의 어드레스 정보와 상기 맵핑 메모리(14)로부터 출력되는 데이터를 이용하여 화면에 영상을 나타낸다.
도 2는 도 1의 맵핑 메모리로 사용되는 반도체 메모리 장치의 기능 블락도이다. 도 2를 참조하면, 메모리 블락(21)은 로우와 칼럼 상에 배열되는 복수개의 메모리 셀(미도시)을 가진다. 상기 디스플레이(15, 도 1 참조) 상의 데이터가 메모리 셀에 저장되고, 메모리 셀로부터 출력되는 데이터는 디스플레이(15) 상에 영상으로 나타낸다.
제어 클락부(22)는 반도체 메모리 장치의 외부에서 입력되는 로우 어드레스 스트로브 신호(/RAS: Row Address Strobe), 칼럼 어드레스 스트로브 신호(/CAS: Colummn Address Strobe), 기입 인에이블 신호(/WE: Write Enable)를 조합하여 반도체 메모리 장치 내의 회로들을 제어하는 신호들을 제공한다.
로우 어드레스 버퍼(23)는 로우 어드레싱 구간 즉, 상기 /RAS가 활성화되는 구간에서 입력되는 어드레스들(A0 내지 A(n-1))을 버퍼링하여 로우 어드레스들(RA0 내지 RA(n-1))을 제공한다.
칼럼 어드레스 버퍼(24)는 칼럼 어드레싱 구간 즉, 상기 /CAS가 활성화되는 구간에서 입력되는 상기 어드레스들(A0 내지 A(n-1))을 버퍼링하여 칼럼 어드레스들(CA0 내지 CA(n-1))을 제공한다.
로우 디코더(25)는 상기 로우 어드레스 버퍼(23)에서 제공되는 상기 로우 어드레스들(RA0 내지 RA(n-1))의 정보에 의하여, 상기 메모리 어레이(21)의 로우를 선택한다.
칼럼 디코더(26)는 상기 칼럼 어드레스 버퍼(24)에서 제공되는 상기 칼럼 어드레스들(CA0 내지 CA(n-1))의 정보에 의하여, 상기 메모리 어레이(21)의 칼럼을 선택한다.
그러므로 상기 로우 디코더(25)와 상기 칼럼 디코더(26)에 의하여, 상기 메모리 어레이(21)에서 구체적인 메모리 셀이 선택된다.
반도체 메모리 장치가 기입 모드일 때 즉, 상기 /RAS, /CAS 및 /WE가 로우로 활성할 때, 데이터 입력 버퍼(27)는 입력 데이터(DIN)을 버퍼링하여 반도체 메모리 장치의 내부로 공급한다. 그리고 기입모드에서 센스 앰프(28)는 입출력선(미도시)을 통하여 입력되는 상기 입력 데이터(DIN)를 감지 증폭하여 선택되는 메모리 셀에 데이터를 저장한다.
반도체 메모리 장치가 독출 모드일 때 즉, 상기 /RAS, /CAS는 로우로 활성하고 상기 /WE는 하이레벨을 유지할 때, 상기 센스 앰프(28)는 선택되는 메모리 셀의 데이터를 감지 증폭하여 상기 입출력선(미도시)에 전송한다. 그리고 데이터 출력 버퍼(29)는 상기 입출력선의 데이터를 버퍼링하여 반도체 메모리 장치의 외부로 출력한다.
도 3은 도 1의 맵핑 메모리로 사용되는 반도체 메모리 장치의 코어(core)부를 나타내는 도면이다. 그리고 도 4는 도 3에서 점선으로 표시한 부분(27)을 확대한 도면이다. 설명의 편의상 본 발명의 반도체 메모리 장치는 2n개의 로우와 2n-1개의 칼럼으로 각각 구성되는 2개의 메모리 어레이(21a, 21b)를 가진다고 가정하자. 일반적으로 그래픽스 디스플레이 시스템의 하나의 픽셀(PIXEL)은, 사용되는 256가지의 색을 지원하기 위하여 8개의 바이트로 구성된다. 그러므로 하나의 픽셀의 영상을 맵핑하기 위해서는 32(=28)의 테이터가 필요하다. 따라서 본 발명의 반도체 메모리 장치는 32개의 데이터를 동시에 출력하는 32 멀티 비트 동작을 한다고 가정하자. 그리고 상기 메모리 어레이(21a)는 2개의 메모리 셀 그룹들(21a_1, 21a_2)로 구성되고, 상기 메모리 어레이(21b)는 2개의 메모리 셀 그룹들(21b_1, 21b_2)로 구성된다고 가정하자(도 4 참조).
로우 디코더(25)는 상기 로우 어드레스 버퍼(23, 도 2 참조)로부터 제공되는 상기 로우 어드레스들(RA0 내지 RA(n-1))의 정보에 의하여, 상기 메모리 어레이들(21a, 21b)의 로우를 선택한다.
칼럼 디코더(26a)는 공통 칼럼 어드레스들(CADD)과 제1 분리 칼럼 어드레스들(MSBL)에 응답하여, 상기 메모리 어레이(21a)의 칼럼을 선택한다.
칼럼 디코더(26b)는 공통 칼럼 어드레스들(CADD)과 제2 분리 칼럼 어드레스들(MSBR)에 응답하여, 상기 메모리 어레이(21b)의 칼럼을 선택한다.
상기 제1 분리 칼럼 어드레스들(MSBL)은 메모리 어레이(21a)내의 메모리 셀 그룹들 중에서 하나의 메모리 셀 그룹을 선택한다. 상기 제2 분리 칼럼 어드레스들(MSBR)은 메모리 어레이(21b)내의 메모리 셀 그룹들 중에서 하나의 메모리 셀 그룹을 선택한다. 그리고 상기 공통 칼럼 어드레스들(CADD)는 각 메모리 셀 그룹 내에서 소정의 수의 칼럼을 선택한다.
본 실시예에서는 상기 칼럼 어드레스 버퍼(24)로부터 제공되는 칼럼 어드레스(CA0 내지 CA(n-1))중에서 (n-5)개의 칼럼 어드레스가 상기 공통 칼럼 어드레스들(CADD)에 해당된다. 바람직하기로는 칼럼 어드레스들(CA4 내지 CA(n-2))이 상기 공통 칼럼 어드레스로 사용되는 것이다. 그리고 멀티 비트 모드에서는 상기 칼럼 어드레스(CA(n-1))는 디코딩 어드레스와 무관하다. 멀티 비트 모드에서 상기 메모리 어레이(21a)에는 상기 제1 분리 칼럼 어드레스들(MSBL)이 입력되고, 상기 메모리 어레이(21b)에는 상기 제2 분리 칼럼 어드레스들(MSBR)이 입력된다. 그리고 칼럼 어드레스들(CA0 내지 CA3)은 디코딩과 무관하다.
그러므로 32 멀티 비트 동작일 때, 상기 메모리 셀 그룹(21a_1) 또는 상기 메모리 셀 그룹(21a_2)에서 16개의 데이터가 출력되며, 상기 메모리 셀 그룹(21b_1) 또는 상기 메모리 셀 그룹(21b_2)에서 다른 16개의 데이터가 출력된다.
도 5a 내지 도 5d는 본 발명의 반도체 메모리 장치를 이용하여 디스플레이 상에 맵핑을 수행하는 개념을 나타내는 도면이다. 설명의 편의상, 본 실시예의 디스플레이는 2개의 로우와 4개의 칼럼로 형성되는 16개의 바이트가 하나의 픽셀을 형성한다고 가정하자. 즉, 1 내지 4번의 칼럼과 1 내지 2번의 로우가 하나의 픽셀을 형성한다고 가정하자.
그리고 상기 메모리 셀 그룹(21a_1)에는 "로우(low)"의 데이터가 저장되고 상기 메모리 셀 그룹(21a_2)에는 "하이(high)"의 데이터가 저장된다고 가정하자. 그리고 상기 메모리 셀 그룹(21b_1)에는 "로우"의 데이터가 저장되고 상기 메모리 셀 그룹(21b_2)에는 "하이"의 데이터가 저장된다고 가정하자.,
그리고 상기 메모리 셀 그룹(21a_1, 21a_2)의 데이터는 홀수번 로우에 해당하는 바이트에 나타나고, 상기 메모리 셀 그룹(21b_1, 21b_2)의 데이터는 홀수번 로우에 해당하는 바이트에 나타난다고 가정하자.
도 5a는 홀수번 로우에 해당하는 바이트에는 "하이"의 데이터를, 짝수번 로우에 해당하는 바이트에는 "로우"의 데이터를 영상으로 나타내는 경우를 설명하기 위한 도면이다. 이 경우에는 메모리 어레이(21a)에서는 메모리 셀 그룹(21a_2)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 1번 로우의 바이트에 "하이"의 영상으로 나타난다. 메모리 어레이(21b)에서는 메모리 셀 그룹(21b_1)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 2번 로우의 바이트에 "로우"의 영상으로 나타난다. 그래서, 8개의 바이트로 구성되는 하나의 픽셀의 영상은 나타난다.
그리고 디스플레이의 로우 어드레스를 한번 변화시킴으로써, 디스플레이의 3번 로우에 "하이"의 영상이, 4번 로우에는 "로우"의 영상이 나타난다. 이와 같이 영상의 맵핑 방법으로써, 로우 어드레스의 변화 횟수를 최소화하여 타일 전체가 영상 처리된다..
도 5b는 홀수번 및 짝수번 로우 모두에 해당하는 바이트에는 "하이"의 데이터를 영상으로 나타내는 경우를 설명하기 위한 도면이다. 이 경우에는 메모리 어레이(21a)에서는 메모리 셀 그룹(21a_1)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 1번 로우의 바이트에 "로우"의 영상으로 나타난다. 메모리 어레이(21b)에서는 메모리 셀 그룹(21b_1)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 2번 로우의 바이트에 "로우"의 영상으로 나타난다.
그리고 디스플레이의 로우 어드레스를 한번 변화시킴으로써, 디스플레이의 3번 및 4번 로우 모두에 "로우"의 영상이 나타난다.
도 5c는 홀수번 로우에 해당하는 바이트에는 "하이"의 데이터를, 짝수번 로우에 해당하는 바이트에는 "로우"의 데이터를 영상으로 나타내는 경우를 설명하기 위한 도면이다. 이 경우에는 메모리 어레이(21a)에서는 메모리 셀 그룹(21a_1)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 1번 로우의 바이트에 "로우"의 영상으로 나타난다. 메모리 어레이(21b)에서는 메모리 셀 그룹(21b_2)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 2번 로우의 바이트에 "하이"의 영상으로 나타난다.
그리고 디스플레이의 로우 어드레스를 한번 변화시킴으로써, 디스플레이의 3번 로우에 "로우"의 영상이, 4번 로우에는 "하이"의 영상이 나타난다.
도 5d는 홀수번 및 짝수번 로우 모두에 해당하는 바이트에는 "하이"의 데이터를 영상으로 나타내는 경우를 설명하기 위한 도면이다. 이 경우에는 메모리 어레이(21a)에서는 메모리 셀 그룹(21a_2)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 1번 로우의 바이트에 "하이"의 영상으로 나타난다. 메모리 어레이(21b)에서는 메모리 셀 그룹(21b_2)의 칼럼이 선택되어, 선택되는 메모리 셀의 데이터는 2번 로우의 바이트에 "하이"의 영상으로 나타난다.
그리고 디스플레이의 로우 어드레스를 한번 변화시킴으로써, 디스플레이의 3번 및 4번 로우 모두에 "하이"의 영상이 나타난다.
도 5a 내지 도 5d와 같이 본 발명의 반도체 메모리 장치를 이용하여 맵핑 동작을 수행하면, 처리 속도가 현저히 개선된다. 예로서 디스플레이의 타일이 256개의 로우로 구성된다고 가정하자. 기존의 반도체 메모리 장치를 맵핑 메모리로 사용하는 경우에, 타일 전체의 영상을 처리하기 위해서는 255번의 로우 어드레스의 변화가 필요하다. 그러나 본 발명의 반도체 메모리 장치를 맵핑 메모리로 사용하는 경우에는, 127번의 로우 어드레스의 변화를 수행함으로써 타일 전체가 영상 처리된다. 이와 같은 디스플레이 상의 로우 어드레스의 변화 횟수의 감소는 맵핑 메모리로 상요되는 반도체 메모리 장치의 로우 어드레스의 변화 횟수의 감소를 의미한다.
따라서, 본 발명의 반도체 메모리 장치를 맵핑 메모리로 상요함으로 인하여, 타일 중심으로 동작하는 반도체 메모리 장치의 디스플레이의 영상 처리 속도가 현저히 개선된다.
그리고 메모리 어레이의 수 또는 메모리 셀 그룹의 수의 증가에 따라 디스프레이의 영상 처리 속도의 개선은 더욱현저히 나타난다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는 맵핑 메모리로서 사용되는 반도체 메모리 장치는 2개의 메모리 어레이로 구성되고, 각 메모리 어레이는 2개의 메모리 셀 그룹으로 구성되는 경우를 예로서 개시되었다. 그리고 각 메모리 셀 그룹은 하나의 어드레스에 의하여 디코딩되는 것으로 기술되었다.
그러나, 본 발명의 기술적 사상을 이용하는 반도체 메모리 장치는 다수개의 메모리 어레이로 확장할 수 있다. 또한 각 메모리 어레이도 다수개의 메모리 셀 그룹으로 확장할 수 있다. 그리고 메모리 셀 그룹의 수가 증가함에 따라서, 메모리 셀 그룹을 디코딩하는 분리 칼럼 어드레스의 수도 증가한다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치에 의하여 칼럼의 선택의 자유도가 높아진다. 그리고 본 발명의 반도체 메모리 장치를 맵핑 메모리로서 사용하는 그래픽스 디스플레이 시스템은 로우 어드레스의 변화 횟수를 최소화하여 타일 전체가 영상 처리함으로써, 타일 중심의 디스플레이의 리프레쉬 시간을 최소화한다.

Claims (11)

  1. 2m(여기서, m은 자연수)개의 데이터를 동시에 입/출력하는 멀티 비트 동작 모드를 가지는 반도체 메모리 장치에 있어서,
    상기 멀티 비트 동작 모드에서 m개의 제1 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제1 메모리 어레이; 및
    상기 멀티 비트 동작 모드에서 m개의 제2 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제2 메모리 어레이를 구비하며,
    상기 멀티 비트 동작 모드에서, 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 로우는 동일한 로우 어드레스에서 로우가 선택되며, 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 칼럼은 서로 독립적으로 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 어레이의 칼럼은 제1 분리 칼럼 어드레스들과 공통 칼럼 어드레스들에 의하여 선택되고,
    상기 제2 메모리 어레이의 칼럼은 상기 제1 분리 칼럼 어드레스들과 독립적인 정보를 가지는 제2 분리 칼럼 어드레스들과 상기 공통 칼럼 어드레스들에 의하여 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 분리 칼럼 어드레스들의 어드레스 수가 각각 k개일 때,
    상기 제1 및 제2 메모리 어레이는 각각 2k개의 상기 메모리 셀 그룹으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 메모리 어레이의 상기 메모리 셀 그룹은 상기 제1 분리 칼럼 어드레스들에 의하여 선택되고, 상기 제2 메모리 어레이의 상기 메모리 셀 그룹은 상기 제2 분리 칼럼 어드레스들에 의하여 선택되며,
    상기 공통 칼럼 어드레스에 의하여, 선택되는 메모리 셀 그룹의 칼럼이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    그래픽스 디스플레이 시스템에서 타일 구조를 가지는 디스플레이와 맵핑을 하는 맵핑 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  6. 2m(여기서, m은 자연수)개의 데이터를 동시에 입/출력하는 멀티 비트 동작 모드를 가지는 반도체 메모리 장치에 있어서,
    상기 멀티 비트 동작 모드에서 m개의 제1 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제1 메모리 어레이;
    상기 멀티 비트 동작 모드에서 m개의 제2 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제2 메모리 어레이;
    공통 칼럼 어드레스들과 제1 분리 칼럼 어드레스들에 응답하여, 상기 제1 메모리 어레이의 칼럼을 선택하는 제1 칼럼 디코더; 및
    상기 공통 칼럼 어드레스들과 제2 분리 칼럼 어드레스들에 응답하여, 상기 제2 메모리 어레이의 칼럼을 선택하는 제2 칼럼 디코더를 구비하며,
    상기 제1 분리 칼럼 어드레스들과 상기 제2 분리 칼럼 어드레스들은 독립적인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 메모리 어레이의 칼럼은 제1 분리 칼럼 어드레스들과 공통 칼럼 어드레스들에 의하여 선택되고,
    상기 제2 메모리 어레이의 칼럼은 상기 제2 분리 칼럼 어드레스들과 상기 공통 칼럼 어드레스들에 의하여 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 분리 칼럼 어드레스들의 어드레스 수가 각각 k개일 때,
    상기 제1 및 제2 메모리 어레이는 각각 2k개의 상기 메모리 셀 그룹으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 메모리 어레이의 상기 메모리 셀 그룹은 상기 제1 분리 칼럼 어드레스들에 의하여 선택되고, 상기 제2 메모리 어레이의 상기 메모리 셀 그룹은 상기 제2 분리 칼럼 어드레스들에 의하여 선택되며,
    상기 공통 칼럼 어드레스에 의하여, 선택되는 메모리 셀 그룹의 칼럼이 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 반도체 메모리 장치는
    그래픽스 디스플레이 시스템에서 타일 구조를 가지는 디스플레이와 맵핑을 하는 맵핑 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  11. 그래픽스 디스플레이 시스템에 있어서,
    다수개의 픽셀로 구성되는 타일 구조를 영상을 나타내는 디스플레이;
    상기 디스플레이에 데이터를 공급하여 영상을 맵핑하며, 상기 디스플레이에 나타는 영상을 다시 데이터로 저장하는 맵핑 메모리; 및
    상기 디스플레이 상의 픽셀의 데이터에 일치하는 맵핑 어드레스와 맵핑 계수를 계산하여 상기 맵핑 메모리와 상기 디스플레이에 공급하는 맵핑제어부를 구비하며,
    상기 맵핑 메모리는
    멀티 비트 동작 모드에서 m개의 제1 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제1 메모리 어레이와, 상기 멀티 비트 동작 모드에서 m개의 제2 데이터를 입/출력하는 다수개의 메모리 셀 그룹을 포함하는 제2 메모리 어레이를 구비하고,
    상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 로우는 동일한 로우 어드레스에서 로우가 선택되며 상기 제1 메모리 어레이의 다수개의 메모리 셀 그룹들과 상기 제2 메모리 어레이의 다수개의 메모리 셀 그룹의 칼럼은 서로 독립적으로 선택되는 것을 그래픽스 디스플레이 시스템.
KR1019980036291A 1998-09-03 1998-09-03 높은멀티비트자유도의반도체메모리장치 KR100297716B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980036291A KR100297716B1 (ko) 1998-09-03 1998-09-03 높은멀티비트자유도의반도체메모리장치
US09/386,582 US6680736B1 (en) 1998-09-03 1999-09-01 Graphic display systems having paired memory arrays therein that can be row accessed with 2(2n) degrees of freedom

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036291A KR100297716B1 (ko) 1998-09-03 1998-09-03 높은멀티비트자유도의반도체메모리장치

Publications (2)

Publication Number Publication Date
KR20000018627A true KR20000018627A (ko) 2000-04-06
KR100297716B1 KR100297716B1 (ko) 2001-08-07

Family

ID=19549477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036291A KR100297716B1 (ko) 1998-09-03 1998-09-03 높은멀티비트자유도의반도체메모리장치

Country Status (2)

Country Link
US (1) US6680736B1 (ko)
KR (1) KR100297716B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
US4965751A (en) 1987-08-18 1990-10-23 Hewlett-Packard Company Graphics system with programmable tile size and multiplexed pixel data and partial pixel addresses based on tile size
US5056044A (en) 1989-12-21 1991-10-08 Hewlett-Packard Company Graphics frame buffer with programmable tile size
US5270973A (en) * 1990-08-06 1993-12-14 Texas Instruments Incorporated Video random access memory having a split register and a multiplexer
US5517609A (en) 1990-08-06 1996-05-14 Texas Instruments Incorporated Graphics display system using tiles of data
US5266941A (en) 1991-02-15 1993-11-30 Silicon Graphics, Inc. Apparatus and method for controlling storage of display information in a computer system
JPH06167958A (ja) * 1991-03-28 1994-06-14 Texas Instr Inc <Ti> 記憶装置
US5539696A (en) * 1994-01-31 1996-07-23 Patel; Vipul C. Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations
JPH08123969A (ja) * 1994-10-28 1996-05-17 Mitsubishi Electric Corp マッピング装置
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
US5815168A (en) 1995-06-23 1998-09-29 Cirrus Logic, Inc. Tiled memory addressing with programmable tile dimensions
JP3824689B2 (ja) * 1995-09-05 2006-09-20 株式会社ルネサステクノロジ 同期型半導体記憶装置
KR100192574B1 (ko) * 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
JP3432354B2 (ja) * 1996-04-30 2003-08-04 株式会社東芝 メモリ回路
US6510098B1 (en) * 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
US5896337A (en) * 1998-02-23 1999-04-20 Micron Technology, Inc. Circuits and methods for multi-level data through a single input/ouput pin
US5986945A (en) * 1999-04-20 1999-11-16 Winbond Electronics Corporation Memory device output circuit having multiple operating modes

Also Published As

Publication number Publication date
US6680736B1 (en) 2004-01-20
KR100297716B1 (ko) 2001-08-07

Similar Documents

Publication Publication Date Title
US4991110A (en) Graphics processor with staggered memory timing
US5917770A (en) Semiconductor memory device for temporarily storing digital image data
US5442748A (en) Architecture of output switching circuitry for frame buffer
KR100245535B1 (ko) 이중 뱅크 메모리와 이를 사용하는 시스템
EP0225059B1 (en) Semiconductor memory
US4903217A (en) Frame buffer architecture capable of accessing a pixel aligned M by N array of pixels on the screen of an attached monitor
US5585863A (en) Memory organizing and addressing method for digital video images
EP0398510B1 (en) Video random access memory
US6297857B1 (en) Method for accessing banks of DRAM
EP0492840B1 (en) Videographics display system
US5404448A (en) Multi-pixel access memory system
JPH07287978A (ja) ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム
US5361339A (en) Circuit for fast page mode addressing of a RAM with multiplexed row and column address lines
US5517609A (en) Graphics display system using tiles of data
KR100297716B1 (ko) 높은멀티비트자유도의반도체메모리장치
WO1985002935A1 (en) Semiconductor memory device for serial scan applications
US5991186A (en) Four-bit block write for a wide input/output random access memory in a data processing system
EP0766866B1 (en) A continuous page random access memory and systems and methods using the same
US5870108A (en) Information handling system including mapping of graphics display data to a video buffer for fast updation of graphic primitives
JPH06102842A (ja) 分割シリアルレジスタ及び動作カウンタの付いたビデオランダムアクセスメモリを含むグラフィックディスプレイシステム
JP2633251B2 (ja) 画像メモリ素子
JPH05113768A (ja) フレームメモリ回路
JPH03280088A (ja) 画像表示システムおよび画像メモリへのベクタの高速描画方式
JPH10333875A (ja) メモリアクセス装置及びその記録媒体
JPH04362692A (ja) マルチポートメモリ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980903

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19980903

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000822

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010410

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010524

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010525

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040329

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050407

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060502

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070418

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20080502

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20090514

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20100429

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20110429

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee