KR20000002107A - Ball grid array package manufacturing method - Google Patents
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Abstract
본 발명은 하나의 폴리이미드 테이프에 복수개의 BGA 패키지를 형성한 후 폴리이미드 테이프 상에 형성된 상태로 복수개의 BGA 패키지를 동시에 테스트한 후, BGA 패키지를 폴리이미드 테이프로부터 분리시켜 개별 BGA 패키지를 제작함으로써, 테스트 시간을 단축시킴과 동시에 BGA 패키지의 손상이 감소되도록 BGA 패키지 제조하는 방법에 관한 것으로, 본 발명에 의하면 복수개의 BGA 패키지가 형성될 크기를 갖는 폴리이미드 테이프에 복수개의 BGA 패키지를 형성한 후 복수개의 BGA 패키지가 폴리이미드 테이프로부터 절단되지 않은 상태에서 소정 테스트를 수행하고, 테스트가 완료된 후 폴리이미드 테이프에 형성된 복수개의 BGA 패키지를 하나 하나 절단하여 완성된 BGA 패키지를 제작한다.According to the present invention, after forming a plurality of BGA packages on one polyimide tape and simultaneously testing the plurality of BGA packages while being formed on the polyimide tape, the BGA packages are separated from the polyimide tape to produce individual BGA packages. In addition, the present invention relates to a method for manufacturing a BGA package to shorten test time and reduce damage to a BGA package. According to the present invention, a plurality of BGA packages are formed on a polyimide tape having a size in which a plurality of BGA packages are to be formed. A predetermined test is performed while a plurality of BGA packages are not cut from the polyimide tape, and after the test is completed, a plurality of BGA packages formed on the polyimide tape are cut one by one to produce a completed BGA package.
Description
본 발명은 볼 그리드 어레이 패키지(Ball Grid Array package;이하 BGA 패키지)의 제조 방법에 관한 것으로, 더욱 상세하게는 하나의 폴리이미드 테이프에 복수개의 BGA 패키지를 형성하여 폴리이미드 테이프 상에 형성된 복수개의 BGA 패키지를 동시에 테스트한 후, BGA 패키지를 폴리이미드 테이프로부터 분리시켜 개별 BGA 패키지를 제작함으로써, 테스트 시간을 단축시킴과 동시에 BGA 패키지의 손상이 감소되도록 한 BGA 패키지 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a ball grid array package (hereinafter referred to as a BGA package), and more particularly, a plurality of BGAs formed on a polyimide tape by forming a plurality of BGA packages on one polyimide tape. The present invention relates to a method for manufacturing a BGA package, in which the BGA package is separated from polyimide tape and then produced by separate BGA packages, thereby reducing test time and reducing damage to the BGA package.
최근들어 전자·정보 기기의 소형화, 고성능화 경향에 의하여 전자·정보 기기들은 보다 집적도가 높은 대용량의 반도체 칩을 요구하게 되고, 이 요구에 따라서 대용량의 반도체 칩의 개발이 가속되고 있다.In recent years, due to the trend toward miniaturization and high performance of electronic and information devices, electronic and information devices require higher density and higher density semiconductor chips, and according to this demand, development of large capacity semiconductor chips has been accelerated.
대용량을 갖는 반도체 칩은 용량에 비례하여 점차 반도체 칩 크기도 커지고 있지만, 이와 같이 점차 증가하는 반도체 칩의 크기는 발전되고 있는 패키지 기술에 의하여 보완되고 있다.Although the semiconductor chip having a large capacity is gradually increasing in size in proportion to the capacity, the size of the semiconductor chip which is gradually increased is complemented by the developing package technology.
이를 구현하기 위하여 최근에는 반도체 칩 크기의 120％에 근접하는 칩 스케일 패키지의 하나인 BGA 패키지(Ball Grid Array package)가 개발된 바 있다.Recently, a BGA package (Ball Grid Array package), which is one of chip scale packages approaching 120% of a semiconductor chip size, has been developed.
이와 같은 종래 BGA 패키지를 제작 방법을 간략하게 설명하면 먼저, 복수개의 BGA 패키지가 동시에 형성 가능한 면적을 갖는 폴리이미드 재질로 형성된 폴리이미드 테이프중 개별 BGA 패키지가 형성될 부분에 도전성 패턴과 솔더볼 패드가 형성된 랜드 패턴 및 솔더볼 패드에 대응하는 개구 홀과 랜드 패턴의 빔 리드와 대응하는 오픈 윈도우를 형성한다.Briefly describing a method of manufacturing such a conventional BGA package, first, a conductive pattern and a solder ball pad are formed on a portion of a polyimide tape formed of a polyimide material having an area in which a plurality of BGA packages can be formed at the same time to form individual BGA packages. An opening hole corresponding to the land pattern and the solder ball pad and an open window corresponding to the beam lead of the land pattern are formed.
이후, 랜드 패턴에 형성된 도전성 패턴의 단부 부분에 형성되는 빔 리드는 폴리이미드 테이프의 후면에 일측면이 접착된 탄성 중합체의 타측면에 부착된 반도체 칩의 본딩 패드에 대응하여 빔 리드 본딩된다.Subsequently, the beam leads formed at the end portions of the conductive patterns formed in the land patterns are beam lead bonded in correspondence with the bonding pads of the semiconductor chip attached to the other side of the elastomer having one side bonded to the rear surface of the polyimide tape.
이어서, 랜드 패턴의 솔더볼 패드에는 솔더볼이 어탯치되고, 폴리이미드 테이프와 반도체 칩의 측면을 인캡슐런트(encapsulant)한 후, 폴리이미드 테이프 상에 형성된 복수개의 완성된 BGA 패키지는 폴리이미드 테이프로부터 절단되어 분리된다.Then, a solder ball is attached to the land pattern solder ball pad, and the encapsulant of the polyimide tape and the side of the semiconductor chip is encapsulated, and then a plurality of completed BGA packages formed on the polyimide tape are cut from the polyimide tape. Are separated.
개별적으로 분리된 BGA 패키지는 다시 테스트 설비에 의하여 테스트 소켓 등에 로딩되어 테스트되고, 테스트가 종료됨으로써 BGA 패키지의 제작이 완료된다.Individually separated BGA packages are again loaded and tested by a test facility in a test socket and the like, and the test is completed to manufacture the BGA packages.
그러나, 이와 같이 폴리이미드 테이프에 복수개의 BGA 패키지를 형성한 후 복수개의 BGA 패키지를 다시 개별 BGA 패키지로 분리한 후 테스트하는 방식은 취급이 용이하지 않은 BGA 패키지에 쉽게 손상을 입히고, 더욱이 개별적으로 분리된 BGA 패키지를 테스트 소켓으로 로딩하고 테스트가 종료된 후 다시 테스트 소켓으로부터 분리해야 함으로 BGA 패키지 제작 공정수가 증가되는 문제점이 있다.However, the method of forming a plurality of BGA packages on polyimide tape and then separating and testing the plurality of BGA packages into individual BGA packages easily damages the unmanageable BGA packages and further separates them. There is a problem in that the number of BGA package manufacturing process is increased because the BGA package is loaded into the test socket and separated from the test socket again after the test is completed.
따라서, 본 발명에 의한 볼 그리드 어레이 패키지 제조 방법은 이와 같은 종래의 문제점을 감안한 것으로써, 본 발명의 목적은 BGA 패키지의 손상을 극소화시킴과 동시에 BGA 패키지 제작 공정수가 감소되도록 함에 있다.Accordingly, the method for manufacturing a ball grid array package according to the present invention takes into account such a conventional problem, and an object of the present invention is to minimize damage to a BGA package and to reduce the number of BGA package manufacturing processes.
본 발명의 다른 목적들은 후술될 본 발명의 상세한 설명에서 더욱 명확해질 것이다.Other objects of the present invention will become more apparent from the following detailed description of the invention.
도 1은 본 발명에 의한 볼 그리드 어레이 패키지 제조 방법을 도시한 순서도.1 is a flow chart illustrating a method for manufacturing a ball grid array package according to the present invention.
도 2는 한 장의 폴리이미드 테이프에 복수매의 볼 그리드 어레이 패키지가 형성된 것을 도시한 사시도.FIG. 2 is a perspective view illustrating a plurality of ball grid array packages formed on one piece of polyimide tape. FIG.
도 3은 도 2의 I-I' 단면도.3 is a cross-sectional view taken along line II ′ of FIG. 2.
도 4는 본 발명에 의한 볼 그리드 어레이 패키지를 테스트하는 설비를 도시한 설명도.4 is an explanatory diagram showing a facility for testing a ball grid array package according to the present invention.
도 5는 도 4의 원내 확대도.FIG. 5 is an enlarged view of the circle of FIG. 4; FIG.
이와 같은 본 발명의 목적을 달성하기 위한 볼 그리드 어레이 패키지 제조 방법은 인쇄회로 기판의 역할을 하도록 도전성 패턴과 솔더볼 패드 및 솔더볼 패드와 대응하는 개구 홀과 도전성 패턴의 빔 리드와 대응하는 위치에 형성된 오픈 윈도우가 형성된 폴리이미드 테이프에 복수개의 BGA 패키지가 형성되도록 한 상태에서 도전성 패턴은 반도체 칩과 본딩시키고, 솔더볼 패드에는 외부 단자 역할을 하는 솔더볼을 어탯치하고, 솔더볼까지 어탯치된 BGA 패키지를 개별 패키지로 절단하지 않은 상태에서 모든 BGA 패키지를 테스트한 후에야 비로소 폴리이미드 테이프에 형성된 모든 BGA 패키지를 개별 BGA 패키지로 절단한다.The ball grid array package manufacturing method for achieving the object of the present invention is an opening formed in the conductive pattern, the solder ball pad and the opening hole corresponding to the solder ball pad and the solder lead and the beam lead of the conductive pattern to serve as a printed circuit board The conductive pattern is bonded to the semiconductor chip in a state where a plurality of BGA packages are formed on the window-formed polyimide tape, the solder ball pads attach solder balls that serve as external terminals, and the BGA packages attached to the solder balls are individually packaged. Only after all the BGA packages have been tested without cutting them, will all the BGA packages formed on the polyimide tape be cut into individual BGA packages.
이때, BGA 패키지의 테스트는 폴리이미드 테이프에 형성된 복수개의 BGA 패키지에 형성된 모든 솔더볼에 전기 신호가 인가되도록 형성된 프로브에 의하여 수행된다.In this case, the test of the BGA package is performed by a probe formed to apply an electrical signal to all the solder balls formed on the plurality of BGA packages formed on the polyimide tape.
이하, 본 발명에 의한 볼 그리드 어레이 패키지 제조 방법을 첨부된 도 1의 순서도 및 도 2 내지 도 5를 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a ball grid array package according to the present invention will be described with reference to the flowchart of FIG. 1 and FIGS. 2 to 5.
본 발명에서는 볼 그리드 어레이 패키지중 바람직하게 미세 간극 볼 그리드 어레이 패키지(fine pitch ball grid array package)를 사용하기로 한다.In the present invention, a fine pitch ball grid array package is preferably used among the ball grid array packages.
볼 그리드 어레이 패키지 제조 방법은 크게 보아 BGA 패키지를 테스트하는 단계(단계 200)를 기준으로 테스트 단계(단계 200) 이전에 수행되는 전공정(단계 100)과, 테스트 단계(단계 200), 테스트 단계(단계 200) 이후에 수행되는 후공정(단계 300)으로 나뉘어질 수 있다.The method of manufacturing the ball grid array package is largely based on the pre-process (step 100), the test step (step 200), and the test step (step 100) performed before the test step (step 200) based on the step of testing the BGA package (step 200). The process may be divided into a post process (step 300) performed after step 200).
전공정(단계 100)은 다음의 단계들을 포함한다.The preprocess (step 100) includes the following steps.
먼저, 폴리이미드 테이프(10)는 일실시예로 복수개의 BGA 패키지(20)가 형성 가능한 면적을 갖는다.First, the polyimide tape 10 has an area in which a plurality of BGA packages 20 can be formed in one embodiment.
이와 같은 면적을 갖는 폴리이미드 테이프(10)에는 후술될 반도체 칩(50)의 본딩 패드(55)가 노출되도록 오픈 윈도우(15)와 후술될 솔더볼 패드에 대응하는 위치에 형성된 개구 홀이 형성된다(단계 10).In the polyimide tape 10 having such an area, an opening hole formed at a position corresponding to the open window 15 and the solder ball pad to be described later is formed to expose the bonding pad 55 of the semiconductor chip 50 to be described later ( Step 10).
이후, 도전성 패턴, 솔더볼 패드로 형성된 랜드 패턴 그룹(30)이 형성된다(단계 20).Thereafter, land pattern groups 30 formed of conductive patterns and solder ball pads are formed (step 20).
이때, 랜드 패턴 그룹(30)은 형성할 BGA 패키지(20)의 개수로 즉, 앞서 언급하였듯이 폴리이미드 테이프 상에 복수개가 형성된다.In this case, a plurality of land pattern groups 30 are formed on the polyimide tape, that is, the number of BGA packages 20 to be formed.
이 랜드 패턴 그룹(30)이 형성되는 단계를 보다 상세하게 설명하면, 폴리이미드 테이프(10)의 일측면에는 두께가 얇은 동판(미도시)이 부착되고, 동판에는 다시 포토레지스트막(미도시)이 스핀 코팅 등의 방식에 의하여 도포된다. 이후, 랜드 패턴 그룹(30)이 형성될 부분을 제외한 나머지 포토레지스트막을 제거한 후 폴리이미드 테이프(10)를 식각 챔버 또는 식각 용액에 넣어 포토레지스트막에 의하여 보호받지 못하는 동판 부분을 식각한다. 동판의 식각이 종료되면, 폴리이미드 테이프(10)를 세정한 후 폴리이미드 테이프(10)에 남아 있는 모든 포토레지스트막을 제거하여 폴리이미드 테이프에는 패터닝된 도전성 패턴 그룹(32)과 솔더볼 패드 그룹(35)으로 구성된 랜드 패턴 그룹(30)만이 남도록 한다.When the land pattern group 30 is formed in more detail, a thin copper plate (not shown) is attached to one side of the polyimide tape 10, and a photoresist film (not shown) is again attached to the copper plate. It is applied by a method such as spin coating. Subsequently, after removing the remaining photoresist layer except for the portion where the land pattern group 30 is to be formed, the polyimide tape 10 is placed in an etching chamber or an etching solution to etch copper portions that are not protected by the photoresist layer. After the etching of the copper plate is finished, the polyimide tape 10 is cleaned, and then all photoresist layers remaining on the polyimide tape 10 are removed. The patterned conductive pattern group 32 and the solder ball pad group 35 are formed on the polyimide tape. Only the land pattern group 30 composed of) remains.
폴리이미드 테이프(10)에 랜드 패턴 그룹(30)만이 남게되면, 폴리이미드 테이프(10)중 랜드 패턴 그룹(30)이 형성되지 않은 타측면에는 탄성 중합체(40)의 일측면이 부착된다(단계 30).When only the land pattern group 30 remains on the polyimide tape 10, one side of the elastomer 40 is attached to the other side of the polyimide tape 10 in which the land pattern group 30 is not formed (step 30).
이후, 탄성중합체(40)의 타측면에는 반도체 칩(50)의 상면이 부착된다(단계 40). 이때 주의할 것은 탄성중합체(40)의 전체 크기는 반도체 칩(50)의 크기보다 작음으로써 반도체 칩(50)의 상면 에지를 따라 형성되는 복수개의 본딩 패드(55)를 덮지 않도록 하여야 한다.Thereafter, the upper surface of the semiconductor chip 50 is attached to the other side of the elastomer 40 (step 40). In this case, it should be noted that the overall size of the elastomer 40 is smaller than the size of the semiconductor chip 50 so as not to cover the plurality of bonding pads 55 formed along the top edge of the semiconductor chip 50.
이후, 빔 리드 본더인 캐필러리(미도시)를 이용하여 빔 리드(32a)와 본딩 패드(55)를 빔 리드 본딩한다(단계 50).Thereafter, the beam lead 32a and the bonding pad 55 are beam lead bonded using a capillary (not shown) which is a beam lead bonder (step 50).
이어서, 랜드 패턴 그룹(30)의 솔더볼 패드 그룹(35)의 상면에 솔더볼(35a)을 어탯치한다(단계 60)Next, the solder ball 35a is attached to the upper surface of the solder ball pad group 35 of the land pattern group 30 (step 60).
솔더볼 패드 그룹(35)의 상면에 솔더볼(35a)이 안착되는 전공정(단계 100)이 종료되어 폴리이미드 테이프(10)에 절단되지 않은 복수개의 BGA 패키지(20)가 형성되면, 형성된 BGA 패키지(20)를 테스트하는 테스트 단계가 수행된다(단계 200).When the pre-process (step 100) at which the solder balls 35a are seated on the upper surface of the solder ball pad group 35 is completed, a plurality of uncut BGA packages 20 are formed on the polyimide tape 10. A test step of testing 20) is performed (step 200).
이때, BGA 패키지(20)의 테스트 단계(200)에서는 폴리이미드 테이프(10)에 복수개의 BGA 패키지(20)가 형성되어 있음으로 각각의 BGA 패키지(20)를 하나씩 또는 동시에 모든 BGA 패키지(20)의 테스트가 가능하다.In this case, in the test step 200 of the BGA package 20, since the plurality of BGA packages 20 are formed on the polyimide tape 10, each BGA package 20 is one or all of the BGA packages 20 simultaneously. Test is possible.
이때, 테스트 방법으로는 도 4, 도 5에 도시된 바와 같이 BGA 패키지(20)에 형성된 솔더볼(35a)에 테스트 설비(200)의 프로브(250)가 접속되어 프로브(250)로부터 인가된 전기 신호에 의하여 테스트가 수행된다.In this case, as a test method, as shown in FIGS. 4 and 5, the probe 250 of the test facility 200 is connected to the solder ball 35a formed in the BGA package 20 to apply an electrical signal applied from the probe 250. The test is performed by.
이후, 테스트 단계(단계 200)가 수행되면 후공정이 진행된다(단계 300).Thereafter, when the test step (step 200) is performed, the post-process proceeds (step 300).
후공정(단계 300)은 BGA 패키지 테스트 단계(단계 200)가 수행된 후, 폴리이미드 테이프(10)에 형성된 각각의 BGA 패키지(20)를 BGA 패키지 절단 영역(점선으로 표기된 부분;17)을 따라서 개별 패키지로 절단하는 공정으로 이 후공정(단계 300)에 의하여 완전한 하나의 BGA 패키지가 제작된다.The post process (step 300) is performed after the BGA package test step (step 200) is performed, and each BGA package 20 formed on the polyimide tape 10 is along the BGA package cutting region (parts indicated by dotted lines; 17). In the process of cutting into individual packages, this complete process (step 300) produces a complete BGA package.
이상에서 상세하게 설명한 바와 같이, 복수개의 BGA 패키지가 형성될 크기를 갖는 폴리이미드 테이프에 복수개의 BGA 패키지를 형성한 후 복수개의 BGA 패키지가 폴리이미드 테이프로부터 절단되지 않은 상태에서 소정 테스트를 수행하고, 테스트가 완료된 후 폴리이미드 테이프에 형성된 복수개의 BGA 패키지를 하나 하나 절단하여 완성된 BGA 패키지를 제작한다.As described in detail above, after forming a plurality of BGA packages on a polyimide tape having a size on which a plurality of BGA packages are to be formed, a predetermined test is performed while the plurality of BGA packages are not cut from the polyimide tape, After the test is completed, a plurality of BGA packages formed on the polyimide tape are cut one by one to produce a finished BGA package.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980022683A KR20000002107A (en) | 1998-06-17 | 1998-06-17 | Ball grid array package manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980022683A KR20000002107A (en) | 1998-06-17 | 1998-06-17 | Ball grid array package manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002107A true KR20000002107A (en) | 2000-01-15 |
Family
ID=19539758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980022683A Withdrawn KR20000002107A (en) | 1998-06-17 | 1998-06-17 | Ball grid array package manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000002107A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746122B2 (en) | 2006-02-10 | 2010-06-29 | Hynix Semiconductor Inc. | Input buffer for semiconductor memory apparatus |
| US20160302967A1 (en) * | 2013-09-25 | 2016-10-20 | Samsung Life Public Welfare Foundation | Device for treating ocular diseases caused by increased intraocular pressure |
-
1998
- 1998-06-17 KR KR1019980022683A patent/KR20000002107A/en not_active Withdrawn
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| US7746122B2 (en) | 2006-02-10 | 2010-06-29 | Hynix Semiconductor Inc. | Input buffer for semiconductor memory apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980617 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |