KR19990088624A

KR19990088624A - 고속샘플홀드어플리케이션을위한저전압버퍼증폭기

Info

Publication number: KR19990088624A
Application number: KR1019990019367A
Authority: KR
Inventors: 나가라즈크리쉬나스와미
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1998-05-29
Filing date: 1999-05-28
Publication date: 1999-12-27
Also published as: EP0961401A1; US6259316B1; JP2000223969A; TW435002B

Abstract

제2단(M5, M6)과 직렬이면서 입력 전압(V_in)에 의해 제어되는 추가적인 트랜지스터(M9)와 증폭기의 제1단(M2 및 M3의 접합점)의 출력과 소스 폴로어 트랜지스터(M7)의 게이트 단자 사이의 커패시터 레벨 시프터(C1)의 증폭기가 부가된다. 제1단과 소스 폴로어단 사이의 신호가 상승 dc 전압 시프트를 참조하도록 상기 커패시터(C1)가 충전되어 트랜지스터(M2 및 M3)가 포화 영역에서 동작하도록 제1단(M1 및 M2의 접합점)의 출력에서 영입력 전압을 유지시키면서 소스 폴로어 트랜지스터(M7)에 대한 영입력 게이트 전압을 접속시키거나 전원 전압보다 더 높게 유지시킨다.

Description

고속 샘플 홀드 어플리케이션을 위한 저전압 버퍼 증폭기{LOW VOLTAGE BUFFER AMPLIFIER FOR HIGH SPEED SAMPLE AND HOLD APPLICATIONS}

본 발명은, 주로 고속 샘플 홀드(sample and hold ; S/H) 회로와 관련하여 사용하기 위한 저전압 버퍼 증폭기에 관한 것이다.

샘플 홀드 회로는 일반적으로 고속 플래시(flash) 및 폴딩(folding) 아날로그-디지털(analog-digital ; A/D) 변환기의 정단에 사용된다. 이러한 A/D 변환기는 현대 통신 및 데이터 저장 집적 회로에 널리 이용된다. 상기 어플리케이션에서, 샘플 홀드(S/H) (샘플 홀드 또는 트랙 홀드(track and hold)) 회로는 대형 어레이의 비교기들을 구동해야 한다. 이는 상당한 부하 정전 용량을 나타내며, S/H 회로의 출력에서 고속 버퍼 증폭기를 요한다.

고속 어플리케이션에 대해 적절한 종래 기술의 버퍼 증폭기에 대한 회로 개략도가 도 1에 도시된다. 입력의 양극(positive) 단자(V_inp)에 대한 한 버퍼 및 입력의 음극(negative) 단자(V_inn)에 대한 또 한 버퍼의 두 버퍼가, 도 2에 도시된 바와 같이 차동(differential) S/H 회로에서 전형적으로 사용된다. 도 1에 도시된 바와 같은 버퍼 증폭기는 단순 차동 증폭기(M1 및 M2), 그 다음에 소스 폴로어(source follower)(트랜지스터 M7)를 구비한다. 입력(Vb)이 전체 증폭기에 대한 바이어스 전류를 제공한다. 회로의 간소화는 고속 동작으로 귀착된다. 그러나, 저전원 전압에서는, 상기 회로가 다음과 같은 두 가지 문제에 처한다 : 1) 소스 폴로어 트랜지스터(M7)의 동작을 위한 헤드룸(headroom) (전원 전압보다 더 낮은 전압)이 불충분하다. 2) 테일(tail) 전류원, 즉 트랜지스터(M4)를 통한 전류가 입력 신호의 완전한 스윙(swing)에서 포화 상태로 충분히 깊이 들어가는 것을 보증하는 것이 어렵다. 이는 테일 전류의 변조를 발생시켜, 고조파 왜곡을 일으킨다.

그러므로, 종래 기술의 회로에 내재한 상기 문제점들을 처리하고 최소화하는 고속 S/H 어플리케이션을 사용하기에 알맞은 버퍼 증폭기 회로에 대한 필요가 있음이 용이하게 명백하다.

본 발명에 따르면, 상기 언급한 바람직한 결과를 제공하는 데이타 통신, 데이타 저장 및 여타 고속 어플리케이션을 사용하기에 알맞은, 신규한 저전압 버퍼 증폭기가 제공된다.

간단히 말하자면, 증폭기의 제1단(M2와 M3의 접합점)의 출력과, 소스 폴로어 트랜지스터(M7)의 게이트 단자 사이의 커패시터 레벨 시프터(C1)와, 제2단(M5, M6)과 직렬이면서 입력 전압(V_in)에 의해 제어되는 추가된 트랜지스터(M9)를 도 1에 예시된 바와 같은 종래 기술의 증폭기에 추가함으로써 상기한 바가 달성된다. 상기 커패시터(C1)는 제1단과 소스 폴로어단 사이에서의 신호가 상승(upward) dc 전압 시프트를 참조하도록 충전되므로, 트랜지스터(M2 및 M3)가 포화 영역에서 동작하도록 제1단 (M1과 M2의 접합점)의 출력에서의 영입력(quiescent) 전압을 충분히 낮게 유지시키면서 소스 폴로어 트랜지스터(M7)에 대한 영입력 게이트 전압을 접속하도록 유지시키거나, 심지어 전원 전압보다 더 높게 유지시킨다.

도 1은 고속 어플리케이션에 적절한 종래 기술의 버퍼 증폭기의 개략도.

도 2는 종래 기술에 따른 차동 샘플 홀드(S/H) 회로의 단순화된 개략도.

도 3은 본 발명의 원리에 따른 버퍼 증폭기의 개략도.

도 4는 커패시터 레벨 시프터를 리프레시하기 위한 본 발명에 따른 구현을 도시한 도면.

도 5는 커패시터 레벨 시프터를 리프레시하기 위한 본 발명에 따른 또 다른 실시예를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

M1, M2, M3, M4, M5, M6, M7 : 트랜지스터

C1, C2 : 커패시터

Vin, Vb : 입력 전압

AZ : 스위치, 입력 신호

ph1, ph2 : 위상

본 발명의 실시예는 예시와 서술의 목적으로 선택되었고 첨부된 도면을 참조로 도시된다.

도면 전반에 있어서, 동일 또는 유사 소자는 동일 번호에 의해 참조된다.

도 3을 참조하면, 본 발명의 원리를 예시하는 버퍼 증폭기 회로의 구현이 도시되어 있다. 트랜지스터(M5)의 드레인 전극에 연결된 드레인 전극 및 트랜지스터 M6의 드레인 전극에 연결된 소스 전극을 가진 트랜지스터(M9)의 추가에 의해, 도 2의 회로가 변경되었다. 트랜지스터(M9)의 입력은 트랜지스터(M1)에 대한 입력과 동일한 V_in이다. 게다가, 커패시터(C1)가, 트랜지스터(M2 및 M3)의 제1단 드레인 전극의 접합점으로부터 소스 폴로어 트랜지스터(M7)의 게이트로의 경로에 직렬로 배치된다. 풀-업 트랜지스터(M3)에 대한 바이어스 전압이, 입력 트랜지스터 쌍(M1 및 M2)과 그 테일 전류 트랜지스터(M4)를 복제한 트랜지스터(M9, M6, 및 M5)로 구성된 분기로부터 유도된다. 트랜지스터(M1 및 M2)가, (저항기와 같이 동작하는) 부하인 트랜지스터(M3)를 통해 전달하는 차동 전류를 생성한다. 그래서 입력 신호에 기인한 입력 테일 전류의 임의의 변조도 트랜지스터(M3)의 드레인 전류에서 또한 반영된다. 이는 테일 전류의 변조에 기인한 임의의 왜곡도 소거한다. 입력이 샘플 및 홀드되는 사실이 입력으로부터 트랜지스터(M3)의 드레인 전류까지의 추가 지연에 대해 상기 소거를 확실하게 한다.

도 3에 예시된 증폭기의 또 다른 특성은 제1단(트랜지스터 M2와 M3의 접합점)의 증폭된 출력과 소스 폴로어(트랜지스터 M7)의 게이트 단자 사이에 연결된 커패시터 레벨 시프터(C1)이다. 상기 커패시터(C1)는, 제1단으로부터 소스 폴로어로의 신호가 제1단으로부터 소스 폴로어단으로까지의 상승 dc 전압 시프트를 참조하도록 충전된다. 출력(V₀)은 레벨 시프트 버퍼 트랜지스터를 가진 트랜지스터(M2와 M3)의 접합점의 출력이다. 그래서, 트랜지스터(M2 및 M3)가 포화 영역에서 동작하도록 제1단(트랜지스터 M2 및 M3의 드레인 전극의 접합점)의 출력에서의 영입력 전압이 충분히 낮게 유지되면서 소스 폴로어(M7)에 대한 영입력 게이트 전압이 전원 전압에 접속 (또는 심지어 전원 전압보다 더 높게)될 수 있다. 이는 소스 폴로어 트랜지스터(M7)에 대한 헤드룸을 향상시킨다.

커패시터(C1)를 적절한 값에 충전하는 것은 두 가지 방법으로 달성될 수 있다. 첫번째 방법은 도 4에 도시된 바와 같이 적절한 전압을 커패시터(C1)에 직접 인가함으로써 커패시터(C1)를 정확한 전압에 초기에 충전하는 것이다. 신호(AZ)가 하이(high)인 시기동안, 전압(Vb1 및 Vb2)이 커패시터(C1) 양단에 인가된다. 도 4에 도시된 바와 같이 신호(AZ)에 응답하고 그에 의해 접속된 스위치(AZ)와 함께 트랜지스터(M11 및 M12)를 연결한 다이오드를 이용하여 상기 전압이 유도될 수 있다. 상기 접근법으로, 커패시터(C1) 양단의 전압이 트랜지스터(M12)의 Vgs 드롭(drop)과 동일하다. 입력 신호(AZ)가 하이인 때, 증폭기의 제1단(트랜지스터 M2 및 M3)이 고임피던스 상태로 되게 하여, 전압(Vb1)의 소스가 어떤 전류도 유출(sink) 또는 유입(source)할 필요는 없다. 이는 고속의 동작에서 성능에 영향을 미칠 커패시터(C1)와 직렬로 임의의 스위치를 사용하는 것을 피하게 한다. 커패시터(C1)를 재충전시키도록 다시 일시적으로 스위치(AZ)를 닫게 하는 입력(AZ)에 대한 또 다른 펄스의 발생으로 커패시터(C1)가 다시 리프레시되기 전에, 커패시터(C1)가 일단 충전되면 다음 수 클럭 사이클에 걸쳐 배터리로서 작동한다. 상기 리프레싱이 수행되어야 하는 주파수는 누출 전류의 함수이다. 하드 디스크 드라이브 판독 채널 어플리케이션에서, 상기 업데이트하는 것은 A/D 변환기가 어떠한 데이타의 처리도 요구되지 않을 때 서보 웨지(servo wedge)의 시작 또는 끝에서 수행될 수 있다.

커패시터(C1) 양단의 전압을 리프레시하기 위한 제2공정이 도 5에 도시된다. 상기 구성은 A/D 변환기가 계속해서 사용가능해야만 하는 어플리케이션에 적절하다. 여기서, 커패시터(C1)는 스위치된 커패시터(C2)를 수단으로 하여 정확한 전압으로 계속해서 트리클 충전된다. 매 클럭 사이클의 위상(ph1)동안, 커패시터(C2)가 적절한 바이어스 전압, Vb2 - Vb1으로 충전되는 것을 허용하면서, 스위치(ph1)가 닫히고 스위치(ph2)가 열리며, 이에 반하여 위상(ph2)동안, 커패시터(C1)이 커패시터(C1)에 평행하게 평행하게 연결되는 것을 허용하면서, 스위치(ph2)가 닫히고 스위치(ph1)가 열린다. 이는 커패시터(C1)를 언제나 적절한 전압으로 충전되게 유지시킨다. 커패시터(C2)는 오직 커패시터(C1)로부터 임의의 누출을 벌충하도록 요구될 뿐이기 때문에, 커패시터(C2)와 관련된 스위치(ph1 및 ph2)의 크기뿐만 아니라 커패시터(C2)의 값도 매우 작을 수 있다. 이는 업데이트하는 공정으로부터 충전 피드스루(feedthrough) 효과를 최소화시킨다. 더우기 피드스루 효과의 소거도 또한 S/H 회로의 의사-차동(pseudo-differential) 구조에 의해 제공된다.

본 발명의 증폭기는, 예를 들어 본 원의 최초 출원과 동일자에 제출되었고 그 내용이 본 원에 참조로써 활용되는 "극 시프팅 플래시 A/D 변환기 및 방법(Polarity Shifting Flash A/D Converter and Method)"으로 표제된 계류 중인 미국 잠정 출원 번호 제60/087,182호에 기술된 것과 같은 S/H 회로에서 사용가능하다.

본 발명이 특정 양호한 실시예를 참조하여 기술되었지만, 많은 변형과 변경이 본 기술에서의 숙련자에게는 명백할 것이다. 그러므로, 첨부된 특허청구범위가 종래 기술에 비추어서 모든 상기 변형과 변경을 포함하도록 가능한 한 널리 해석되는 것으로 의도된다.

본 발명에 따르면 데이타 통신, 데이타 저장 및 여타 고속 어플리케이션을 사용하기에 알맞은, 신규한 저전압 버퍼 증폭기를 제공하는 효과가 있다.

Claims

버퍼 증폭기에 있어서,

(a) 결합된 제1 차동 쌍 - 상기 차동 쌍은 그들 중의 하나에 대한 입력과 상기 쌍의 결합 위치에 연결된 바이어스 회로를 가짐 - ;

(b) 상기 제1 쌍 중 다른 하나에 연결된 부하(load);

(c) 출력 회로; 및

(d) 상기 부하와 상기 제1 쌍 중 상기 다른 하나에 상기 출력 회로를 연결시키는 레벨 시프터(shifter)

를 포함하는 버퍼 증폭기.
제1항에 있어서, 상기 출력 회로가 출력 단자, 및 상기 레벨 시프터와 상기 출력 단자 사이에 연결된 소스 폴로어(source follower)를 포함하는 버퍼 증폭기.
제1항에 있어서, 상기 레벨 시프터가 커패시터인 버퍼 증폭기.
제2항에 있어서, 상기 레벨 시프터가 커패시터인 버퍼 증폭기.
제1항에 있어서, 상기 제1 차동 쌍의 결합부에 연결된 바이어싱 회로를 더 포함하는 버퍼 증폭기.
제2항에 있어서, 상기 제1 차동 쌍의 결합부에 연결된 바이어싱 회로를 더 포함하는 버퍼 증폭기.
제3항에 있어서, 상기 제1 차동 쌍의 결합부에 연결된 바이어싱 회로를 더 포함하는 버퍼 증폭기.
제4항에 있어서, 상기 제1 차동 쌍의 결합부에 연결된 바이어싱 회로를 더 포함하는 버퍼 증폭기.
제1항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제2항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제3항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제4항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제5항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제6항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제7항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.
제8항에 있어서, 상기 제1 쌍 중 상기 다른 하나와 전원 사이에 연결된 제1 풀 업 트랜지스터, 및 상기 결합된 제1 차동쌍을 복제하는 회로를 더 포함하고, 상기 제1 풀 업 트랜지스터는 제2 차동 쌍과 제2 풀 업 트랜지스터를 포함하고, 상기 제1 및 제2 풀 업 트랜지스터의 제어 전극들은 상기 입력에 결합된 상기 제2 차동쌍 중 하나에 상호 간에 결합되는 버퍼 증폭기.