KR19990081106A - Memory block selection circuit - Google Patents
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Abstract
본 발명은 메모리 블록 선택 회로에 관한 것으로, 종래의 메모리 블록 선택 회로에 있어서는 일측 주소 및 타측 주소에 의해 선택된 메모리 블록은 입출력단의 사용 여부에 관계없이 전 입출력단에 해당하는 모든 메모리 블록이 동시에 선택되어 사용되지 않는 메모리 블록에도 전원이 공급되어 소자의 전류 소모율을 높이게 되는 문제점이 있었다. 따라서, 본 발명은 입출력단의 사용 여부에 따라 선택하지 않는 입출력단에 대하여 메모리 블록을 선택되지 않게 하여 소자의 동작 전류를 구동되는 입출력단에 맞게 최적화 시켜 전류 소모를 최소화 시키는 효과가 있다.The present invention relates to a memory block selection circuit, and in the conventional memory block selection circuit, a memory block selected by one address and the other address is simultaneously selected by all memory blocks corresponding to all input / output terminals regardless of whether the input / output terminal is used or not. There is a problem that power is also supplied to the unused memory block to increase the current consumption of the device. Therefore, the present invention has the effect of minimizing the current consumption by optimizing the operating current of the device to the driving input and output terminals by not selecting the memory block for the input and output terminals that are not selected according to the use of the input and output terminals.
Description
본 발명은 메모리 블록 선택 회로에 관한 것으로, 특히 메모리 소자의 동작에 있어서 입출력에 의존하여 메모리 블록을 선택함으로써, 사용하지 않는 입출력단에 대해서는 메모리 블록을 선택하지 않게 하여 메모리 소자의 동작시 전류소모를 최소화 시키는 메모리 블록 선택 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory block selection circuit. In particular, by selecting a memory block depending on input and output in operation of a memory device, the memory block is not selected for an unused input / output terminal, thereby reducing current consumption during operation of the memory device. Memory block selection circuit to minimize.
도1은 종래 메모리 블록 선택 회로의 실시예를 보인 회로도로서, 이에 도시된 바와 같이 일측 주소(Xi)와 타측 주소(Xj)를 낸드 조합하는 제1 낸드 게이트(NAND1)와; 상기 제1 낸드 게이트(NAND1)의 출력을 인버팅하여 제1 메모리 블록(MAT A) 선택신호를 출력하는 제1 인버터(INV1)와; 타측주소를 입력받아 이를 반전하여 출력하는 제5 인버터(INV5)와; 상기 제5 인버터(INV5)에 의하여 반전된 타측주소와 일측 주소(Xi)를 입력받아 낸드 조합하는 제2 낸드 게이트(NAND2)와; 상기 제2 낸드 게이트(NAND2) 의 출력을 반전하여 제2 메모리 블록(MAT B) 선택신호를 출력하는 제2 인버터(INV2)와; 일측주소를 입력받아 이를 반전하여 출력하는 제6 인버터(INV6)와; 상기 제6 인버터(INV6)에 의하여 반전된 일측 주소와 타측 주소(Xj)를 입력받아 낸드 조합하는 제3 낸드 게이트(NAND3)와; 상기 제3 낸드 게이트(NAND3)의 출력을 반전하여 제3 메모리 블록(MAT A) 선택신호를 출력하는 제3 인버터(INV3)와; 일측주소와 타측 주소를 입력받아 이를 반전하는 제7,8 인버터(INV7)(INV8)와; 상기 제7,8 인버터(INV7)(INV8)의 출력을 낸드 조합하는 제4 낸드 게이트(NAND4)와; 상기 제4 낸드 게이트(NAND4)의 출력을 반전하여 제4 메모리 블록(MAT D) 선택신호를 출력하는 제4 인버터(INV4)로 구성된 종래 메모리 블록 선택 회로의 동작 및 작용을 설명하면 다음과 같다.1 is a circuit diagram illustrating an embodiment of a conventional memory block selection circuit, and includes a first NAND gate NAND1 that NAND-combines one side address X i and the other side address X j as shown therein; A first inverter INV1 for inverting the output of the first NAND gate NAND1 and outputting a first memory block MAT A selection signal; A fifth inverter (INV5) which receives the other address and inverts and outputs it; A second NAND gate NAND2 configured to NAND-combine the other side address and one side address X i inverted by the fifth inverter INV5; A second inverter INV2 for inverting the output of the second NAND gate NAND2 and outputting a second memory block MAT B selection signal; A sixth inverter (INV6) for receiving one address and inverting and outputting the address; A third NAND gate NAND3 configured to NAND-combine one side address and the other side address X j inverted by the sixth inverter INV6; A third inverter (INV3) for inverting the output of the third NAND gate (NAND3) to output a third memory block (MAT A) selection signal; A seventh and eighth inverters INV7 and INV8 which receive one side address and the other side address and invert the same; A fourth NAND gate NAND4 for NAND combining the outputs of the seventh and eighth inverters INV7 and INV8; The operation and operation of the conventional memory block selection circuit including the fourth inverter INV4 for inverting the output of the fourth NAND gate NAND4 and outputting the fourth memory block MAT D selection signal will now be described.
먼저, 일측 주소와 타측 주소(Xi,Xj)가 모두 저전위로 입력되면, 저전위인 일측 주소(Xi)가 제7 인버터(INV7)를 통해 고전위로 반전되어 출력되고, 또한 저전위의 타측 주소(Xj)는 제8 인버터(INV8)를 통해 고전위로 반전되어 제4 낸드 게이트에 입력되고, 그에 따라 상기 고전위로 반전된 일측 주소와 타측 주소가 제4 낸드 게이트(NAND4)에 의해 저전위로 출력되고, 상기 저전위의 신호가 제4 인버터(INV4)에 의해 반전되어 고전위의 제4 메모리 블록(MAT D) 선택신호를 출력하게 된다.First, when both the one side address and the other address (X i , X j ) is input to the low potential, the one side address (X i ) that is the low potential is inverted to a high potential through the seventh inverter (INV7), and the other side of the low potential The address X j is inverted to high potential through the eighth inverter INV8 and input to the fourth NAND gate, and thus, the one side address and the other address inverted to the high potential are low potential by the fourth NAND gate NAND4. The low potential signal is inverted by the fourth inverter INV4 to output the high selection fourth memory block MAT D.
다음, 일측 주소(Xi)는 저전위로 입력되고, 타측 주소(Xj)는 고전위로 입력될 경우에는 저전위의 일측 주소는 제6 인버터(INV6)를 통해 고전위로 반전되어 출력되고, 상기 고전위의 일측 주소와 고전위의 타측 주소가 제3 낸드 게이트(NAND3)에 입력되어, 그에 따라 상기 고전위로 반전된 일측 주소와 타측 주소가 제3 낸드 게이트(NAND3)에 의해 저전위로 출력되고, 상기 저전위의 신호가 제3 인버터(INV3)에 의해 반전되어 고전위의 제3 메모리 블록(MAT C) 선택신호를 출력하게 된다.Next, when one side address X i is input at low potential and the other side address X j is input at high potential, one side address of the low potential is inverted to high potential through the sixth inverter INV6 and outputted. The one side address and the other side address of the high potential are input to the third NAND gate NAND3, and thus the one side address and the other side address inverted to the high potential are output at a low potential by the third NAND gate NAND3, and The low potential signal is inverted by the third inverter INV3 to output the high potential third memory block MATC selection signal.
다음, 일측 주소(Xi)는 고전위로 입력되고, 타측 주소(Xj)는 저전위로 입력될 경우에는 저전위의 타측 주소는 제5 인버터(INV5)를 통해 고전위로 반전되어 출력되고, 상기 고전위의 타측 주소와 고전위의 일측 주소가 제2 낸드 게이트(NAND2)에 입력되어, 그에 따라 상기 고전위로 반전된 타측 주소와 일측 주소가 제2 낸드 게이트(NAND2)에 의해 저전위로 출력되고, 상기 저전위의 신호가 제2 인버터(INV2)에 의해 반전되어 고전위의 제2 메모리 블록(MAT B) 선택신호를 출력하게 된다.Next, when one side address X i is input at high potential and the other side address X j is input at low potential, the other address of low potential is inverted to high potential through a fifth inverter INV5, and is outputted. The other side address and the one side address of the high potential are input to the second NAND gate NAND2, and the other side address and one side address inverted to the high potential are output at a low potential by the second NAND gate NAND2. The low potential signal is inverted by the second inverter INV2 to output the high potential second memory block MAT B selection signal.
마지막으로, 일측 주소와 타측 주소(Xi,Xj)가 모두 고전위로 입력되면, 제1 낸드 게이트(NAND1)에 의해 저전위로 출력되고, 상기 저전위의 신호가 제1 인버터(INV1)에 의해 반전되어 고전위의 제1 메모리 블록(MAT A) 선택신호를 출력하게 된다.Finally, when both the one side address and the other address (X i , X j ) is input at a high potential, the low potential is output by the first NAND gate (NAND1), the signal of the low potential by the first inverter (INV1). Inverted to output the high potential first memory block (MAT A) selection signal.
그러나, 상기 종래의 메모리 블록 선택 회로에 있어서는 일측 주소 및 타측 주소에 의해 선택된 메모리 블록은 입출력단의 사용 여부에 관계없이 전 입출력단에 해당하는 모든 메모리 블록이 동시에 선택되어 사용되지 않는 메모리 블록에도 전원이 공급되어 소자의 전류 소모율을 높이게 되는 문제점이 있었다.However, in the conventional memory block selection circuit, the memory block selected by the one side address and the other address is supplied to a memory block in which all memory blocks corresponding to all the input / output terminals are simultaneously selected regardless of whether the input / output terminal is used or not. There is a problem that the supply is to increase the current consumption rate of the device.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 입출력단의 사용 여부에 따라 선택하지 않는 입출력단에 대하여 메모리 블록을 선택되지 않게 하여 소자의 동작 전류를 구동되는 입출력단에 맞게 최적화 시키는 메모리 블록 선택 회로를 제공 하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and does not select a memory block for an input / output terminal that is not selected according to whether the input / output terminal is used, thereby driving the operating current of the device to the input / output terminal to be driven. The purpose is to provide a memory block selection circuit that is optimized for fit.
도1은 종래 메모리 블록 선택 회로의 실시예를 보인 회로도.1 is a circuit diagram showing an embodiment of a conventional memory block selection circuit.
도2는 본 발명 메모리 블록 선택 회로의 실시예를 보인 회로도.Fig. 2 is a circuit diagram showing an embodiment of the memory block selection circuit of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
INV10∼INV40 : 인버터 PM1 : 피모스 트랜지스터INV10 to INV40: Inverter PM1: PMOS transistor
NM1∼NM4 : 엔모스 트랜지스터 FS1 : 퓨즈NM1 to NM4: NMOS transistor FS1: Fuse
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 일측 주소(Xi)와 타측 주소(Xj)를 낸드 조합하는 제1 낸드 게이트와; 상기 제1 낸드 게이트의 출력을 반전하여 제1 메모리 블록 선택신호를 출력하는 제1 인버터와; 타측주소를 입력받아 이를 반전하여 출력하는 제5 인버터와; 상기 제5 인버터에 의하여 반전된 타측주소와 일측 주소(Xi)를 입력받아 낸드 조합하는 제2 낸드 게이트와; 상기 제2 낸드 게이트의 출력을 반전하여 제2 메모리 블록 선택신호를 출력하는 제2 인버터와; 일측주소를 입력받아 이를 반전하여 출력하는 제6 인버터와; 상기 제6 인버터에 의하여 반전된 일측 주소와 타측 주소를 입력받아 낸드 조합하는 제3 낸드 게이트와; 상기 제3 낸드 게이트의 출력을 반전하여 제3 메모리 블록 선택신호를 출력하는 제3 인버터와; 일측주소와 타측 주소를 입력받아 이를 반전하는 제7,8 인버터와; 상기 제7,8 인버터의 출력을 낸드 조합하는 제4 낸드 게이트와; 상기 제4 낸드 게이트의 출력을 반전하여 제4 메모리 블록 선택신호를 출력하는 제4 인버터로 구성된 메모리 블록 선택 회로에 있어서, 셋트바 신호를 입력받는 제10 인버터와; 퓨즈를 통하여 소오스에 전원전압을 입력받고, 게이트에 상기 제10 인버터의 출력전압을 인가받아 도통 제어되는 제1 피모스 트랜지스터와; 상기 제10 인버터의 출력을 반전하여 출력하는 제20 인버터와; 소오스가 상기 제1 피모스 트랜지스터의 드레인에 접속되고, 게이트가 상기 제20 인버터의 출력단에 접속된 제2 엔모스 트랜지스터와; 소오스가 상기 제2 엔모스 트랜지스터의 드레인에 접속되고, 드레인이 접지되고, 게이트에 전원전압이 인가된 제4 엔모스 트랜지스터와; 입력단이 상기 제1 피모스 트랜지스터와 제2 엔모스 트랜지스터의 접속점에 연결된 제30 인버터와; 드레인이 상기 제1 피모스 트랜지스터의 소오스에 접속되고, 소오스가 상기 제30 인버터의 입력단에 연결되며, 게이트가 상기 인버터의 출력단에 연결된 제1 엔모스 트랜지스터와; 소오스가 상기 제30 인버터의 입력단에 연결되고, 드레인이 상기 제2 엔모스 트랜지스터 및 제4 엔모스 트랜지스터의 공통 접속점에 접속되며 게이트가 상기 제30 인버터의 출력단에 연결된 제3 엔모스 트랜지스터와; 입력단이 상기 제30 인버터의 출력단과 연결되고, 출력단이 상기 각 낸드 게이트의 입력단과 공통으로 연결되는 제40 인버터를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The configuration of the present invention for achieving the above object comprises: a first NAND gate NAND combination of one side address (X i ) and the other side address (X j ); A first inverter for inverting the output of the first NAND gate to output a first memory block selection signal; A fifth inverter that receives the other address and inverts and outputs the reversed address; A second NAND gate configured to NAND-combine the other side address and one side address X i inverted by the fifth inverter; A second inverter for inverting the output of the second NAND gate and outputting a second memory block selection signal; A sixth inverter which receives one side address and inverts and outputs the one side address; A third NAND gate configured to NAND-combine one side address and the other side address inverted by the sixth inverter; A third inverter for inverting the output of the third NAND gate to output a third memory block selection signal; A seventh and eighth inverters which receive one side address and the other side address and invert the same; A fourth NAND gate NAND combining the outputs of the seventh and eighth inverters; A memory block selection circuit comprising a fourth inverter for inverting an output of the fourth NAND gate and outputting a fourth memory block selection signal, the memory block selection circuit comprising: a tenth inverter receiving a set bar signal; A first PMOS transistor configured to receive a power supply voltage through the fuse and to be electrically controlled by applying an output voltage of the tenth inverter to a gate; A twentieth inverter for inverting and outputting the output of the tenth inverter; A second NMOS transistor having a source connected to a drain of the first PMOS transistor, and a gate connected to an output terminal of the twentieth inverter; A fourth NMOS transistor having a source connected to a drain of the second NMOS transistor, a drain being grounded, and a power supply voltage applied to a gate; A thirtieth inverter having an input terminal connected to the connection point of the first PMOS transistor and the second NMOS transistor; A first NMOS transistor having a drain connected to a source of the first PMOS transistor, a source connected to an input terminal of the thirtieth inverter, and a gate connected to an output terminal of the inverter; A third NMOS transistor having a source connected to an input terminal of the thirtieth inverter, a drain connected to a common connection point of the second NMOS transistor and a fourth NMOS transistor, and a gate connected to an output terminal of the thirtieth inverter; An input terminal is connected to an output terminal of the thirtieth inverter, and an output terminal is achieved by further comprising a forty-fifth inverter connected in common to the input terminals of the respective NAND gates. When described in detail as follows.
도2는 본 발명에 의한 메모리 블록 선택 회로의 실시예를 보인 회로도로서, 이에 도시한 바와 같이 일측 주소(Xi)와 타측 주소(Xj)를 낸드 조합하는 제1 낸드 게이트(NAND1)와; 상기 제1 낸드 게이트(NAND1)의 출력을 인버팅하여 제1 메모리 블록(MAT A) 선택신호를 출력하는 제1 인버터(INV1)와; 타측주소를 입력받아 이를 반전하여 출력하는 제5 인버터(INV5)와; 상기 제5 인버터(INV5)에 의하여 반전된 타측주소와 일측 주소(Xi)를 입력받아 낸드 조합하는 제2 낸드 게이트(NAND2)와; 상기 제2 낸드 게이트(NAND2) 의 출력을 반전하여 제2 메모리 블록(MAT B) 선택신호를 출력하는 제2 인버터(INV2)와; 일측주소를 입력받아 이를 반전하여 출력하는 제6 인버터(INV6)와; 상기 제6 인버터(INV6)에 의하여 반전된 일측 주소와 타측 주소(Xj)를 입력받아 낸드 조합하는 제3 낸드 게이트(NAND3)와; 상기 제3 낸드 게이트(NAND3)의 출력을 반전하여 제3 메모리 블록(MAT C) 선택신호를 출력하는 제3 인버터(INV3)와; 일측주소와 타측 주소를 입력받아 이를 반전하는 제7,8 인버터(INV7)(INV8)와; 상기 제7,8 인버터(INV7)(INV8)의 출력을 낸드 조합하는 제4 낸드 게이트(NAND4)와; 상기 제4 낸드 게이트(NAND4)의 출력을 반전하여 제4 메모리 블록(MAT D) 선택신호를 출력하는 제4 인버터(INV4)로 구성된 메모리 블록 선택 회로에 있어서, 셋트바 신호(SETB)를 입력받는 제10 인버터(INV10)와; 퓨즈(FS1)를 통하여 소오스에 전원전압(VCC)을 입력받고, 게이트에 상기 제10 인버터(INV10)의 출력전압을 인가받아 도통 제어되는 제1 피모스 트랜지스터(PM1)와; 상기 제10 인버터(INV10)의 출력을 반전하여 출력하는 제20 인버터(INV20)와; 소오스가 상기 제1 피모스 트랜지스터(PM1)의 드레인에 접속되고, 게이트가 상기 인버터(INV20)의 출력단에 접속된 제2 엔모스 트랜지스터(NM2)와; 소오스가 상기 제2 엔모스 트랜지스터(NM2)의 드레인에 접속되고, 드레인이 접지(VSS)되고, 게이트에 전원전압이 인가된 제4 엔모스 트랜지스터(NM4)와; 입력단이 상기 제1 피모스 트랜지스터(PM1)와 제2 엔모스 트랜지스터(NM2)의 접속점에 연결된 제30 인버터(INV30)와; 드레인이 상기 제1 피모스 트랜지스터(PM1)의 소오스에 접속되고, 소오스가 상기 제30 인버터(INV30)의 입력단에 연결되며, 게이트가 상기 제30 인버터(INV30)의 출력단에 연결된 제1 엔모스 트랜지스터(NM1)와; 소오스가 상기 제30 인버터(INV30)의 입력단에 연결되고, 드레인이 상기 제2 엔모스 트랜지스터(MM2) 및 제4 엔모스 트랜지스터(NM4)의 공통 접속점에 접속되며 게이트가 상기 제30 인버터(INV30)의 출력단에 연결된 제3 엔모스 트랜지스터(NM3)와; 입력단이 상기 제30 인버터(INV30)의 출력단과 연결되고, 출력단이 상기 각 낸드 게이트의 입력단과 공통으로 연결되는 제40 인버터(INV40)를 더 포함하여 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.FIG. 2 is a circuit diagram illustrating an embodiment of a memory block selection circuit according to the present invention, and includes a first NAND gate NAND1 NAND combining one side address X i and the other side address X j as shown in the figure; A first inverter INV1 for inverting the output of the first NAND gate NAND1 and outputting a first memory block MAT A selection signal; A fifth inverter (INV5) which receives the other address and inverts and outputs it; A second NAND gate NAND2 configured to NAND-combine the other side address and one side address X i inverted by the fifth inverter INV5; A second inverter INV2 for inverting the output of the second NAND gate NAND2 and outputting a second memory block MAT B selection signal; A sixth inverter (INV6) for receiving one address and inverting and outputting the address; A third NAND gate NAND3 configured to NAND-combine one side address and the other side address X j inverted by the sixth inverter INV6; A third inverter (INV3) for inverting the output of the third NAND gate (NAND3) to output a third memory block (MAT C) selection signal; A seventh and eighth inverters INV7 and INV8 which receive one side address and the other side address and invert the same; A fourth NAND gate NAND4 for NAND combining the outputs of the seventh and eighth inverters INV7 and INV8; In the memory block selection circuit including the fourth inverter INV4 for inverting the output of the fourth NAND gate NAND4 and outputting a fourth memory block MAT D selection signal, the setbar signal SETB is received. A tenth inverter (INV10); A first PMOS transistor PM1 that is electrically connected and controlled by receiving a power supply voltage VCC to a source through a fuse FS1 and receiving an output voltage of the tenth inverter INV10 to a gate; A twentieth inverter (INV20) for inverting and outputting the output of the tenth inverter (INV10); A second NMOS transistor NM2 having a source connected to the drain of the first PMOS transistor PM1 and a gate connected to an output terminal of the inverter INV20; A fourth NMOS transistor NM4 having a source connected to the drain of the second NMOS transistor NM2, a drain connected to ground VSS, and a power supply voltage applied to the gate; A thirtieth inverter (INV30) having an input terminal connected to a connection point of the first PMOS transistor PM1 and the second NMOS transistor NM2; A first NMOS transistor having a drain connected to a source of the first PMOS transistor PM1, a source connected to an input terminal of the thirtieth inverter INV30, and a gate connected to an output terminal of the thirtieth inverter INV30. (NM1); A source is connected to an input terminal of the thirtieth inverter INV30, a drain is connected to a common connection point of the second NMOS transistor MM2 and the fourth NMOS transistor NM4, and a gate thereof is connected to the thirtieth inverter INV30. A third NMOS transistor NM3 connected to an output terminal of the third NMOS transistor NM3; The input terminal is connected to the output terminal of the thirtieth inverter INV30, and the output terminal further includes a forty-second inverter INV40 connected in common with the input terminals of the respective NAND gates. Explain.
먼저, 퓨즈(FS1)를 컷팅하지 않았을 경우, 소자에 전원이 입력되면 셋트바 신호(SETB)는 '하이'레벨이 되고, 이에 따라 제10 인버터(INV10)를 통하여 상기 셋트바 신호(SETB)는 '로우'레벨로 반전 출력되고, 이에 따라 상기 '로우'레벨의 전압에 의해 제1 피모스 트랜지스터(PM1)가 턴온되며, 다시 제20 인버터(INV20)에 의해 '로우'레벨의 셋트바 신호(SETB)는 '하이'레벨로 반전 출력되어 제2 엔모스 트랜지스터(NM2)를 턴온시키게 된다.First, when the fuse FS1 is not cut, when power is input to the device, the set bar signal SETB is at a 'high' level. Accordingly, the set bar signal SETB is transmitted through the tenth inverter INV10. The PMOS transistor PM1 is turned on by the voltage of the low level, and the set bar signal of the low level is again supplied by the twentieth inverter INV20. SETB) is inverted and output to the 'high' level to turn on the second NMOS transistor NM2.
또한, 제4 엔모스 트랜지스터(NM4)는 항상 턴온되어 있으므로, 상기 제2 엔모스 트랜지스터(NM2)와 함께 트랜지스터 저항에 의해 제1 피모스 트랜지스터(PM1) 및 제2 엔모스 트랜지스터(NM2)의 공통 접속점이 '하이'레벨로 되고, 이 '하이'레벨이 제30 인버터(INV30)를 통하여 '로우'레벨로 반전 출력됨에 따라 제1,3 엔모스 트랜지스터(NM1,NM3)를 턴오프 시키고, 상기 '로우'레벨의 신호는 제40 인버터(INV40)에 의해 다시 '하이'레벨로 반전되어 각 낸드 게이트(NAND1∼NAND4)에 입력됨으로써 종래와 같이 입력되는 주소(Xi,Xj)에 따라 메모리 블록이 선택된다.In addition, since the fourth NMOS transistor NM4 is always turned on, the first NMOS transistor PMM and the second NMOS transistor NM2 are shared by the transistor resistance together with the second NMOS transistor NM2. As the connection point becomes the 'high' level, and the 'high' level is inverted and outputted to the 'low' level through the thirtieth inverter INV30, the first and third NMOS transistors NM1 and NM3 are turned off. The signal of the 'low' level is inverted back to the 'high' level by the 40th inverter INV40 and input to each of the NAND gates NAND1 to NAND4, so that the memory according to the address X i and X j is conventionally input. The block is selected.
다음, 퓨즈(FS1)를 컷팅했을 경우의 초기 동작은, 상기 퓨즈(FS1)를 컷팅하지 않았을 경우와 동일하다. 즉, 소자에 전원이 입력되면 셋트바 신호(SETB)는 '하이'레벨이 되고, 이에 따라 제10 인버터(INV10)를 통하여 상기 셋트바 신호(SETB)는 '로우'레벨로 반전 출력되고, 이에 따라 상기 '로우'레벨의 전압에 의해 제1 피모스 트랜지스터(PM1)가 턴온되며, 다시 제20 인버터(INV20)에 의해 '로우'레벨의 셋트바 신호(SETB)는 '하이'레벨로 반전 출력되어 제2 엔모스 트랜지스터(NM2)를 턴온시키게 된다.Next, the initial operation when the fuse FS1 is cut is the same as when the fuse FS1 is not cut. That is, when power is input to the device, the set bar signal SETB becomes 'high' level. Accordingly, the set bar signal SETB is inverted and outputted to the 'low' level through the tenth inverter INV10. Accordingly, the first PMOS transistor PM1 is turned on by the 'low' level voltage, and the set bar signal SETB having the 'low' level is inverted to the 'high' level by the twentieth inverter INV20. Thus, the second NMOS transistor NM2 is turned on.
또한, 제4 엔모스 트랜지스터(NM4)는 항상 턴온되어 있으므로, 상기 제2 엔모스 트랜지스터(NM2)와 함께 트랜지스터 저항에 의해 제1 피모스 트랜지스터(PM1) 및 제2 엔모스 트랜지스터(NM2)의 공통 접속점이 '로우'레벨로 되고, 이 '로우'레벨이 제30 인버터(INV30)를 통하여 '하이'레벨로 반전 출력됨에 따라 제1,3 엔모스 트랜지스터(NM1,NM3)를 턴온 시키고, 상기 '하이'레벨의 신호는 제40 인버터(INV40)에 의해 다시 '로우'레벨로 반전되어 각 낸드 게이트(NAND1∼NAND4)에 입력됨으로써 입력되는 주소(Xi,Xj)에 관계없이 어떠한 메모리 블록도 선택되지 않게 된다.In addition, since the fourth NMOS transistor NM4 is always turned on, the first NMOS transistor PMM and the second NMOS transistor NM2 are shared by the transistor resistance together with the second NMOS transistor NM2. As the connection point becomes the 'low' level, and the 'low' level is inverted and output to the 'high' level through the thirtieth inverter INV30, the first and third NMOS transistors NM1 and NM3 are turned on, and the ' The high 'level signal is inverted back to the' low 'level by the 40th inverter INV40, and any memory block is input regardless of the addresses X i and X j inputted to the respective NAND gates NAND1 to NAND4. It will not be selected.
이상에서 설명한 바와 같이 본 발명 메모리 블록 선택 회로는 입출력단의 사용 여부에 따라 선택하지 않는 입출력단에 대하여 메모리 블록을 선택되지 않게 하여 소자의 동작 전류를 구동되는 입출력단에 맞게 최적화 시켜 전류 소모를 최소화 시키는 효과가 있다.As described above, the memory block selection circuit of the present invention minimizes the current consumption by optimizing the operating current of the device to the driving input and output terminals by not selecting the memory block for the input and output terminals that are not selected according to the use of the input and output terminals. It is effective to let.
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