KR19990072760A

KR19990072760A - 패킷식별자필터회로및선입선출회로

Info

Publication number: KR19990072760A
Application number: KR1019990005496A
Authority: KR
Inventors: 사또시노부
Original assignee: 가네코 히사시; 닛폰 덴키(주)
Priority date: 1998-02-20
Filing date: 1999-02-19
Publication date: 1999-09-27
Also published as: TW409477B; US6538999B1; SG140448A1; SG102533A1; JP3189889B2; EP0949808A2; EP0949808A3; JPH11239177A

Abstract

패킷 데이터에 포함된 PID 에 응답하여 입력 패킷 데이터의 필터링이 실행될 때, 회로 규모를 크게하지 않고서 패킷에서의 PID 위치 또는 PID 워드의 길이에 따라 대처할 수 있는 PID(패킷 식별자) 필터 회로 및 FIFO(선입 선출)회로가 기술된다. 사전에 비교값을 기억하기 위한 비교값 테이블, 비교값 테이블로부터 연속적으로 비교값을 꺼내어 매 워드 마다 끄집어 낸 비교값을 입력 패킷 데이터의 PID 값과 비교하는 비교기, 및 선입 선출로 입력 패킷 데이터를 기억하는 FIFO(선입 선출)메모리가 제공된다. FIFO 메모리는 입력 패킷 데이터가 필요한 것으로 판별될 때가지 판독 동작을 실행하지 않는다. 입력 패킷 데이터가 불필요한 것으로 판별될 때 입력 패킷 데이터는 폐기된다.

Description

패킷 식별자 필터 회로 및 선입 선출 회로{PID filter circuit and FIFO circuit}

본 발명은 복수의 패킷에 의해 시분할 전송이 실행되는 데이터 스트림으로부터 희망하는 패킷을 샘플링하기 위하여 필터링을 실행하는 필터 회로에 관한 것이다. 특히, 본 발명은 패킷에 포함된 PID(패킷 식별자)에 의해 패킷을 구별하는 필터 회로와 이러한 필터 회로에 이용하기 적합한 FIFO(선입 선출) 메모리에 관한 것이다.

복수의 데이터를 단지 하나의 데이터 스트림에 의해 전송하는 방법이 있으며, 이러한 방법은 데이터를 패킷으로 불리는 단위로 분할하고 시분할 시스템을 통해 패킷을 전송하는 것이 된다. 이러한 경우에 있어서, 각각의 패킷에 대하여 패킷의 종류와 어떤 데이터가 어떤 패킷에 대응하는지를 나타내도록 각각의 패킷에 패킷 식별자(PID)를 부가한다. 많은 경우에 있어서, PID는 관련 패킷에 포함된다. 데이터의 수신측은, 이전에 판별된 패킷과 관련하여 그 종류 등에 대해 응답하여 패킷이 샘플링될 것이지를 판별하기 전에, 각각의 패킷의 PID를 판별한다.

현재, 영상(또는 음성) 데이터의 압축 또는 전송에 대한 코딩 절차로서 MPEG 2(Moving Picture Expert Group 2)라고 불리는 절차가 광범위하게 이용되고 있다. 이러한 MPEG 2 에서는 일부 종류의 패킷이 이용된다. 실례로, TS(Transport Stream) 패킷은 도 1에서 도시된 바와 같이 188 바이트의 고정 길이를 갖는 패킷이 된다. 선두에서 12번째 비트로부터 13 비트가 PID 로서 할당된다.

일부 경우에 있어서, 데이터 전송 프로토콜 또는 데이터 전송 시스템에서 PID 의 위치는 고정되어 있지 않다. 도 2에 도시된 패킷에 있어서, PID 의 위치는 패킷 내에서 가변적이다. 하지만, 이러한 상태 대신에, 패킷의 소정의 위치에서 PID 가 어느 위치에 존재하는지를 나타내는 데이터(PID 에 대한 포인터)가 기억된다. 이러한 경우에 있어서 도 2에 도시된 바와 같이, 패킷의 선두에 PID 의 포인터가 기억된다.

패킷의 전송을 실행하는 시스템에 있어서, 수신측이 단지 필요한 패킷 만을 샘플링하기 전에, 수신측은 전송된 패킷이 처리 대상이 되는지의 여부를 판정한다. 이러한 판정 목적을 위해 전송된 패킷에 포함된 PID 가 이용된다. 그리고, 희망하는 PID 를 갖는 패킷 만을 샘플링하기 위하여 PID 필터 회로가 이용된다.

도 3은 종래의 PID 필터 회로의 구성의 한 예를 도시한 블록도 이다. 여기에서, PID 의 길이는 패킷 내에 포함되는 것으로서 3 워드의 대응하는 길이가 되는 경우가 기술된다.

입력 데이터를 3 워드의 대응하는 길이 만큼 지연하기 위하여 플립-플롭(FF)(61 내지 63)이 제공된다. 최종 스테이지의 플립-플롭(63)의 출력측에는 데이터의 선입 선출 동작을 실행하기 위한 FIFO(선입 선출) 메모리(60)이 제공된다. 또한, 플립-플롭(61 내지 63)에는 플립 플롭에 대한 입력을 사전설정된 데이터와 비교하기 위해 각각 비교기(64 내지 66)가 제공된다. 각 비교기(64 내지 66)의 비교 결과의 출력은 세 개의 입력을 갖는 AND 게이트(67)에 입력되며, 그러므로 AND 게이트(67)에 의해 FIFO 메모리(60)에 대한 데이터의 기록이 제어된다.

이러한 PID 필터 회로의 동작은 다음과 같다:

각각의 플립-플롭(61 내지 63)은 입력 데이터가 한 워드의 대응 길이에 응하여 지연되도록 함으로, 비교기(64)는 현재 한 워드의 대응 길이의 데이터에 대하여 비교 동작을 실행하고, 비교기(65)는 현재 워드 앞의 한 워드의 대응 길이의 데이터에 대하여 비교 동작을 실행하고, 비교기(66)는 현재 워드 보다 두 워드 앞의 한 워드의 대응 길이의 데이터에 대하여 비교 동작을 실행한다. 이러한 이유로, 연속하는 3 워드의 데이터가 플립-플롭(61 내지 63) 및 비교기(64 내지 66)에 의해 동시에 비교된다. 그래서, 이전에 설정된 PID를 참조 데이터로서 각각의 비교기(64 내지 66)에 공급하므로, 입력 패킷 내의 PID 가 이전에 설정된 PID 와 일치하는 경우, AND 게이트(67)의 출력은 "1"이 되어, 입력 패킷이 FIFO 메모리(60)에 기록되게 한다.

하지만, 이러한 종래 기술에는 다음과 같은 문제점이 있다.

첫 번째로, 필터링 대상의 PID 의 길이가 고정되는 문제가 있다. 도 3에 도시된 예에 있어서, 3 워드 PID 의 대응 길이의 비교 만이 실행될 수 있다. 5 워드의 PID 의 대응 길이를 비교하는 것이 필요할 경우, 5 플립-플롭 및 5 비교기들이 각각 제공되어야 한다. 또한, PID 의 설정되지 않은 길이를 대처하기 위해 비교기의 비교 결과를 처리하는데 간단한 AND 게이트가 이용될 수 없다. 조건에 따라서 논리곱을 얻기 위해 복잡한 회로를 제공할 필요가 있게 된다.

두 번째로, 패킷 데이터 내의 PID 의 위치가 고정되는 문제가 있다. 도 3에 도시된 예에 있어서, 대상으로 되는 패킷을 FIFO 메모리(60)에 받아들이도록 패킷의 선두에 PID를 둘 필요가 있다.

여기에서, 실례로, PID 가 패킷 데이터의 선두로부터 3 워드의 대응 순서 만큼의 위치에 존재한다면, 플립-플롭(63)과 FIFO 메모리(60) 사이에 두 플립-플롭을 더 제공할 필요가 있다. 또한, 이러한 경우에 있어서, 패킷의 결정된 위치에 PID 가 항상 포함될 필요가 있으며, PID 의 위치가 설정되지 않은 경우 PID 필터 회로가 이용될 수 없다.

상술한 바와 같이, 종래의 PID 필터 회로에서는, PID 의 길이가 고정되고, 패킷 데이터 내에 PID 가 고정될 필요가 있는 문제점이 있다.

상술한 점으로부터, 본 발명의 목적은 PID 의 대응 길이의 변화 또는 패킷 데이터 내의 PID 대응 위치의 변화에 대처할 수 있는 PID 필터 회로, 및 이러한 PID 필터 회로에 이용하는 FIFO 메모리를 제공하는 것이다.

본 발명의 제 1 특징에 따라서, 상기한 바와 같은 목적을 달성하기 위하여, 입력 패킷 데이터 내의 PID(패킷 식별자)를 판별하면서, 패킷 데이터의 필터링을 실행하는 PID 필터 회로가 제공되며, PID 필터 회로는 사전에 비교값을 기억하기 위한 비교값 테이블과, 입력 패킷 데이터 내의 PID 의 기억 위치를 판별하고, 비교값 테이블로부터 비교값을 연속적으로 꺼내며, 매 한 워드 마다 PID 의 값을 꺼내진 비교값과 비교하기 위한 비교기를 구비한다.

본 발명의 두 번째 특징에 따라서, 선입 선출 방식에 따라 입력 패킷 데이터를 기억하는 FIFO(선입 선출) 메모리를 더 구비하는 PID 필터 회로가 제공되며, FIFO 메모리는 입력 패킷 데이터가 필요한 것으로 판별될 때까지 판독 동작을 실행하지 않게 되며, 입력 패킷 데이터가 불필요한 것으로 판별되는 경우 PID 필터 회로는 입력 패킷 데이터를 제거시키게 한다.

본 발명의 세 번째 특징에 따라서, 입력 패킷 데이터를 기억하는 제 1 및 제 2 FIFO(선입 선출) 메모리, 제 1 및 제 2 FIFO 메모리 중 한 메모리에 입력 패킷 데이터를 입력하기 위한 제 1 스위치, 및 제 1 및 제 2 FIFO 메모리 사이에서 제 1 스위치에 의해 선택되지 않는 출력을 선택하기 위한 제 2 스위치가 더 제공되는 PID 필터가 제공되며, 제 1 및 제 2 FIFO 메모리 사이의 어느 한 FIFO 메모리에 입력 패킷 데이터가 입력될 때 다른 FIFO 메모리로부터 출력 패킷 데이터가 출력되고, 한 FIFO 메모리에 기억된 입력 패킷 데이터가 비교기의 비교 동작의 결과에 기초하여 필요한 것이 될 때 PID 필터 회로는 제 1 및 제 2 스위치를 변환하여 출력 패킷 데이터를 한 FIFO 메모리로부터 출력되게 한다.

본 발명의 제 4 특징에 따라서, 선입 선출 방식에 따라 입력 데이터를 기억하기 위한 FIFO 메모리로 구성된 FIFO 회로가 제공되며, FIFO 메모리는 입력 데이터를 기억하며 기록 동작 및 판독 동작을 독립적으로 실행할 수 있는 이중 포트 메모리와, 이중 포트 메모리에 대하여 기록 어드레스를 유지하기 위한 기록 포인터와, 이중 포트 메모리에 대하여 판독 어드레스를 유지하기 위한 판독 포인터와, 이중 포트 메모리에 대하여 기록 동작을 제어하며, 기록 동작이 실행될 때 기록 포인터의 값이 "1" 만큼 가산되며, 입력 데이터가 불필요한 것임을 나타내는 제어 신호가 입력될 때 그 입력 데이터의 데이터 량에 따라 기록 포인터의 값이 감산되는 기록 제어부와, 외부측으로부터의 판독 요구에 응하여 이중 포트 메모리에 대하여 판독 동작을 제어하며, 판독 동작이 실행될 때 판독 포인터의 값이 "1" 만큼 가산되며, 입력 데이터가 소정의 규모 보다 적을 경우 판독 요구와 상관없이 판독 동작이 실행되지 않게 되는 판독 제어부를 구비한다.

상술한 바와 같이, 본 발명에 따른 PID 필터 회로는 사전에 비교값 테이블에 비교값을 기억하며, 비교기는 비교값 테이블로부터 비교값을 연속하여 판독하여, 매 한 워드 마다 입력 패킷 데이터의 PID 부분과의 비교를 실행한다. 그러한 이유로, PID 의 워드의 대응 길이가 긴 경우에 있어서도, 단지 비교값 테이블을 크게하고 단지 하나의 비교기 만을 준비하는 것으로 적합하게 된다.

FIFO 메모리가 제공되는 구성에 있어서, 입력 패킷 데이터가 필요한지의 여부가 판별될 수 있을 때까지 입력 패킷 데이터는 FIFO 메모리 내에 유지되며, 입력 패킷 데이터가 필요한 것일 때 입력 패킷 데이터는 있는 그대로 이용되며, 입력 패킷 데이터가 불필요한 것일 때 비교기의 출력에 응하여 입력 패킷 데이터는 폐기된다. 이러한 이유로, 패킷 데이터 내에 PID 의 위치가 설정되지 않은 경우라 하더라도, 회로의 변경 등을 필요로 하지 않고서 패킷의 필터링이 확실하게 실행될 수 있다.

본 발명의 상기 및 다른 목적 및 새로운 특징은 첨부된 도면과 관련하여 기술된 다음의 상세한 설명으로부터 더욱 확실히 이해될 수 있을 것이다. 하지만, 첨부된 도면들은 단지 설명의 목적인 것이며, 본 발명을 제한하려는 의도는 없다는 것을 명백히 이해하여야 한다.

도 1은 MPEG 2(Moving Picture Experts Group 2)에서의 TS(Transport Stream)패킷 구성을 도시한 도면.

도 2는 PID(Packet identifier)의 위치가 가변적인 패킷의 한 예를 도시하는 도면.

도 3은 종래의 PID 필터 회로의 구성을 도시하는 블록도.

도 4는 본 발명의 양호한 실시예의 PID 필터 회로의 구성을 도시하는 블록도.

도 5는 FIFO 메모리의 구성을 도시하는 블록도.

도 6은 본 발명의 또다른 실시예의 PID 필터 회로의 구성을 도시하는 블록도.

@ 도면의 주요 부분에 대한 부호의 설명 @

11 : FIFO 메모리 12 : 비교기

13 : 비교값 테이블

본 발명의 양호한 실시예가 첨부된 도면에 따라서 상세히 기술된다. 도 4는 본 발명의 양호한 실시예의 PID 필터 회로의 구성을 도시하는 블록도이며, 도 5는 FIFO 메모리의 내부 구성을 도시하는 블록도 이다.

도 4에 도시된 PID 필터 회로에는, 입력 패킷 데이터를 기억하고 이를 출력 패킷 데이터로서 출력하는 선입 선출 메모리인 FIFO 메모리(11)와, 입력 패킷 데이터의 각 패킷의 각 워드의 데이터를 비교하기 위한 비교기(12)와, 사전에 비교기(12)의 비교 동작의 참조 데이터로서 이용되는 데이터(비교값)를 기억하기 위한 비교값 테이블(13)이 제공된다. 여기에서, FIFO 메모리(11)는 외부측으로부터의 기록 요구가 있을 때 입력 패킷 데이터를 기억하고, FIFO 메모리(11)는 외부측으로부터의 판독 요구가 있을 때 출력 패킷 데이터를 출력하여, FIFO 메모리(11)의 동작은 비교기(12)의 비교 결과를 나타내는 일치 신호에 의해 제어된다. 구체적으로는, FIFO 메모리(11)는 일치 신호에 응하여 실제로 입력 패킷 데이터를 판독하는지의 여부를 판단하고, 또한 FIFO 메모리(11) 내에 데이터의 클리어를 실행한다. 입력 패킷 데이터는 있는 그대로 FIFO 메모리(11)에 기록된다. 또한, 비교값 테이블(13)은 메모리로 구성되므로, 비교기(12)는 비교값 테이블(13)에 관하여 PID 와 관련한 워드 순서를 지정하여, 그에 대응하는 비교값을 출력한다.

다음으로, 도 5를 활용하여 FIFO 메모리(11)의 내부 구성을 기술한다. FIFO 메모리(11)에는 실제로 패킷 데이터를 기억하기 위한 이중 포트 메모리가 되는 메모리(21)가 제공된다. 메모리(21)는 기록 동작 및 판독 동작 모두를 독립적으로 실행할 수 있으며, 특히, 일반적으로, 외부측으로부터의 기록 요구에 따라 기록 동작을 실행한다. 또한, FIFO 메모리(11)에는, 외부측으로부터의 기록 요구에 따라 메모리(21)에 대한 기록 동작을 실행하는 기록 제어부(22)와, 외부측으로부터의 판독 요구에 따라 메모리(21)로부터의 판독 동작을 실행하는 판독 제어부(23)와, 메모리(21)에 대하여 다음 기록 어드레스를 유지하는 기록 포인터(24)와, 메모리(21)에 대하여 다음 판독 어드레스를 유지하는 판독 포인터(25)와, 기록 포인터(24)에 의해 유지되는 기록 어드레스와 판독 포인터(25)에 의해 유지되는 판독 어드레스 사이의 차이를 계산하는 감산기(26)가 제공된다. 비교기(12)(도 4)로부터의 일치 신호는 제어 신호로서 기록 제어부(22) 및 판독 제어부(23) 모두에 입력된다. 상기한 바와 같이, 메모리(21)는 기록 제어부(22)의 제어에 따른 기록 동작과 판독 제어부(23)의 제어에 따른 판독 동작 모두를 실행한다. 기록 제어부(22)는 외부측으로부터 기록 요구가 입력될 때 메모리(21)에 대한 기록 동작을 실행하여, 기록 포인터(24)의 값을 단지 1 만큼 증가시킨다. 또한, PID 가 불일치가 되고 패킷 데이터가 폐기되는 것을 나타내는 일치 신호가 입력될 때, 기록 제어부(22)는 패킷 데이터에 관하여 기록 포인터(24)의 값으로부터 메모리(21)에 기록된 데이터에 대응하는 데이터 량을 감산함으로써 패킷 데이터의 폐기를 실행한다. 판독 요구가 외부측으로부터 입력될 때, 판독 제어부(23)는 일치 신호의 상태와 감산기(26)의 출력 모두에 응하여 메모리(21)에 대한 판독 동작을 실행하여, 판독 포인터(25)의 값을 "1" 만큼 증가시킨다. 특히, 일치 신호가 완전 일치를 나타내는 일치 신호가 아닐 때, 감산기(26)의 출력값이 패킷의 대응 길이 보다 작을 때, 판독 제어부(23)는 판독 요구의 존재와 상관없이 판독 동작을 실행하지 않는다.

다음으로, PID 필터 회로의 동작이 기술된다. PID 필터 회로의 기본 동작은, 입력 패킷 데이터가 입력될 때, 그 패킷 데이터가 FIFO 메모리(11)에 연속적으로 기록되며, 동시에 비교기(12)가 비교값 테이블(13)로부터 판독된 데이터(비교값)를 입력 패킷 데이터와 비교하는 것이다. PID 의 워드 길이 또는 그 위치와 상관없이 단지 하나의 비교기(12) 만이 이용된다. PID 의 길이가 두 워드의 대응 길이 보다 클 때, 비교값은 비교값 테이블(13)로부터 연속적으로 판독되어, 비교 동작을 연속적으로 실행한다. 또한, FIFO 메모리(11)는 비교기(12)가 비교 동작 상태에 있을 때 외부측으로부터 판독 요구가 있다고 하더라도 패킷 데이터를 출력하지 않는다. 더욱이, 비교 결과에 있어서 불일치가 있을 때 그 때까지 데이터는 FIFO 메모리(11)에 기록된 데이터와 관련하여 폐기된다. 상기한 동작으로 인하여, 본 실시예에 도시된 회로는 패킷 ID(PID) 필터로서 동작할 수 있다.

이후, PID 필터 회로의 동작이 더욱 상세하게 기술될 것이다.

입력 패킷 데이터는 상술한 매 패킷 마다 특정 PID 를 갖는다. 그래서, 전송된 패킷 데이터 중에서 필요한 패킷 데이터의 PID를 사전에 비교값 테이블(13)에 설정한다. 입력 패킷 데이터의 PID 부분이 전송될 때, 입력 데이터 패킷의 PID 부분이 사전에 설정된 PID와 일치하는지의 여부를 비교하기 전에, 비교기(12)는 비교값 테이블(13)로부터 사전에 설정된 PID를 판독한다.

일반적으로, FIFO 메모리는 외부측으로부터의 판독 요구에 응답하여 데이터가 FIFO 메모리 내에 남아있는지 판독 동작을 실행하며, 데이터가 FIFO 메모리 내에 남아있지 않다면 FIFO 메모리는 판독 동작을 실행하지 않는다. 하지만, PID 회로의 이러한 경우에, 비교기(12)가 PID 를 비교하는 중에는 입력 패킷 데이터가 필요로 하는 패킷 데이터인지의 여부가 판별되지 못한다. 그래서, 이러한 PID 필터 회로에서, 판독 요구에 응답하여, FIFO 메모리(11) 내에 한 패킷 이상의 대응 길이를 갖는 데이터가 있을 때 판독 동작을 실행하고, FIFO 메모리(11) 내에 한 패킷 보다 적은 대응 길이를 갖는 데이터가 있을 때 판독 동작을 실행하지 않는 것이 설정된다. FIFO 메모리(11)에 기억된 데이터의 대응 길이는, 다음 기록 어드레스와 다음 판독 어드레스 사이의 차가 되므로 감산기(26)의 출력으로 표시된다. 또한, 비교기(12)의 비교 결과에서, 입력 패킷 데이터가 원하는 패킷 데이터가 아닐 때, FIFO 메모리(11)에 기록된 패킷 데이터는 폐기된다. 더욱이, PID 필터 회로는 패킷 데이터의 기록이 FIFO 메모리(11)에 관하여 무조건적으로 실행되게 한다. 하지만, 패킷 데이터 도중에, 패킷 데이터가 PID 의 비교 결과 불필요한 것으로 판정될 때, 이러한 시점에서, FIFO 메모리 내에 패킷 데이터의 폐기가 실행된다. 패킷 데이터 중에서 아직 FIFO 메모리(11)에 도달하지 않은 부분은 불필요하므로, 일치 신호에 따라 패킷 데이터의 FIFO 메모리(11)에 관련한 다음의 기록 동작은 금지되는 것이 바람직하다.

다음으로, 비교기(12)의 동작이 기술될 것이다. 먼저, 비교기(12)는 입력 패킷 데이터의 선두로부터 데이터 수(실례로, 바이트 수, 옥테트 수)를 카운트한다. PID 의 위치가 설정되지 않고, PID 의 위치 정보(포인터)가 패킷 데이터에 포함되지 않을 때, 그 위치 정보가 받아들여진다. PID 의 위치가 고정되는 경우, 실례로 호스트 CPU(도시되지 않음)에 의해 그 위치가 사전에 설정된다. 모든 경우에 있어서, 비교기(12)는 입력 패킷 데이터의 선두로부터 데이터 수를 카운트하여, PID 부분의 데이터가 검출되도록 한다.

입력 데이터가 PID 의 위치에 도달할 때, 비교기(12)는 입력 패킷 데이터의 값(여기에서는 PID 의 값)을 비교값 테이블(13)의 값과 비교한다. 비교기(12)는, PID 의 최소 한 워드에 관하여 비교값 테이블(13)에 대해 첫 번째 워드가 되는 것을 지시하여 비교값을 취득한다. 이어서, 비교기(12)는 상기 비교값을 PID 의 첫 번째 워드와 비교하고, 계속해서 비교값 테이블(13)에 대해 두 번째 워드가 되는 것을 지시하여 비교값을 취득한다. 그때, 비교기(12)는 얻어진 비교값을 두 번째 워드와 비교한다. 이렇게 비교기(12)는 상술한 바와 같이 PID 를 매 한 워드의 대응 길이 마다 연속적으로 비교한다. 또한, 실례로, 호스트 CPU 는 대상이 되는 PID 를 비교값 테이블(13)에 사전에 기록되게 한다. 비교기(12)는 비교값 테이블(13)의 전체 데이터를 입력 패킷 데이터 내의 PID 와 비교한다. 단지 어떤 데이터와 일치할 때, 즉 단지 PID 가 완전하게 일치할 때에만, 이러한 상태를 FIFO 메모리(11)에 전달한다. 실제로, 비교기(12)로부터 출력된 일치 신호는, 비교 동작 중(입력 패킷 데이터가 아직 PID 에 도달하지 않을 때 동안 대기 기간에 포함)에 있다는 것을 나타내거나, PID 가 완전히 일치하다는 것을 나타내거나, PID 가 일치하지 않는 것을 나타낸다.

다음으로, 도 5를 사용하여 FIFO 메모리(11)의 동작이 기술된다.

FIFO 메모리(11) 내의 이중 포트 메모리가 되는 메모리(21)에 대하여 기록 요구가 있는 경우, 기록 제어부(22)는 기록 동작이 메모리(21)에 관하여 실행되게 한다. 이러한 때에, 기록 어드레스로서 기록 포인터(24)가 참조되고, 기록 동작의 완료후, 기록 제어부(22)의 지시에 따라 기록 포인터(24)의 값이 "1" 만큼 증가된다. 기록 동작과 유사하게 외부측으로부터의 판독 명령에 따라 판독 동작이 동작된다. 유사하게, 판독 요구가 있을 때, 판독 제어부(23)는 메모리(21)와 관련하여 판독 동작을 실행한다. 이때, 판독 어드레스로서 판독 포인터(25)가 참조되며, 판독 동작의 완료후, 판독 제어부(23)의 지시에 따라 판독 포인터(25)의 값은 "1" 만큼 증가된다. 여기에서, 기록 포인터(24)의 값과 판독 포인터(25)의 값 사이의 차가 되는 것으로 메모리(21)에 기억된 데이터의 량이 표시된다. 기록 포인터(24)의 값이 판독 포인터(25)의 값과 동일할 때, 메모리(21)에 데이터가 기억되며, 따라서, 판독 제어부(23)는 판독 요구에 응답하지 않는다.

비교기(12)(도 4)가 비교 동작에 있을 때, 이때의 입력 패킷 데이터는 요구된 패킷 데이터가 있는지의 여부가 판별될 수 없다. 그러한 이유로, 비교 동작의 상태에서 메모리(11)에 대한 기록 동작이 실행되지만, 기록 포인터(24)와 판독 포인터(25) 사이의 차가 패킷의 대응 길이 보다 작을 경우, 판독 제어부(23)는 판독 요구에 응답하지 않으며, 판독 동작은 실행되지 않는다. 비교가 종료된 후에, 데이터가 원하는 데이터(PID 가 완전하게 일치하는 패킷 데이터)가 될 때, 판독 제어부(23)는 판독 요구에 응답한다. 반대로, 데이터가 원하는 데이터가 아닐 때(PID 가 일치하지 않는 패킷 데이터가 존재하는 경우), 메모리(21)에 기록된 데이터는 폐기된다. 데이터의 폐기가 실현되어, 기록 포인터(24)의 값으로부터 메모리(21)에 기록된 데이터 수의 대응하는 수가 감산된다. 더욱이, 임의의 입력 패킷 데이터에 대하여, 폐기시에 입력 중의 패킷이 있다는 것을 생각할 수 있다. 또다른 데이터를 폐기하지 않고서 FIFO 메모리(11)에 데이터의 또다른 기억이 방지되도록 의도되는 경우, 기록 제어부(22)가 일치 신호가 입력될 때 기록 동작을 실행하지 않는 구성을 제공하는 것이 바람직하다.

PID 필터 회로에서, 비교기(12)는 비교 동작이 실행되도록 패킷 데이터의 선두로부터 데이터의 대응 길이를 카운트한다. 비교기(12)는 패킷 데이터가 필요한지의 여부를 판단할 수 있을 때까지 FIFO 메모리(11) 내에 패킷 데이터를 유지한다. 필요한 경우 데이터는 그 자체로 이용되며, 필요치 않은 경우 데이터는 폐기된다. 따라서, 패킷 데이터 내의 PID 의 위치가 설정되지 않은 경우라 하더라도, 회로를 변경시키지 않고서 패킷 필터링을 확실히 실행할 수 있다. 또한, 비교기(12)에서 연속적으로 비교가 실행되어 비교값 테이블(13)로부터 비교값을 판독하므로, 단지 하나의 비교기에 의해 비교가 실행되고, PID 의 워드 길이가 길게 되는 경우라 하더라도, 비교값 테이블(13)이 확장되는 것에 의해 해결될 수 있다. PID 의 워드 길이가 길게 되는 경우라 하더라도 회로 규모는 거의 변경되지 않는다.

도 6은 본 발명의 다른 실시예에 따른 PID 필터 회로의 구성을 도시하는 블록도이다. 도 6에 도시된 PID 필터 회로는 도 4에 도시된 PID 필터 회로와 비교된다. 도 6에 도시된 PID 필터 회로에는 입력 패킷 데이터가 입력되고 비교기(12)로부터의 일치 신호에 의해 제어되는 두 FIFO 메모리(11A 및 11B), FIFO 메모리(11A 및 11B)중 한 메모리에 입력 패킷 데이터를 할당하기 위한 스위치(14), 및 FIFO 메모리(11A 및 11B)중 한 메모리를 선택하기 위한 스위치(15)가 제공된다. 이러한 접속에서 도 6에 도시된 PID 필터 회로는 도 4에 도시된 PID 필터 회로와 다르게 된다. 스위치(14 및 15)는 상호간에 다른 FIFO 메모리를 선택하도록 연결되고, 일치 신호에 의해 제어된다.

이러한 PID 필터 회로에 있어서, 스위치(14)가 FIFO 메모리(11A)를 선택할 때, 입력 패킷 데이터는 FIFO 메모리(11A)에 기록되고, 동시에 거기에 포함된 PID 가 비교기(12)에 의해 비교값 테이블(13)의 값과 비교된다. 이러한 기간 동안, 스위치(15)가 FIFO 메모리(11B)를 선택하므로 출력 패킷 데이터는 FIFO 메모리(11B)로부터 판독된다. FIFO 메모리(11B)에 기록된 입력 패킷 데이터가 필요한 패킷 데이터일 때, 스위치(14, 15)는 일치 신호에 의해 반전되도록 되어, FIFO 메모리(11A)로부터 판독된 데이터가 출력 패킷 데이터로서 출력되도록 된다. FIFO 메모리(11A)에 기록된 입력 패킷 데이터가 불필요한 패킷 데이터일 때, FIFO 메모리(11A) 내의 데이터는 폐기된다. 그러한 이유로, 패킷 데이터가 PID 의 위치가 설정되지 않은 패킷 데이터라고 하더라도, 패킷 데이터의 선택이 가능하다.

상기한 바와 같이, 본 발명에 따라, 비교값 테이블로부터 비교값을 판독하여 입력 패킷 데이터와 비교값의 비교를 실행되게 하고, 따라서 PID 의 워드 길이가 길게 되는 경우라 하더라도, 비교값 테이블을 확장함으로써 요구된 동작이 실행될 수 있게 되어, 단지 하나의 비교기 만을 제공함으로써 상기 동작이 달성될 수 있는 효과가 있다. 이러한 이유로, PID 의 워드 길이가 길게 되는 경우라 하더라도 회로 규모는 거의 변경되지 않는 효과가 발생된다.

또한, 본 발명에 따라, 입력 패킷 데이터와 관련하여, 패킷 데이터가 필요한지의 여부가 판단될 수 있을 때까지 FIFO 메모리 내에 패킷 데이터가 유지된다. 필요한 경우 패킷 데이터는 그 자체로서 이용되고, 필요치 않은 경우 패킷 데이터는 폐기된다. 따라서, PID 의 위치가 패킷 데이터 내에 설정되지 않는 경우라 하더라도, 회로 변경 등을 필요로 하지 않고서, 패킷의 필터링을 확실히 실행할 수 있는 효과가 있다.

본 발명의 양호한 실시예가 특정 조건을 이용하여 기술되었지만, 그러한 기술은 단지 설명의 목적에 대한 것이며, 다양한 변경 및 변화가 다음 청구범위의 정신 또는 범위로부터 벗어남이 없이 이루어질 수 있다는 것을 이해해야 한다.

Claims

입력 패킷 데이터 내의 PID(패킷 식별자)를 판별하면서, 패킷 데이터의 필터링을 실행하는 PID(패킷 식별자) 필터 회로에 있어서:

사전에 비교값을 기억하기 위한 비교값 테이블; 및

상기 입력 패킷 데이터 내의 상기 PID 의 기억 위치를 판별하고, 상기 비교값 테이블로부터 상기 비교값을 연속적으로 꺼내며, 매 한 워드씩 마다 상기 PID 의 값을 꺼내진 비교값과 비교하기 위한 비교기를 구비하는, PID 필터 회로.
제 1 항에 있어서, 선입 선출 방식으로 상기 입력 패킷 데이터를 기억하는 FIFO(선입 선출) 메모리를 더 구비하며, 상기 FIFO 메모리는 상기 입력 패킷 데이터가 필요한 것으로 판별될 때까지 판독 동작을 실행하지 않으며, 상기 입력 패킷 데이터가 불필요한 것으로 판별되는 경우 상기 PID 필터 회로는 상기 입력 패킷 데이터를 제거시키게 하는, PID 필터 회로.
제 1 항에 있어서, 선입 선출 방식으로 상기 입력 패킷 데이터를 기억하는 FIFO(선입 선출) 메모리를 더 구비하며, 상기 FIFO 메모리는 상기 비교기가 비교 동작을 실행하는 동안 판독 요구가 입력된다 하더라도 판독 동작을 실행하지 않는, PID 필터 회로.
제 1 항에 있어서, 상기 입력 패킷 데이터를 기억하는 제 1 및 제 2 FIFO(선입 선출) 메모리, 상기 제 1 및 상기 제 2 FIFO 메모리 중 한 메모리에 상기 입력 패킷 데이터를 입력하기 위한 제 1 스위치, 및 상기 제 1 및 상기 제 2 FIFO 메모리 사이에서 상기 제 1 스위치에 의해 선택되지 않는 출력을 선택하기 위한 제 2 스위치가 더 제공되며, 상기 제 1 및 상기 제 2 FIFO 메모리 사이의 어느 한 FIFO 메모리에 상기 입력 패킷 데이터가 입력될 때 다른 FIFO 메모리로부터 출력 패킷 데이터가 출력되고, 상기 한 FIFO 메모리에 기억된 입력 패킷 데이터가 상기 비교기의 비교 동작의 결과에 기초하여 필요한 것이 될 때 상기 PID 필터 회로는 상기 제 1 및 상기 제 2 스위치를 변환하여 출력 패킷 데이터를 상기 한 FIFO 메모리로부터 출력되게 하는, PID 필터 회로.
제 2 항에 있어서, 상기 FIFO 메모리는:

상기 입력 패킷 데이터를 기억하며, 기록 동작 및 판독 동작을 독립적으로 실행할 수 있는 이중 포트 메모리;

상기 이중 포트 메모리에 대하여 기록 어드레스를 유지하기 위한 기록 포인터;

상기 이중 포트 메모리에 대하여 판독 어드레스를 유지하기 위한 판독 포인터;

상기 이중 포트 메모리에 대하여 상기 기록 동작을 제어하며, 상기 기록 동작이 실행될 때 상기 기록 포인터의 값이 "1" 만큼 가산되고, 상기 입력 패킷 데이터가 상기 비교기를 통한 비교 동작의 결과에 기초하여 불필요한 것으로 판별될 때 상기 입력 패킷 데이터의 데이터 량에 따라 상기 기록 포인터의 값이 감산되는 기록 제어부; 및

외부측으로부터의 판독 요구에 따라 상기 이중 포트 메모리에 대하여 판독 동작을 제어하며, 판독 동작이 실행될 때 상기 판독 포인터의 값이 "1" 만큼 가산되며, 상기 이중 포트 메모리 내의 데이터 량이 상기 입력 패킷 데이터의 패킷의 대응 길이 보다 적을 경우 상기 판독 요구와 상관없이 상기 판독 동작이 실행되지 않게 되는 판독 제어부를 구비하는, PID 필터 회로.
제 5 항에 있어서, 상기 기록 포인터의 값과 상기 판독 포인터의 값 사이의 차를 계산하여, 이를 상기 이중 포트 메모리 내의 데이터 량으로서 상기 판독 제어부에 출력하는 감산기를 제공하는, PID 필터 회로.
선입 선출 방식에 따라 입력 데이터를 기억하는 FIFO 메모리로 구성된 FIFO 회로에 있어서:

상기 입력 데이터를 기억하며, 기록 동작 및 판독 동작을 독립적으로 실행할 수 있는 이중 포트 메모리;

상기 이중 포트 메모리에 대하여 기록 어드레스를 유지하기 위한 기록 포인터;

상기 이중 포트 메모리에 대하여 판독 어드레스를 유지하기 위한 판독 포인터;

상기 이중 포트 메모리에 대하여 기록 동작을 제어하며, 기록 동작이 실행될 때 상기 기록 포인터의 값이 "1" 만큼 가산되고, 상기 입력 데이터가 불필요한 것임을 나타내는 제어 신호가 입력될 때 상기 입력 데이터의 데이터 량에 따라 상기 기록 포인터의 값이 감산되는 기록 제어부; 및

외부측으로부터의 판독 요구에 응하여 상기 이중 포트 메모리에 대해 판독 동작을 제어하며, 판독 동작이 실행될 때 상기 판독 포인터의 값이 "1" 만큼 가산되고, 상기 입력 데이터가 소정의 규모 보다 적을 경우 상기 판독 요구와 상관없이 판독 동작이 실행되지 않게 되는 판독 제어부를 구비하는, FIFO 회로.
제 7 항에 있어서, 상기 기록 포인터의 값과 상기 판독 포인터의 값 사이의 차를 계산하여, 이를 상기 이중 포트 메모리 내의 데이터 량으로서 상기 판독 제어부에 출력하는 감산기를 제공하는, FIFO 회로.