KR19990057342A - Test Pattern Formation Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 패턴 형성방법에 관한 것으로, 테스트 패턴을 형성하기 위한 영역내에 형성하고자 하는 하나의 폴리-1 게이트 패턴의 측방향으로 다수개의 더미 폴리-1 게이트를 다수개 배열시킴으로써, 소자의 셀지역내에 형성되는 실제의 폴리-1 게이트 패턴의 CD 와 동일한 CD를 갖는 폴리-1 게이트를 형성하여 각 소자의 모델링 및 소자 분석을 오차없이 효과적으로 행할 수 있는 기술이다.The present invention relates to a method for forming a test pattern of a semiconductor device, and by arranging a plurality of dummy poly-1 gates in a lateral direction of one poly-1 gate pattern to be formed in an area for forming a test pattern, It is a technology that can efficiently perform modeling and device analysis of each device by forming a poly-1 gate having the same CD as the CD of the actual poly-1 gate pattern formed in the cell region of the device.
Description
본 발명은 반도체 소자의 모델링 및 소자 분석에 사용되는 테스트 패턴 형성방법에 관한 것으로, 특히 실제 칩과 동일한 임계크기(Critical Dimension; 이하 CD 라 칭함.)를 갖는 폴리-1 게이트를 형성하여 각 소자의 분석을 오차없이 효과적으로 행할 수 있는 반도체 소자의 테스트 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a test pattern used for modeling and analyzing a semiconductor device. In particular, a poly-1 gate having a critical dimension (hereinafter referred to as a CD) as a real chip is formed to form a poly-1 gate. The present invention relates to a test pattern forming method of a semiconductor device capable of performing an analysis efficiently without error.
일반적으로 반도체 소자의 테스트 패턴은 반도체 소자의 스크라이브 라인(scribe line)내에 설치되어 완성된 소자의 성능 및 동작상태를 분석할 수 있도록 형성하는 반도체 장치이다.In general, a test pattern of a semiconductor device is a semiconductor device installed in a scribe line of a semiconductor device and formed to analyze the performance and operation state of the completed device.
종래의 반도체 소자의 테스트 패턴에 존재하는 트랜지스터의 게이트는 넓은 영역에 아주 작은 폴리-1 라인으로 되어 있어, 게이트 형성시 조금씩 크게 디파인(define) 되었었다.The gate of a transistor present in a test pattern of a conventional semiconductor device has a very small poly-1 line in a wide area, and has been largely finely defined during gate formation.
도 1 은 종래의 방법에 따라 테스트 패턴을 형성하는 방법을 도시한 도면이다.1 is a view showing a method of forming a test pattern according to a conventional method.
상기 도면에 도시된 바와 같이, 테스트 패턴인 폴리-1 게이트(3)가 형성되는 테스트 패턴 형성영역(1)은 매우 넓은 범위, 예컨데 약 120㎛ 정도의 크기를 가지는 데 비해, 상기 폴리-1 게이트(3)는 폭이 0.40㎛∼0.45㎛ 정도 되는 아주 작은 막대(bar) 형태의 패턴이다.As shown in the figure, the test pattern forming region 1 in which the test pattern poly-1 gate 3 is formed has a very wide range, for example, about 120 μm, whereas the poly-1 gate (3) is a very bar-shaped pattern with a width of about 0.40 탆 to 0.45 탆.
따라서 상기한 종래의 경우에 있어서, 실제 게이트 완성시 형성되는 테스트 패턴(3)의 크기는 실제의 칩(actual chip) 내의 트랜지스터와는 게이트 길이(gate length)에서 차이가 나게 된다.Therefore, in the above-described conventional case, the size of the test pattern 3 formed at the actual gate completion is different from the gate length from the transistor in the actual chip.
이는 넓은 테스트 패턴 형성 영역(1)내에 아주 작은 바 형태의 폴리-1 게이트(3)만이 패턴으로 형성되므로 빛의 굴절현상과 같은 비정상적인 현상이 발생됨에 기인 하는 것이다.This is because only a very small bar-shaped poly-1 gate 3 is formed in a pattern in the wide test pattern formation region 1, and thus an abnormal phenomenon such as refraction of light occurs.
또한 상기 테스트 패턴(3)의 CD 에 맞추어 도즈(dose) 설정을 했을 때 실제의 칩에서는 펀치(punch)에 의한 브레이크 다운(brake down)이나 누설전류(leakage current)가 다량 존재하게 되어 반도체 소자의 제조수율 및 신뢰성을 저하시키는 문제점이 있다.In addition, when the dose is set in accordance with the CD of the test pattern 3, a large amount of breakdown or leakage current due to punch is present in the actual chip, and thus, There is a problem of lowering production yield and reliability.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 게이트로 사용될 폴리-1 테스트 패턴의 측방향으로 더미 폴리-1 패턴을 일정간격으로 다수개 배설시킴으로써 게이트 완성시 칩내에 형성된 폴리-1 의 CD 와 동일한 테스트 패턴을 형성하여 반도체 소자의 모니터링 및 분석시 정확성을 기할 수 있도록 하는 반도체 소자의 테스트 패턴 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention provides the same test as the CD of poly-1 formed in the chip upon completion of the gate by disposing a plurality of dummy poly-1 patterns at regular intervals in the lateral direction of the poly-1 test pattern to be used as a gate to solve the above problems. It is an object of the present invention to provide a method for forming a test pattern of a semiconductor device to form a pattern to ensure accuracy in monitoring and analyzing the semiconductor device.
도 1 은 종래의 방법에 따라 테스트 패턴을 형성하는 방법을 도시한 도면1 illustrates a method of forming a test pattern according to a conventional method.
도 2 는 본 발명의 방법에 따라 반도체 소자의 테스트 패턴을 형성하는 상태를 도시한 도면2 is a view showing a state of forming a test pattern of a semiconductor device according to the method of the present invention;
<도면의 주요부분에 대한 부호의 설 명><Description of the symbols for the main parts of the drawings>
1 : 테스트 패턴 영역 3 : 폴리-1 게이트1: test pattern area 3: poly-1 gate
3a∼3d : 더미 폴리-1 게이트 5 : 소자분리 영역3a to 3d: dummy poly-1 gate 5: device isolation region
상기 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
반도체 소자의 스크라이브 라인내에 설치되며, 형성된 소자의 모델링 및 소자 분석에 사용되는 테스트 패턴을 형성하기 위한 반도체 소자의 테스트 패턴 형성방법에 있어서,In the method of forming a test pattern of a semiconductor device, which is provided in a scribe line of a semiconductor device, for forming a test pattern used for modeling and analyzing a formed device,
상기 테스트 패턴의 영역상에 설치되는 폴리-1 게이트의 양측방향으로 다수개의 더미 폴리-1 게이트를 다수개 일정간격으로 설치하여 상기 폴리-1 게이트의 CD 가 셀지역에 형성된 폴리-1 게이트의 CD 와 동일하도록 한 것을 특징으로 한다.A plurality of dummy poly-1 gates are provided at predetermined intervals in both directions of the poly-1 gates provided on the test pattern area so that the CDs of the poly-1 gates are formed in the cell region. Characterized in that the same as.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명의 방법에 따른 반도체 소자의 모니터용 테스트 패턴을 도시한 도면이다.2 is a view showing a test pattern for monitoring a semiconductor device according to the method of the present invention.
상기 도면을 참조하면, 테스트 패턴이 형성될 영역(1)내에 좁은 막대 형태의 폴리 1 게이트(3)를 형성할 때 상기 폴리 1 게이트(3)의 측방향으로 동일하게 더미 폴리-1 (3a,3b,3c,3d) 을 다수개 배열한다. 이때 상기 더미 패턴의 배열을 소자분리 영역(5)을 기준하여 좌, 우측에 각각 배열된다.Referring to the drawings, when forming the narrow rod-shaped poly 1 gate 3 in the region 1 in which the test pattern is to be formed, the dummy poly-1 (3a, A plurality of 3b, 3c, 3d) is arranged. In this case, the dummy patterns are arranged on the left and right sides of the device isolation region 5, respectively.
즉 넓은 테스트 패턴 영역(1)내에 아주 작은 바 형태의 폴리-1 게이트(3)의 측방향으로 다수개의 더미 폴리-1을 배열함으로써 실제 칩내부에 형성되는 폴리-1 게이트와의 CD 차가 거의 없는 게이트 폴리를 얻을 수 있게 된다.That is, by arranging a plurality of dummy poly-1s in the lateral direction of the very small bar-shaped poly-1 gate 3 in the wide test pattern region 1, there is almost no CD difference with the poly-1 gate formed inside the chip. The gate poly can be obtained.
상기 더미 폴리- 게이트(3a∼3d)의 배열은 종래의 넓은 테스트 패턴(1) 영역내에 아주 작은 바 형태의 폴리-1 게이트(3)만이 패턴으로 형성될 될 경우 빛의 굴절현상과 같은 비정상적인 현상이 발생되는 것을 방지하여 셀내의 소자와 동일한 CD를 갖는 패턴을 형성하도록 하는 것이다.The arrangement of the dummy poly-gates 3a to 3d is an abnormal phenomenon such as refraction of light when only a very small bar-shaped poly-1 gate 3 is formed in a pattern in a conventional wide test pattern 1 region. This can be prevented from being generated to form a pattern having the same CD as the elements in the cell.
이때 상기 테스트 패턴 영역(1)내에 설치되는 더미 패턴의 수는 4∼6 개로 한다.At this time, the number of dummy patterns provided in the test pattern region 1 is 4-6.
이상 상술한 바와같이, 본 발명의 방법에 따른 반도체 소자의 테스트 패턴 형성방법은 테스트 패턴을 형성하기 위한 영역내에 형성하고자 하는 하나의 폴리-1 게이트 패턴의 측방향으로 다수개의 더미 폴리-1 게이트를 다수개 배열시킴으로써, 소자의 셀지역내에 형성되는 실제의 폴리-1 게이트 패턴의 CD 와 동일한 CD를 갖는 폴리-1 게이트를 형성하여 각 소자의 분석을 오차없이 효과적으로 행할 수 있다.As described above, the test pattern forming method of the semiconductor device according to the method of the present invention includes a plurality of dummy poly-1 gates in the lateral direction of one poly-1 gate pattern to be formed in the region for forming the test pattern. By arranging a plurality, the poly-1 gate having the same CD as the CD of the actual poly-1 gate pattern formed in the cell region of the element can be formed, and the analysis of each element can be effectively performed without errors.
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| KR19990057342A true KR19990057342A (en) | 1999-07-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714264B1 (en) * | 2000-11-22 | 2007-05-02 | 삼성전자주식회사 | How to form a dummy pattern for gate poly |
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1997
- 1997-12-29 KR KR1019970077393A patent/KR19990057342A/en not_active Withdrawn
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Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971229 |
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