KR19990056084A

KR19990056084A - Dual mode power amplification circuit

Info

Publication number: KR19990056084A
Application number: KR1019970076062A
Authority: KR
Inventors: 권성택; 조성원; 박재선; 김홍규
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. The technical field to which the invention described in the claims belongs

전력증폭 회로.Power amplifier circuit.

나. 발명이 해결하고자 하는 기술적 과제I. The technical problem to be solved by the invention

시디엠에이 방식시 에이비급 전력증폭을 하고 에이엠피에스 방식시 이급 출력을 하도록 하는 이중 모드 전력증폭회로Dual-mode power amplification circuit to perform ABS-class power amplification in CD-A type and secondary output in APM-type.

다. 발명의 해결방법의 요지All. Summary of Solution of the Invention

이중 모드 전력증폭회로가, 입력단에 입력 임피던스 매칭 및 전력 증폭부의 바이어스 전압을 인가하기 위한 입력매칭 및 바이어스부와, 입력매칭 및 바이어스부의 출력단을 전력 증폭부의 제1단에 인가하고 동작전원을 제2단에 연결하여 전력 증폭을 실시하는 전력 증폭부와, 전력 증폭부의 에이비급 동작시 출력 임피던스와 동작점을 제공하는 에이비급 출력부와, 전력 증폭부의 이급 동작시 출력 임피던스와 동작점을 제공하는 이급 출력부와, 제어전압을 통해 에이비급 출력부와 이급 출력부를 제어하는 출력제어부로 구성됨을 특징으로 하는 이중모드 전력증폭회로.The dual mode power amplifier circuit applies an input matching and biasing unit for applying an input impedance matching and a bias voltage of a power amplifying unit to an input terminal, an output terminal of the input matching and biasing unit to a first stage of the power amplifying unit, and supplies an operating power supply to the second stage. A power amplifier for power amplification by connecting to the stage, an AB output unit for providing output impedance and an operating point in the A-class operation of the power amplifier, and a secondary supply for providing an output impedance and an operating point in the secondary operation of the power amplification unit A dual mode power amplification circuit comprising an output unit, an output control unit for controlling the ABS output unit and the secondary output unit through a control voltage.

라. 발명의 중요한 용도la. Important uses of the invention

이중모드 전력 증폭회로.Dual mode power amplification circuit.

Description

Dual Mode Power Amplifier

본 발명은 전력증폭회로에 관한 것으로 특히, 이중 모드 전력 증폭회로에 관한 것이다.The present invention relates to a power amplifier circuit, and more particularly, to a dual mode power amplifier circuit.

일반적으로 디지털 방식(CDMA)과 아날로그 방식(AMPS)을 사용하는 전력증폭회로에 있어서 디지털 방식에 적용하기 위한 전력증폭회로만이 사용되거나 아날로그 방식만으로 전력증폭회로가 사용되어 수신되는 신호의 전력 효율이 떨어지거나 또는 선형성이 떨어지는 단점이 있었다.In general, in the power amplifier circuit using the digital method (CDMA) and analog method (AMPS), only the power amplifier circuit for the digital method is used, or the power amplifier circuit is used only in the analog method, the power efficiency of the received signal is reduced. There was a disadvantage of falling or falling linearity.

이를 도 1을 참조하여 설명한다.This will be described with reference to FIG. 1.

도 1은 종래기술에 따른 디지털 방식 수신시 증폭을 위한 전력증폭회로도이다.1 is a power amplification circuit diagram for amplification when receiving a digital method according to the prior art.

전원인가단 Vcc로부터 인가되는 전원은 캐패시터 C2와 인덕터 L2를 통해 교류가 제어되어 트랜지스터 Q1의 콜렉터단에 인가된다. 상기 인가된 전압은 저항 R1과 R2에 의해 분배되어 상기 트랜지스터 Q1의 베이스단에 인가된다. 또한 입력임피던스 매칭을 위해 입력단에 인덕터 L1과 C1의 연결되어 상기 트랜지스터 Q1의 베이스단에 인가되며 출력임피던스 매칭을 위해 출력단에 인덕터 L3와 C3가 연결된다. 따라서 트랜지스터 Q1은 상기 저항 R1과 R2값에 의해 상기 트랜지스터 Q1의 동작점이 결정되며 이때 상기 트랜지스터 Q1의 동작점은 A급 내지 AB급 전력증폭기로 동작하게 된다.The power applied from the power supply terminal Vcc is controlled through the capacitor C2 and the inductor L2, and is applied to the collector terminal of the transistor Q1. The applied voltage is divided by the resistors R1 and R2 and applied to the base terminal of the transistor Q1. In addition, the inductors L1 and C1 are connected to the input terminal for input impedance matching and are applied to the base terminal of the transistor Q1, and the inductors L3 and C3 are connected to the output terminal for output impedance matching. Accordingly, the operating point of the transistor Q1 is determined by the resistors R1 and R2, and the operating point of the transistor Q1 operates as a class A to AB power amplifier.

따라서 본 발명의 목적은 이중 모드의 전력 증폭기를 제공함에 있다.It is therefore an object of the present invention to provide a dual mode power amplifier.

상기 목적을 달성하기 위한 본 발명은 이중 모드 전력증폭회로가, 입력단에 입력 임피던스 매칭 및 전력 증폭부의 바이어스 전압을 인가하기 위한 입력매칭 및 바이어스부와, 상기 입력매칭 및 바이어스부의 출력단을 상기 전력 증폭부의 제1단에 인가하고 동작전원을 제2단에 연결하여 전력 증폭을 실시하는 전력 증폭부와, 상기 전력 증폭부의 에이비급 동작시 출력 임피던스와 동작점을 제공하는 에이비급 출력부와, 상기 전력 증폭부의 이급 동작시 출력 임피던스와 동작점을 제공하는 이급 출력부와, 제어전압을 통해 상기 에이비급 출력부와 상기 이급 출력부를 제어하는 출력제어부로 구성됨을 특징으로 하는 이중모드 전력증폭회로로 구성됨을 특징으로 한다.In accordance with another aspect of the present invention, a dual mode power amplifier circuit includes an input matching and biasing unit for applying a bias voltage to an input impedance matching and power amplifying unit to an input terminal, and an output end of the input matching and biasing unit to the power amplifying unit. A power amplifier configured to apply power to the first stage and connect the operating power to the second stage to perform power amplification, an ABS output unit to provide an output impedance and an operating point in the A-class operation of the power amplifier, and the power amplification; A dual mode power amplifier circuit comprising a secondary output unit providing an output impedance and an operating point during secondary secondary operation, and an output control unit controlling the A-B output unit and the secondary output unit through a control voltage. It is done.

도 1은 종래기술에 따른 디지털 방식 수신시 증폭을 위한 전력증폭회로도.1 is a power amplification circuit diagram for amplification when receiving a digital method according to the prior art.

도 2는 본 발명의 바람직한 실시예에 따른 이중 모드 전력증폭을 위한 블록 구성도.Figure 2 is a block diagram for a dual mode power amplification according to a preferred embodiment of the present invention.

도 3은 도 2의 바람직한 실시예에 따른 상세 회로도.3 is a detailed circuit diagram according to the preferred embodiment of FIG.

이하 첨부된 도면을 참조하여 본 발명은 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 실시예에 따른 이중 모드 전력증폭을 위한 블록 구성도이다.2 is a block diagram for dual mode power amplification according to a preferred embodiment of the present invention.

먼저 구성을 살펴보면 입력단은 입력매칭 및 바이어스부 110을 통해 전력증폭부 130의 제1단에 연결되고 또한 외부전원 Vcc로부터 교류제거부 120을 통해 상기 전력증폭부 130의 제2단에 연결된다. 상기 전력증폭부 130의 출력은 에이비(AB)급 출력부 140과 이(E)급 출력부 150에 공통으로 연결된다. 출력 제어부 160은 제어전압(Vcontrol)단에 연결되며 상기 AB급 출력부 140과 E급 출력부 150에 각각 연결된다. 또한 상기 AB급 출력부 140과 E급 출력부 150은 각각 출력단을 구비한다.First of all, the input terminal is connected to the first stage of the power amplifier 130 through the input matching and bias unit 110, and is also connected to the second stage of the power amplifier 130 through the AC removing unit 120 from the external power supply Vcc. The output of the power amplifier 130 is commonly connected to the ABS (AB) class output unit 140 and the (E) class output unit 150. The output controller 160 is connected to a control voltage (Vcontrol) terminal and is connected to the class AB output unit 140 and the class E output unit 150, respectively. In addition, the AB output unit 140 and the E output unit 150 has an output terminal, respectively.

동작을 살펴보면 상기 입력매칭 및 바이어스부 110은 입력단을 통해 수신되는 신호의 입력신호를 매칭시키고 상기 전력 증폭부 130의 동작 바이어스를 인가하며 교류 제거부 120은 상기 외부전원 Vcc로부터 인가되는 전원의 교류 성분을 제거한다. 또한 상기 전력 증폭부 130은 상기 출력 제어부 160을 제어에 의해 상기 AB급 출력단으로 출력 요구시 AB급 증폭을 실시하며 상기 출력 제어부 160의 제어에 의해 상기 E급 출력단으로 출력 요구시 E급 증폭을 실시한다. 따라서 디지털 방식(CDMA)으로 수신시 AB급 출력부를 제어하여 선형적으로 증폭하며 아날로그 방식(AMPS)으로 수신시 E급으로 증폭하여 전력효율을 높일 수 있다.In operation, the input matching and bias unit 110 matches an input signal of a signal received through an input terminal, applies an operation bias of the power amplification unit 130, and the AC removing unit 120 supplies an AC component of a power applied from the external power source Vcc. Remove it. In addition, the power amplification unit 130 performs AB class amplification when the output is requested to the class AB output terminal by controlling the output controller 160, and performs class E amplification when the output is requested to the E class output terminal under the control of the output controller 160. do. Therefore, when receiving by digital method (CDMA), the AB class output unit is controlled and amplified linearly, and when receiving by analog method (AMPS), it is amplified by E class to increase power efficiency.

도 3은 도 2의 바람직한 실시예에 따른 상세 회로도이다.3 is a detailed circuit diagram according to a preferred embodiment of FIG.

이하 도 3를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 3.

먼저 도 3의 구성을 설명하면, 입력단에 인덕터 L4를 통해 캐패시터 C4로 접지되고 상기 캐패시터 C4와 상기 인덕터 L4의 접점을 트랜지스터 Q2의 베이스에 연결한다. 또한 전원 Vcc로부터 인덕터 L5를 통해 상기 트랜지스터 Q2의 콜렉터에 연결되고 상기 트랜지스터 Q2의 콜렉터에 저항 R3와 R4를 통해 접지되며 상기 저항 R3와 저항 R4의 접점은 상기 트랜지스터의 베이스단에 연결된다. 상기 트랜지스터 Q1의 에미터는 접지된다. 또한 상기 트랜지스터 Q2의 콜렉터단과 상기 인덕터 L5의 접점은 캐패시터 C6를 통해 다이오드 D1의 애노드에 연결되며 상기 다이오드 D1의 캐소드는 인덕터 L6를 통해 제1 출력단 Vout_1로 출력된다. 또한 상기 다이오드 D1의 캐소드와 상기 인덕터 L6의 접점은 저항 R5를 통해 접지되고 상기 인덕터 L6와 제1 출력단 사이에 캐패시터 C7을 통해 접지된다.First, referring to the configuration of FIG. 3, the input terminal is grounded to the capacitor C4 through the inductor L4 and the contact point of the capacitor C4 and the inductor L4 is connected to the base of the transistor Q2. It is also connected from the power supply Vcc to the collector of the transistor Q2 through the inductor L5, grounded through the resistors R3 and R4 to the collector of the transistor Q2, and the contacts of the resistors R3 and R4 are connected to the base end of the transistor. The emitter of transistor Q1 is grounded. In addition, the collector terminal of the transistor Q2 and the contact point of the inductor L5 are connected to the anode of the diode D1 through the capacitor C6, and the cathode of the diode D1 is output to the first output terminal Vout_1 through the inductor L6. In addition, the cathode of the diode D1 and the contact of the inductor L6 are grounded through the resistor R5 and grounded through a capacitor C7 between the inductor L6 and the first output terminal.

한편 상기 트랜지스터 Q2의 콜렉터단과 상기 인덕터 L5의 접점은 캐패시터 C8을 통해 다이오드 D2의 캐소드에 연결되며 상기 다이오드 D2의 애노드는 인덕터 L8과 캐패시터 C10을 통해 제2 출력단으로 출력된다.상기 캐패시터 C8과 상기 다이오드 D2의 접점은 저항 R6를 통해 접지되며 상기 디이오드 D2와 상기 인덕터 L8의 접점은 캐패시터 C9를 통해 접지된다. 또한 제어전압 Vcontrol은 인버터 inverter를 통해 상기 캐패시터 C6와 상기 다이오드 D1의 접점에 연결되고, 다이오드 D2와 인덕터 L8사이의 접점에 인덕터 L7을 통해 연결된다.Meanwhile, the collector terminal of the transistor Q2 and the contact point of the inductor L5 are connected to the cathode of the diode D2 through the capacitor C8, and the anode of the diode D2 is output to the second output terminal through the inductor L8 and the capacitor C10. The capacitor C8 and the diode The contact of D2 is grounded through a resistor R6 and the contact of the diode D2 and the inductor L8 is grounded through a capacitor C9. In addition, the control voltage Vcontrol is connected to the contact of the capacitor C6 and the diode D1 through an inverter inverter, and is connected to the contact between the diode D2 and the inductor L8 through the inductor L7.

동작을 설명하면 상기 인덕터 L4와 상기 캐패시터 C4는 입력 임피던스 매칭을 위한 회로이고, 상기 인덕터 L5와 상기 캐패시터 C5는 상기 전원 Vcc로부터 인가되는 전압의 직류 바이어스 및 교류 제거의 역할을 수행한다. 또한 상기 저항 R3와 R4는 상기 트랜지스터 Q2의 바이어스 전압을 형성한다. 상기 트랜지스터 Q2의 콜렉터로부터 인가되는 전압의 직류성분을 제거하기 위해 상기 캐패시터 C6가 직류 블러킹 역할을 수행하고 상기 저항 R5는 상기 캐패시터 C6를 통과한 직류의 패스를 형성한다. 상기 제어전압 Vcontrol이 로우레벨(Low level)로 인가될 경우 상기 인버터(INVERTER)를 통해 상기 다이오드 D1으로 전류패스가 형성된다. 따라서 상기 트랜지스터 Q2는 AB급으로 동작하여 디지털 모드 사용할 때 왜곡을 줄일 수 있다.In operation, the inductor L4 and the capacitor C4 are circuits for input impedance matching, and the inductor L5 and the capacitor C5 perform DC bias and AC removal of the voltage applied from the power supply Vcc. In addition, the resistors R3 and R4 form a bias voltage of the transistor Q2. In order to remove the direct current component of the voltage applied from the collector of the transistor Q2, the capacitor C6 performs a DC blocking function, and the resistor R5 forms a path of the direct current passing through the capacitor C6. When the control voltage Vcontrol is applied at a low level, a current path is formed to the diode D1 through the inverter INVERTER. Therefore, the transistor Q2 can operate in the AB class to reduce distortion when using the digital mode.

한편 상기 저항 R6와 상기 캐패시터 C8은 상기 트랜지스터 Q2의 콜렉터로부터 인가되는 전압의 직류성분을 제거하기 위해 상기 캐패시터 C8이 직류 블러킹 역할을 수행하고 상기 저항 R6는 상기 캐패시터 C8을 통과한 직류의 패스를 형성한다. 상기 제어전압 Vcontrol이 하이레벨(High level)로 인가될 경우 상기 인버터(INVERTER)를 통해 로우레벨로 인가되어 상기 다이오드 D1은 오프된다. 따라서 상기 제어전압이 상기 인덕터 L7을 통해 인가되므로 상기 트랜지스터 Q2의 출력전압은 E급으로 동작하게 된다. 이때 상기 인덕터 L8과 상기 캐패시터 C10은 직렬 공진시킴으로써 공진주파수 F₀만 통과시키게 된다. 따라서 상기 E급 증폭기로 동작할 시 효율도 72%로 증가한다. 상기 E급 동작에시 효율에 관련된 내용은 Everard and Wilkinson, UMI dissertation services에 상세히 기술되어 있다.On the other hand, the resistor R6 and the capacitor C8 form a direct current blocking function of the capacitor C8 to remove the direct current component of the voltage applied from the collector of the transistor Q2, and the resistor R6 forms a path of the direct current passing through the capacitor C8. do. When the control voltage Vcontrol is applied at a high level, the diode D1 is turned off by being applied at a low level through the inverter INVERTER. Therefore, since the control voltage is applied through the inductor L7, the output voltage of the transistor Q2 is operated in the E class. At this time, the inductor L8 and the capacitor C10 resonate in series to pass only the resonance frequency F ₀ . Therefore, the efficiency is also increased to 72% when operating in the class E amplifier. The E-efficiency in class E operation is described in detail in Everard and Wilkinson, UMI dissertation services.

상술한 바와같이 상기 전력 증폭기를 모드에 따라 AB급으로 동작시 선형성을 유지시켜 고조파의 왜곡을 줄일 수 있으며 E급 동작시 전력 증폭기의 효율을 높일 수 있는 잇점이 있다.As described above, it is possible to reduce the harmonic distortion by maintaining the linearity when operating the power amplifier in the AB class according to the mode, and to increase the efficiency of the power amplifier in the E class operation.

Claims

In a dual mode power amplifier circuit,

An input matching and biasing unit for applying a bias voltage to an input impedance matching and power amplifying unit to an input terminal;

A power amplifying unit configured to apply an output terminal of the input matching and biasing unit to the first stage of the power amplifying unit and to connect an operating power source to a second stage to perform power amplification;

An ABS output unit that provides an output impedance and an operating point during the ABS operation of the power amplifier;

A secondary output unit providing an output impedance and an operating point during the secondary operation of the power amplifier;

The dual mode power amplifier circuit, characterized in that consisting of an output control unit for controlling the AB output unit and the secondary output unit through a control voltage.

According to claim 1, Abs output unit,

A first capacitor for removing direct current from the power amplifier;

Connected to an anode of a first diode for forming a path by an output voltage of the first capacitor and the output controller,

The cathode of the first diode is grounded to the second capacitor through the first inductor for the A-class output matching,

And outputting through the contact point of the first inductor and the second capacitor.

The method of claim 1, wherein the secondary output unit,

A third capacitor for removing direct current from the power amplifier;

Connected to a cathode of a second diode for forming a path by an output voltage of the third capacitor and the output controller,

And the anode of the second diode outputs through the fourth capacitor through the second inductor for the secondary output matching and series resonance.

The method of claim 2 or 3, wherein the output control unit,

Connecting to an anode of the first diode of the ab output unit through an inverter for inverting a control voltage input to the output controller,

And a control voltage input to the output control unit is connected to an anode of a second diode of the secondary output unit through a third inductor for direct current bias.