KR19990045610A - 푸시-풀 광대역 반도체 증폭기 - Google Patents

Abstract

출력 신호에서 합성 2 차 왜곡 ( composite second-order : CSO ) 을 억제하는 예를 들어 CATV ( cable television ) 시스템에 사용되는 푸시-풀 광대역 반도체 증폭기에 관한 것이다. 푸시-풀 광대역 증폭기는 입력단자를 통해 입력된 신호를 분배하는 분배기, 분배기에 의해 분배된 신호를 증폭하는 제 1 및 제 2 증폭기 회로 및 제 1 및 제 2 증폭기에 의해 증폭된 2 개의 신호를 하나의 신호로 결합하고 결과 신호를 출력하는 결합기로 구성된다. 제 1 증폭 회로와 제 2 증폭 회로 사이의 노드는 교번 전류 신호의 관점으로 보아 0 V 전위를 갖는 허상 접지점이다. 종단 회로는 허상 접지점과 접지 사이에 구비되며 허상 접지점에서 발생되는 전위 변동을 흡수한다. 허상 접지점에서 발생하는 전위 변동이 있을 경우, 전위 변동은 종단 회로에 의해 흡수된다. 그러므로 전위 변동을 수반하는 정재파는 발생하지 않으며 우수차의 왜곡이 억제된다.

Description

푸시-풀 광대역 반도체 증폭기

본 발명은 반도체 회로에 관한 것으로, 특히 CATV ( Cable Television ) 시스템 등에서 신호를 증폭하는데 사용되는 푸시-풀 광대역 증폭기에 관한 것이다.

CATV 등의 분야는 넓은 주파수 대역의 신호를 증폭하는 광대역 증폭기를 필요로 한다. CATV 시스템용 광대역 증폭기는 일반적으로 HICs ( hybrid integratd circuits ) 로 구성된다.

푸시-풀 형은 광대역 증폭기를 구성하는 회로로 이용된다. 일본 특허 공개 공보 제 52407/91 ( JP, 03052407, A ) 호에 기재된 하이브리드 푸시-풀 광대역 증폭기는 CATV 시스템용 HIC 광대역 증폭기의 한 예이다. 도 1 은 JP 03052407, A 에 설명된 푸시-풀 광대역 증폭기의 구성을 보여주는 회로도이다.

이 광대역 증폭기는 상호 푸시-풀 관계에서 동작되는 두 개의 증폭 회로 140 및 150 으로 구성되어 있다. 두 개의 증폭회로 140 및 150 은 모두 캐스케이드 증폭 회로이고, 상호 연결되고, 본질적으로 동일한 내부 회로 구성을 지니고 있다. 제 1 증폭 회로 ( 140 ) 은 저항 ( R141 내지 R145 ), 캐패시터 ( C141, C142 ) 및 트랜지스터 ( Tr141, Tr142 ) 로 구성되고, 제 2 증폭 회로 ( 150 ) 는 저항 ( R151 내지 R155 ), 캐패시터 ( C151, C152 ) 및 트랜지스터 ( Tr151, Tr152 ) 로 구성된다. 캐패시터 C164 는 RF ( radio frequency ) 바이어스 캐패시터이고, 저항 R164 와 캐패시터 C163 은 선택적으로 적용가능한 요소이다. 증폭 회로 140 과 150 사이에 구비되는 저항 R161 과 캐패시터 C162 는 허상 접지 ( imaginary grounding ) 효과를 받으며 독립적으로 트랜지스터 Tr141 과 Tr151 의 AC ( alternating-current ) 에미터 임피던스를 제어하는 기능을 한다.

다음의 기재에 따라 구성된 회로에서 입력 신호는 RF 입력 변압기에 의해서 푸시-풀 모드에서 각각의 증폭 회로 140 과 150 에 공급되고, 증폭 회로 140 과 150 에 의해 증폭된 신호는 RF 변압기 T162 에 의해서 출력된다.

DC ( direct-current ) 전원 ( Vcc ) 은 저항 R162, R163 및 RF 출력 변압기 T162 를 통해서 증폭 회로 140 및 150 에 각각 공급된다. 출력 션트 캐패시터 C165 는 선택사항이지만 회로의 고주파 이득 및 출력 임피던스를 제어하는데 사용된다.

이러한 고주파 특성에 의해서, 증폭수단의 트랜지스터 Tr141, Tr142, Tr151 및 Tr152 는 전형적으로 바이폴라 트랜지스터가 사용되고 RF 증폭을 위해서는 ICs 또는 서브어셈블리 등의 다른 형태 소자들이 사용되어질 수 있다.

마지막으로, 접지점과 트랜지스터 Tr141 및 Tr151 의 베이스 사이에 있는 선택적으로 사용가능한 캐패시터 ( 표시하지는 않음 ) 는 입력 임피던스를 정합시키는데 사용된다.

비록, 푸시-풀 회로를 갖는 CATV HIC 광대역 증폭기가 일반적으로 복합 2 차 ( composite second-order : CSO ) 왜곡을 일으키지만, 상기 기술한 종래기술의 반도체 회로는 CSO 를 보상하기 위한 회로를 포함하지 않으며, CSO 왜곡은 단지 소자의 균형과 각각의 푸시-풀 회로의 전기적인 특성에 의해 억제된다.

비록 변압기의 권선수를 조절하거나 변압기의 각 요소사이의 균형을 조절하는 등과 같은 방법으로 도 1 에 보인 회로의 CSO 를 보상하는 방법으로 사용될 수 있지만, 이러한 방법은 자동화에 적합하지 않으며 별도의 시간과 문제점을 가져오므로 고비용을 초래하게 된다. 뿐만아니라, 저항 R163 과 캐패시터 C164 에 따라 저항 R162 와 캐패시터 C163 의 회로상수는 바이어스 조건에 의해서만 결정되고 고주파 종단 조건으로써는 선택되지 않는다. 그러므로 저항의 저항값은 변압기의 바이어스 상수에 따라 광범위하게 변한다. 예를 들면 100 Ω 또는 그 이상의 높은 저항값은 고주파 하이 임피던스의 결과를 가져오고, 10 Ω 이하와 같은 낮은 저항값은 캐패시터 C163 및 C164 에 의해서 고주파 단락회로 상태를 가져온다. 일반적인 바이어스 관계상, CATV 용 HIC 에 있어서는, 저항값이 수백 Ω 이상이 되기 때문에, 고주파 영역에서 전반사 된다.

만약 푸시-풀 회로가 예를 들어 소자간의 변동으로 인하여 균형을 잃어 버린다면, 허상 접지점 ( 도 1에서 A 점 ) 은 접지 상태를 잃어버리고 전위의 사소한 고주파 진동 ( oscillation ) 이 허상 접지점 ( imaginary ground point ) 에서 발생하게 된다. 이러한 진동은 진동원이 되고 고주파 전류가 흐르게 된다. 그러나 바이어스 회로로 동작하는 허상 접지점에 연결된 회로이기 때문에, 발생된 진동은 완전히 반사하게 되고 진행파 ( progressive wave ) 와 반사파 ( reflected wave ) 가 발생된다. 이러한 진행파와 반사파에 의해 발생된 정현파는 접속되어 있는 게이트 전위를 진동하게 한다. 이러한 전위 변위는 증폭되고, 더욱 더 푸시-풀 회로의 균형을 붕괴하게 된다.

상기 목적을 달성하기 위하여 본 발명은, 푸시-풀 회로에서 복합 2 차 왜곡을 보상할 수 있는 반도체 회로를 제공하는데 목적이 있다.

도 1 은 푸시-풀 회로를 채용하는 종래예의 CATV 시스템용 HIC 광대역 증폭기의 구축예를 보여주는 일례의 회로도.

도 2 는 본 발명의 제 1 실시예에 따른 광대역 증폭기를 보여주는 회로도.

도 3 은 본 발명의 제 2 실시예에 따른 광대역 증폭기를 보여주는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 입력단자 2 : 출력단자

12, 13, 140, 150 : 증폭회로

상기 목적을 달성하기 위해, 다음과 같은 구성을 구비하는 반도체 회로를 제안한다. 입력 단자를 통해서 입력된 신호를 위상이 다른 2 개의 신호로 분배하는 분배기와 분배기에 의해 분배된 신호를 각각 증폭하는 제 1 및 제 2 증폭 회로와 제 1 및 제 2 증폭 회로에 의해 증폭된 2 개의 신호를 결합하고 1 개의 결과 신호로 출력하는 결합기와 제 1 증폭 회로 및 제 2 증폭 회로 사이에 있는 노드이며, 교번 전류 신호 관점으로 보아 0 V 의 전위를 갖는 허상 접지점 및 허상 접지점에서 발생되는 전위 변동을 흡수하며 허상 접지점과 접지 사이에 위치하는 종단 회로 ( termination circuit ) 를 구비하는 반도체 회로를 제안한다.

본 발명에 있어서, 허상 접지점은 제 1 증폭 회로와 제 2 증폭 회로 사이의 접속 노드에 존재하고 그 점에서 교번 전류의 관점에서 보아 전위가 0 V 가 되고, 허상 접지점과 실제 접지점 사이에 구비되는 종단 회로는 허상 접지점에서 발생하는 전위 변동을 흡수한다. 허상 접지점에서 전위 변동이 발생할 때, 전위 변동은 종단 회로에 의해서 흡수된다. 따라서, 전위 변동은 반사되지 않으며 허상 접지점에서 전위 변동이 일어나지 않는 경우에서도 정현파는 생성되지 않는다. 따라서 제 1 증폭 회로와 제 2 증폭 회로 사이의 균형을 유지할 수 있고, CSO 의 왜곡이 방지될 수 있다.

본 발명의 상기 목적 및 다른 목적, 특징 그리고 장점들은 본 발명의 바람직한 실시예를 보여주는 다음 기재로부터 더욱 명백하게 될 것이다.

도 2 에 보인 본 발명의 제 1 실시예에 따른 푸시-풀 광대역 증폭기 회로는 상호 푸시-풀 관계에서 동작하는 증폭 회로부 140 및 150 에 의해 구축된다. 각각의 증폭회로 140 및 150 은 캐스케이드 증폭회로이며, 두 회로는 서로 연결되어 있으며 각각의 내부 회로 구성은 근본적으로 동일하다.

제 1 증폭 회로 140 은 에미터 접지 회로로 동작하는 트랜지스터 Tr141 과 게이트 접지 회로로 동작하는 트랜지스터 Tr142 를 구비한다. 트랜지스터 Tr141 의 콜렉터는 트랜지스터 Tr142 의 에미터와 연결된다. 저항 R141 은 트랜지스터 Tr 141 의 베이스와 접지점 사이에 삽입되고, 저항 R142 는 트랜지스터 Tr141 의 에미터와 접지점 사이에 삽입된다. 저항 R143 의 하나의 끝단은 트랜지스터 Tr141 의 베이스에 연결된다. 그 외에도, 직렬로 연결된 저항 R144 와 캐패시터 C141 가 트랜지스터 Tr142 의 콜렉터와 트랜지스터 Tr141 의 베이스 사이에 구비되고 캐패시터 C142 는 저항 R144 와 병렬로 구비된다. 저항 R145 의 한쪽 끝단은 트랜지스터 Tr142 의 베이스와 연결된다.

제 1 증폭 회로 140 과 유사하게, 제 2 증폭 회로 150 은 저항 R151 부터 R155, 캐패시터 C151 과 C152, 트랜지스터 Tr151 및 Tr152 로 구성된다.

RF 입력 변압기 T161 은 2 개의 증폭 회로 140 과 150 사이의 입력신호를 분배하기 위해 구비되고, 캐패시터 C161 은 입력 신호 단자와 접지점 사이에 구비된다. RF 입력 변압기 T161 의 2 개의 출력 각각은 트랜지스터 Tr141 과 Tr151 의 베이스에 각각 연결된다. 병렬로 연결된 저항 R161 과 캐패시터 C162 는 트랜지스터 Tr141 의 에미터와 트랜지스터 Tr151 의 에미터 사이에 구비된다. 저항 R161 과 캐패시터 C162 는 허상 접지 효과를 받으며 독립적으로 트랜지스터 Tr141 과 Tr151 의 AC ( alternating-current ) 에미터 임피던스를 제어하는 수단으로 작용한다.

저항 R143 의 다른 끝단과 저항 R153 의 다른 끝단은 제 1 노드에서 서로 연결되고, 저항 R145 의 다른 끝단과 저항 R155 의 다른 끝단은 제 2 노드 ( A 점 ) 에서 서로 연결된다. 제 1 노드와 제 2 노드는 저항 R162 를 통해서 연결된다. 제 2 노드, 즉 A 점, 은 허상 접지점이다. 직렬 연결된 저항 R164 와 캐패시터 C163 은 A 점과 접지점 사이에 구비된다.

증폭 회로 140 과 150 에 의해 증폭된 신호를 RF 출력 변압기 T162 에 의해 출력하기 위해서, RF 출력 변압기 T162 의 입력 권선부 각각의 단자부분에 트랜지스터 Tr142 와 Tr152 의 콜렉터가 각각 연결된다. 출력 션터 캐패시터 C165 가 접지점과 RF 출력 변압기 T162 의 출력 권선부의 하나의 끝단 사이에 구비된다.

전원 전압 Vcc 는 출력 변압기 T162 의 입력 권선부의 중앙탭과 직렬연결된 저항 R163 과 R165 를 통해서 점 A 에 공급된다. 캐패시터 C164 는 전원 전압 입력단자와 접지점 사이에 구비된다. 병렬 연결된 저항 R166 과 캐패시터 C166 은 접지점과 저항 R163 과 저항 R165 의 중간점 사이에 구비된다. 저항 R163 과 캐패시터 C164 는 바이어스 회로를 구성하고, 저항 R164 와 캐패시터 C163 은 또한 바이어스 회로를 구성한다.

허상 접지점 A 와 연결된 저항 R165 는 10 Ω 부터 100 Ω 범위의 저항값을 갖는다. 이 저항 R165 와 캐패시터 C166 은 허상 접지점 A 용 종단 회로를 형성한다.

전술한 바와 같이 구성된 반도체 회로의 동작을 다음 기재로부터 설명한다.

외부로부터 입력된 신호는 우선 변압기 T161 에서 2 개의 신호로 분배되고, 2 개의 분배된 신호 사이의 위상차는 180˚이다. 이 분배된 2 개의 신호는 증폭 회로 140 과 150 에 의해서 각각 증폭되고, 변압기 T162 에서 결합되고 출력단자로부터 출력된다.

만약 증폭 회로 140 과 150 사이의 균형이 유지되고, 상술한 연속 동작에서 신호는 다음 식과 같이 표시할 수 있다. 여기에서는 2 차까지의 계수만을 나타내었다. 뿐만아니라, 트랜지스터 Tr141 의 베이스는 C 점이고, 트랜지스터 Tr151 의 베이스는 D 점이며, 트랜지스터 Tr142 의 콜렉터는 E 점이고 트랜지스터 Tr152 의 콜렉터는 F 점이다.

입사파가 Xcosωt 라면, C 점 및 D 점의 신호는 다음과 같다.:

C 점 : (X/2)cosωt ,

D 점 : (X/2)cos(ωt - π) .

만약 증폭 회로 140 및 150 의 증폭비가 Y 라면, 증폭 회로 140 및 150 의 출력단의 신호는 다음과 같다. :

E 점 : (XY/2)cosωt + Zcos2ωt ,

F 점 : (XY/2)cos(ωt - π) + Zcos2(ωt - π) .

여기서 점 E 및 점 F 의 신호식에서 2 차항은 2 차 왜곡을 나타내고, 이는 CSO 의 주된 발생원이다.

점 E 및 점 F 의 신호는 모두 변압기 T162 에서 결합되고, F 점 신호의 위상차가 180˚ 이므로 결합하면 :

따라서, 만약 증폭 회로 140 과 150 사이에 균형이 유지된다면, 즉 만약 푸시-풀 회로를 구성하는 두 개의 증폭 회로 140 및 150 의 전기적인 특성이 등가라면, 증폭 회로를 통해서 흐르는 고주파 신호의 진폭과 파형은 동일하며, 위상은 180˚ 차이가 있고 단지 기본파만이 출력되고 CSO 의 근원인 2차 왜곡이 제거되어 출력되지 않는다. 이 순간에, A 점의 전압은 AC 신호 관점에서 볼 때 0 V 가 되고, 접지 상태로 볼 수가 있다. 따라서 A 점은 허상 접지점이라고 말할 수 있다. 다른 식으로 말하면, 점 A 가 접지점으로 보여지면, 증폭 회로 140 과 150 은 이상적으로 동작하고, 우수차 ( 偶數次 ) 의 왜곡 ( 특히 2차수 왜곡 ) 인자는 제거되게 된다.

그러나 실제적으로 증폭 회로 140 과 150 사이의 균형은 구성 인자들간의 변동 요인으로 인하여 잃어 버리게 된다. 증폭 회로 140 과 150 이 균형을 잃게 되면, 점 A 는 AC 접지로 간주될 수 없고, A 점에서 AC 신호가 발생하게 된다. 이 AC 신호는 각 트랜지스터의 게이트 전위의 진동을 일으키고 이 진동은 출력신호에서 상쇄되지 않고 증폭되어 더욱 더 나쁜 우수차의 왜곡을 가져온다.

상기에서 기술한 반도체 회로에서 저항 R165 와 캐패시터 C166 을 사용하여 종단 회로를 구성함으로서, A 점에서 전위 진동에 의해 생성된 AC 신호는 저항 R165 에 의해 흡수된다. 그러므로 이 AC 신호의 반사에 의해 야기된 정현파는 생성되지 않고, CSO 에 의한 성능 감소 뿐만아니라, 정현파에 의해 야기되는 균형 상태의 붕괴는 발생하지 않는다.

뿐만아니라, A 점에서 전위 진동이 일어나지 않는다면, 푸시-풀 회로의 중성점 ( neutral point ) A 점은 교번 전류의 관점에서 볼 때 확고한 접지로 보여질 수가 있다. 따라서 증폭 회로 140 과 150 사이의 균형이 확고하게 유지되고, 이 회로에 근원적으로 포함되어 있는 불균형 요인은 정정되고, 그럼으로써 우수파 ( 주로 CSO ) 의 왜곡이 방지된다. 따라서 회로 특성의 향상이 이룩된다.

도 3 에 나타나는 본 발명의 제 2 실시예에 따른 반도체 회로에 있어서, 입력 단자 1 에 입력되는 신호는 2 개의 신호로 분배되고, 2 개의 분배된 신호는 각각 증폭 회로 12 와 13 에 의해 증폭되고, 증폭 회로 12 와 13 에 의해 증폭된 신호는 결합되어 출력된다. 푸시-풀 증폭 회로는 증폭 회로 12 및 13 에 의해 형성된다.

캐패시터 C34 와 C35 를 통해서 접지되는 트랜지스터 T1 은 분배기를 구성하고, 입력 단자 1 을 통해서 입력된 신호를 위상이 다른 2 개의 신호로 분배한다. 뿐만아니라, 변압기 T2 는 캐패시터 C37 을 통해서 접지되어 결합기를 구성하고 증폭 회로 12 및 13 에 의해 증폭된 2 개의 신호를 결합한다.

증폭 회로 12 는 다단계로 연결된 FET ( field effect transistor ) Q11 부터 Q13 을 구비한다. 증폭 회로 12 에서, 병렬로 연결된 더미스터 ( thermistor ) Rt11 과 저항 R13 은 제 2 단계 FET 인 FET Q11 의 게이트 저항을 형성하고, 인덕터 L13 은 이 게이트 저항과 FET Q11 의 게이트 사이에 삽입된다. 저항 R11, 캐패시터 C11 과 터미스터 Rt12 는 증폭 회로 12 의 제 1 단계에 있는 FET Q12 의 게이트와 드레인 사이에서 직렬로 연결된다. FET Q12 의 드레인은 직렬연결된 저항 R12 와 캐패시터 C12 를 통해서 미리 규정된 전위점에 연결되고, 또한 캐패시터 C13 을 통해서 FET Q11 의 게이트 저항 ( 즉, 더미스터 Rt11 과 저항 R13 ) 에 연결되고, 직렬로 연결된 인덕터 L11 과 저항 R17 을 통해서 FET Q11 의 소스에 연결된다. 인덕터 L11 과 저항 R17 사이의 접속점은 캐패시터 C15 를 통해서 미리 규정된 전위에 연결된다.

저항 R14, 캐패시터 C14 및 더미스터 Rt13 은 FET Q12 의 드레인과 FET Q13 의 드레인 사이에 직렬로 구비된다. 저항 R16 은 FET Q13 의 게이트에 연결된다. 저항 R15, 인덕터 L12 및 캐패시터 C16 은 병렬로 연결되어서 FET Q13 의 드레인과 증폭 회로 12 의 출력 단자 사이에 연결된다. FET Q13 의 소스는 FET Q11 의 드레인에 연결된다.

증폭 회로 13 은 증폭 회로 12 와 동일하게 구성되고, 다단계로 연결되는 FET Q21 부터 Q23 와 증폭 회로 12 의 저항 R11 부터 R17, 더미스터 Rt11 부터 Rt13, 캐패시터 C11 부터 C16 및 인덕터 L11 부터 L14 에 각각 해당하는, 저항 R21 부터 R27, 더미스터 Rt21 부터 Rt23, 캐패시터 C21 부터 C26 및 인덕터 L21 부터 L24 로 구성된다. FET Q21 부터 Q23 은 각각 증폭 회로 12 의 FET Q11 부터 Q13 에 해당한다.

증폭 회로 12 의 FET Q13 의 게이트는 저항 R16 과 R26 를 통해서 증폭 회로 13 의 FET Q23 의 게이트에 연결된다.

변압기 T1 의 입력측에서, 캐패시터 C33 과 인덕터 L31 은 변압기 T1 과 입력 단자 1 사이에 직렬로 연결되고, 캐패시터 C33 과 인덕터 L31 사이의 접속점은 직렬 연결된 캐패시터 C31 과 저항 R31 을 통해서 미리 규정된 전위점으로 연결된다. 캐패시터 C33 과 인덕터 L31 사이의 접속점은 캐패시터 C32 를 통해서 미리 규정된 전위점에 연결된다.

변압기 T2 의 출력측에서는 인덕터 L32 와 캐패시터 C39 가 변압기 T2 와 출력 단자 2 사이에 직렬로 연결되고, 인덕터 L32 와 캐패시터 C39 사이의 접속점은 캐패시터 C38 을 통하여 미리 규정된 전위에 연결된다.

증폭 회로 12 의 FET Q11 의 소스는 저항 R41 을 통해서 증폭 회로 13 의 FET Q21 의 소스에 연결되고, FET Q11 의 게이트는 직렬 연결된 저항 R39 와 R40 을 통해서 FET Q21 의 게이트와 결합된다. 저항 R33 과 R34 는 변압기 T1 과 저항 R39 와 R40 의 중간점 사이에 직렬로 삽입된다. 저항 R33 과 저항 R34 사이의 접속점에는 전원 전압 Vdd 가 공급된다. 저항 R33 과 변압기 T1 사이의 접속점은 직렬 연결된 저항 R32, 더미스터 Rt31 과 Rt32 를 통해서 미리 규정된 전위점에 연결되고, 저항 R39 와 R40 의 중간점은 저항 R35 를 통해서 미리 규정된 전위점에 연결된다.

FET Q12 의 소스는 저항 R36 을 통해서 미리 규정된 전위점에 연결되고, FET Q22 의 소스는 저항 R38 을 통해서 미리 규정된 전위점에 연결되고, FET Q12 와 Q22 의 소스는 저항 R37 을 통해서 상호 연결된다. FET Q13 의 게이트 저항인 저항 R16 과 FET Q23 의 게이트 저항인 R26 은 A 점에서 상호 연결되고, 저항 R42 와 R43 은 점 A 와 변압기 T2 사이에 직렬로 연결된다. 저항 R44 와 캐패시터 C40 은 미리 규정된 전위점에 연결되고 저항 R42 와 저항 R43 사이의 접속점에 병렬로 연결된다. 저항 R42 와 변압기 T2 사이의 접속점에는 전원전압 Vdd 가 공급되고, 캐패시터 C36 은 이 접속점과 미리 규정된 전위점 사이에 구비된다.

이 경우에, 더미스터 Rt11, Rt21 와 Rt31 은 주위 온도에 따라 네가티브 온도 특성을 가지며 변하는 저항값을 갖는 온도-센서티브 저항 요소이고, 더미스터 Rt12, Rt13, Rt22, Rt23 및 Rt32 는 주위 온도에 따라 포지티브 온도 특성을 가지며 변하는 저항값을 갖는 온도-센서티브 저항 요소이다.

이러한 반도체 회로에서, 10 ~ 100 Ω 의 저항값을 갖는 저항 R43 은 점 A 와 저항 R42 사이에 구비되고, 캐패시터 C40 은 미리 규정된 전위점과 저항 R42 와 R43 사이의 접속점 사이에 구비되고, 이러한 소자의 회로 상수는 종단 조건에 설정된다. 그러므로, 점 A 의 전위는 AC 신호 관점에서 볼 때 0 V 이고, 점 A 는 접지 상태로 보여질 수 있는 허상 접지점으로 작용한다. 점 A 의 위치는 증폭 회로 12 와 13 을 구성하는 푸시-풀 회로의 중성점이므로 증폭기 회로 12 와 13 의 이상적인 동작이 달성되고, 푸시-풀 회로의 출력에서 우수차 왜곡 ( 주로 2차수 왜곡 ) 소자는 제거된다.

이러한 구성에서 점 A 에서 전위 변동이 있을 경우, 전위 변동은 저항 R43 에 의해서 흡수되고, 그러한 전위 변동에 의해 발생하는 정현파는 발생되지 않는다. 정현파를 발생시키는 우수차 왜곡 ( 주로 CSO 왜곡 ) 과 같은 봉괴는 방지될 수 있다.

점 A 에서 전위 진동이 없다는 것은 AC 신호의 관점에서 볼 때 점 A 가 확고한 접지와 등가적인 의미이다. 이것은 증폭 회로 12 와 13 사이의 균형을 확고히 유지시키는 효과를 가져오고, 회로내에 포함된 근본적인 불균형 요소를 수정하고, 그럼으로써 우수차 왜곡 ( 주로 CSO ) 에 의한 붕괴를 방지한다.

네가티브 온도 특성을 갖는 더미스터 Rt31 와 포지티브 온도 특성을 갖는 더미스터 Rt32 는 전술한 바와 같이 구성된 반도체 회로의 FET Q11 및 Q12 의 게이트 전위를 제어하는 저항으로 결합되고, 그러므로 회로를 통해 흐르는 전류는 미리 규정된 기준 온도에서 최소가 되고, 온도가 기준 온도보다 높이 올라가거나 기준 온도보다 아래로 내려 감에 따라 회로를 통해 흐르는 전류는 증가한다. 이 경우에 회로를 통해 흐르는 전류는 FET Q11 와 Q12 의 드레인 전류이다.

결과적으로, 온도가 기준 온도보다 높이 올라가거나 낮게 내려갈 경우 왜곡이 감소되고, 그럼으로써 주위 온도가 변할 때 발생되는 왜곡이 보상되는 결과를 가져온다.

더욱이 반도체 회로에서 네가티브 온도 특성을 갖는 더미스터 Rt11 과 Rt21 가 각각 FET Q11 및 Q21 의 게이트 저항으로 구비된다. 결과적으로 증폭 회로 12 내의 인덕터 L12 와 캐패시터 C16 으로 구성된 공진 회로에 의해 발생되는 이득 기울기의 주변 온도 관계에 있어서 이득 특성의 변동은 캐패시터 C13, 더미스터 Rt11 및 인덕터 L13 으로 구성된 회로의 주변온도 특성에 관하여 Q 인자 ( 양호도 인자 ) 의 변동에 의해 상쇄될 수 있다. 그러므로, 증폭 회로 12 로부터 출력되는 이득 기울기의 기울기 특성은 주변 온도가 변화하는 경우에도 일정하다. 유사하게 증폭 회로 13 으로부터 출력되는 이득 기울기의 기울기 특성도 주변 온도가 변하더라도 또한 일정하게 유지된다.

이득 기울기를 발생시키는 공진 회로를 구성하는 인덕터 L22 및 캐패시터 C26 뿐만아니라 인덕터 L12 와 캐패시터 C16 은 각각 피드백 루프의 외부에 구비된다. 따라서 임피던스 변화도 출력측에서만 생성되므로 임피던스도 쉽게 수정될 수 있다.

본 발명은, 이상 설명한 바와 같은 구성으로 인하여, 이하의 기재와 같은 효과를 나타낸다.

제 1 증폭수단과 제 2 증폭수단 사이에 종단회로를 설계하였기 때문에, 제 1 증폭수단과 제 2 증폭수단으로 구성되는 푸시-풀 회로의 균형을 강제적으로 확보하는 것이 가능하기 때문에, 우수차 왜곡을 방지하는 것이 가능하다.

네가티브 온도 특성을 갖는 더미스터와 포지티브 온도 특성을 갖는 더미스터를 적절히 결합함으로써, 회로를 통해 흐르는 전류는 미리 규정된 기준 온도에서 최소가 되고, 온도가 기준 온도보다 높이 올라가거나 기준 온도보다 아래로 내려 감에 따라 회로를 통해 흐르는 전류는 증가한다. 결과적으로, 온도가 기준 온도보다 높이 올라가거나 낮게 내려갈 경우 왜곡이 감소되고, 그럼으로써 주위 온도가 변할 때 발생되는 왜곡이 보상되는 효과를 가져온다.

또한 이득 기울기를 발생시키는 공진 회로를 구성하는 회로소자들이 피드백 루프의 외부에 구비되기 때문에 임피던스 변화도 출력측에서만 생성되므로 임피던스도 쉽게 변경할 수 있다는 효과가 있다.

여기에 기술된 본 발명의 실시예에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (10)

1. 입력 단자를 통해서 입력된 신호를 위상이 다른 2 개 신호로 분배하는 분배기;

   상기 분배기에 의해 분배된 신호를 각각 증폭하는 제 1 및 제 2 증폭 회로;

   상기 제 1 및 제 2 증폭 회로에 의해 증폭된 2 개 신호를 결합하고 1 개의 결과 신호로 출력하는 결합기;

   상기 제 1 증폭 회로 및 상기 제 2 증폭 회로 사이에 있는 노드이며, 교번 전류 신호 상으로 0 V 의 전위를 갖는 허상 접지점; 및

   상기 허상 접지점에서 발생되는 전위 변동을 흡수하며, 상기 허상 접지점과 접지 사이에 위치하는 종단 회로를 갖는 것을 특징으로 하는 반도체 회로.
2. 제 1 항에 있어서, 상기 반도체 회로가 푸시-풀 증폭 회로이고, 상기 분배기가 입력단자를 통해 입력된 신호를 상호 위상차가 180˚를 갖는 2 개 신호로 분배하고 상기 2 개 신호를 각각 상기 제 1 증폭 회로 및 상기 제 2 증폭 회로로 배분하는 것을 특징으로 하는 반도체 회로.
3. 제 1항에 있어서, 상기 종단 회로가 직렬로 연결된 1 개 저항과 1 개 캐패시터로 구성된 것을 특징으로 하는 반도체 회로.
4. 제 3 항에 있어서, 상기 저항의 저항값이 10 Ω 이상이고 100 Ω 이하인 것을 특징으로 하는 반도체 회로.
5. 제 2 항에 있어서, 상기 종단 회로가 직렬로 연결된 저항과 캐패시터로 구성된 것을 특징으로 하는 반도체 회로.
6. 제 5 항에 있어서, 상기 저항의 저항값이 10 Ω 이상이고 100 Ω 이하인 것을 특징으로 하는 반도체 회로.
7. 제 2 항에 있어서, 상기 각각의 증폭 회로가

   에미터 접지 회로로 동작하는 제 1 트랜지스터; 및

   베이스 접지 회로로 동작하고 상기 제 1 트랜지스터의 출력을 증폭하는 제 2 트랜지스터를 구비하되, 상기 제 2 트랜지스터의 베이스가 베이스 저항값을 통해서 상기 허상 접지점과 연결되는 것을 특징으로 하는 반도체 회로.
8. 제 2 항에 있어서, 상기 각각의 증폭 회로가

   소스 접지 회로로 동작하는 제 1 FET (field effect transistor); 및

   게이트 접지 회로로 동작하고 상기 제 1 FET 의 출력을 증폭하는 제 2 FET 를 구비하되, 상기 제 2 FET 의 게이트가 게이트 저항값을 통해서 상기 허상 접지점과 연결되는 것을 특징으로 하는 반도체 회로.
9. 제 2 항에 있어서, 상기 각각의 증폭 회로가 피드백 루프, 복수개의 저항 요소 및 다단계로 연결된 FET (field effect transistors) 를 구비하는 것을 특징으로 하는 반도체 회로.
10. 제 9 항에 있어서, 다단계로 연결된 상기 FET 중 적어도 하나의 FET 의 게이트가 게이트 저항값을 통하여 상기 허상 접지점과 연결되는 것을 특징으로 하는 반도체 장치.