KR19990039831A - Capacitors in Semiconductor Devices and Formation Methods - Google Patents
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Abstract
본 발명은 커패시터의 충전용량을 향상시키도록 한 반도체 소자의 커패시터 및 그 형성방법에 관한 것으로서, 기판의 표면이 소정부분 노출되도록 기판상에 제 1 콘택홀을 갖고 형성되는 제 1 절연막과, 상기 제 1 콘택홀 내부에 상기 기판과 전기적으로 연결되도록 형성되는 제 1 전도층과, 상기 제 1 전도층 및 그에 인접한 제 1 절연막의 표면이 소정부분 노출되도록 상·하 폭이 다른 제 2 콘택홀을 갖고 형성되는 제 2 절연막과, 상기 제 2 콘택홀의 측면 및 저면에 상기 제 2 콘택홀의 좁은 폭 보다 작은 두께로 형성되는 제 2 전도층과, 상기 제 2 전도층을 포함한 기판의 전면에 형성되는 고유전막과, 그리고 상기 고유전막상에 형성되는 제 3 전도층을 포함하여 구성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of forming the semiconductor device for improving the charging capacity of the capacitor, the first insulating film being formed with a first contact hole on the substrate so that the surface of the substrate is partially exposed, A first conductive layer formed to be electrically connected to the substrate in a first contact hole, and second contact holes having different upper and lower widths to expose a predetermined portion of the surface of the first conductive layer and the first insulating layer adjacent thereto; A high dielectric film formed on an entire surface of the substrate including a second insulating layer formed on the second contact hole, a second conductive layer formed on a side surface and a bottom surface of the second contact hole, and having a thickness smaller than a narrow width of the second contact hole; And a third conductive layer formed on the high dielectric film.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고유전율의 특성을 저하시키는 것을 방지하는데 적당한 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a capacitor of a semiconductor device suitable for preventing the deterioration of the characteristics of the high dielectric constant and a manufacturing method thereof.
일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.In general, with the development of semiconductor devices, the work of integrating many devices with a high degree of integration on one semiconductor chip has been actively performed.
특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.In particular, in memory cells of DRAM (Dynamic Random Access Memory), various various cell structures have been proposed to minimize the size of devices.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.In view of minimizing the area occupied on the chip for high integration, the memory cell is preferably composed of one transistor and one capacitor.
이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.In the memory cell composed of one capacitor as described above, the signal charge is stored in the storage node of the capacitor connected to the transistor (switching transistor).
따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.Therefore, when the memory cell size is reduced due to the high integration of the semiconductor memory device, the capacitor size is also reduced, thereby reducing the number of signal charges that can be stored in the storage node.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.Therefore, in order to deliver the desired signal without malfunctioning, the capacitor storage node of the memory cell must have a surface area above a certain value in order to secure the capacitor capacity required for signal transmission.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.Therefore, in order to reduce the size of the memory cell, the storage node of the capacitor must have a relatively large area within a limited area on the semiconductor substrate.
이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.As such, various methods have been proposed to increase the surface area of a capacitor storage node.
즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.That is, as a way to maximize the capacitor capacity by increasing the capacitor storage node surface area, various three-dimensional capacitors such as pin structure, cylinder structure, box structure, etc. have been proposed. .
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터 및 그 형성방법을 설명하면 다음과 같다.Hereinafter, a capacitor and a method of forming the semiconductor device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 소자의 커패시터를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a capacitor of a conventional semiconductor device.
도 1에 도시한 바와같이 반도체 기판(11)상에 콘택홀을 갖고 산화막(12)이 형성되고, 상기 콘택홀의 내부에 폴리 실리콘으로 플러그(14)가 형성되며, 상기 플러그(14) 및 그에 인접한 산화막(12)상에 하부전극(16a)이 형성된다.As shown in FIG. 1, an oxide film 12 is formed on the semiconductor substrate 11 and has a contact hole, and a plug 14 is formed of polysilicon inside the contact hole, and the plug 14 and adjacent to the plug 14 are formed. The lower electrode 16a is formed on the oxide film 12.
그리고 상기 하부전극(16a)을 포함한 반도체 기판(11)의 전면에 BST막(19)이 형성되고, 상기 BST막(19)상에는 상부전극(20)이 형성된다.The BST film 19 is formed on the entire surface of the semiconductor substrate 11 including the lower electrode 16a, and the upper electrode 20 is formed on the BST film 19.
여기서 상기 하부전극(16a)과 플러그(14) 사이에는 상기 산화막(12) 및 플러그(14)의 실리콘이 하부전극(16a)으로의 확산을 방지하도록 베리어층(15)이 형성되고, 상기 하부전극(16a)의 양측면에는 하부전극(16a) 형성시 폴리머(18)가 형성된다.Here, a barrier layer 15 is formed between the lower electrode 16a and the plug 14 to prevent diffusion of silicon of the oxide film 12 and the plug 14 into the lower electrode 16a. On both sides of the 16a, the polymer 18 is formed when the lower electrode 16a is formed.
도 2a 내지 도 2e는 종래의 반도체 소자의 커패시터 형성방법을 나타낸 공정단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a capacitor of a conventional semiconductor device.
도 2a에 도시한 바와같이 반도체 기판(11)상에 산화막(12)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 콘택홀(13)을 형성한다.As shown in FIG. 2A, an oxide film 12 is formed on the semiconductor substrate 11, and contact holes 13 are formed to partially expose the surface of the semiconductor substrate 11 by photolithography and etching. .
도 2b에 도시한 바와같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘을 증착한 후 에치백(Etch Back)공정을 실시하여 상기 콘택홀(13) 내부에 플러그(Plug)(14)를 형성한다.As illustrated in FIG. 2B, a polysilicon is deposited on the entire surface of the semiconductor substrate 11 including the contact hole 13, and then an etch back process is performed to plug the inside of the contact hole 13. 14).
도 2c에 도시한 바와같이 상기 플러그(14)를 포함한 반도체 기판(11)의 전면에 베리어층(15)을 형성하고, 상기 베리어층(15)상에 하부전극용 전도층(16)을 형성한다.As shown in FIG. 2C, a barrier layer 15 is formed on the entire surface of the semiconductor substrate 11 including the plug 14, and a conductive layer 16 for lower electrodes is formed on the barrier layer 15. .
이어, 상기 전도층(16)상에 감광막(17)을 도포한 후, 노광 및 현상공정으로 상기 콘택홀(13) 및 그에 인접한 산화막(12)의 상부에만 남도록 패터닝한다.Subsequently, after the photoresist film 17 is coated on the conductive layer 16, the photoresist film 17 is patterned so as to remain only on the contact hole 13 and the oxide film 12 adjacent thereto by an exposure and development process.
도 2d에 도시한 바와같이 상기 패터닝된 감광막(17)을 마스크로 이용하여 상기 전도층(16) 및 베리어층(15)을 선택적으로 제거하여 커패시터의 하부전극(16a)을 형성한다.As shown in FIG. 2D, the conductive layer 16 and the barrier layer 15 are selectively removed using the patterned photosensitive film 17 as a mask to form the lower electrode 16a of the capacitor.
여기서 상기 전도층(16)을 식각할 때 전도층(16)이 플라즈마(Plasma)에 의한 식각반응에서 하부전극(16a) 및 마스크로 사용된 감광막(17)의 측면에 폴리머(Polymer)(18)가 발생한다.In this case, when the conductive layer 16 is etched, the polymer 18 is formed on the side surface of the photosensitive layer 17 used as the lower electrode 16a and the mask in the etching reaction by the plasma. Occurs.
도 2e에 도시한 바와같이 상기 마스크로 사용된 감광막(17)을 제거하고, 상기 하부전극(16a)을 포함한 반도체 기판(11)의 전면에 고유전막으로 BST(Barium Strontium Titanium)막(19)을 형성한다.As shown in FIG. 2E, the photoresist film 17 used as the mask is removed, and a barium strontium titanium (BST) film 19 is formed on the entire surface of the semiconductor substrate 11 including the lower electrode 16a as a high dielectric film. Form.
그리고 상기 BST막(19)상에 상부전극(20)을 형성한다.An upper electrode 20 is formed on the BST film 19.
그러나 이와 같은 종래의 반도체 소자의 커패시터 및 그 형성방법에 있어서 다음과 같은 문제점이 있었다.However, such a conventional capacitor and a method of forming the semiconductor device has the following problems.
첫째, 커패시터의 하부전극의 측면에 형성된 폴리머에 의해 고유전막 형성시 단차피복성(Stepcoverage)이 나쁘다.First, the step coverage of the high dielectric film is poor due to the polymer formed on the side of the lower electrode of the capacitor.
둘째, 폴리머가 고유전막과 하부전극 사이에 존재하여 상, 하부전극간의 레키지 소스(Leakage Source)나 유전율을 저하시킨다.Second, the polymer is present between the high dielectric film and the lower electrode, thereby reducing the leakage source or dielectric constant between the upper and lower electrodes.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 폴리머의 발생을 방지하여 신뢰성을 향상시키도록 한 반도체 소자의 커패시터 및 그 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a capacitor and a method of forming the semiconductor device to improve the reliability by preventing the generation of the polymer to solve the above problems.
도 1은 종래의 반도체 소자의 커패시터를 나타낸 구조단면도1 is a structural cross-sectional view showing a capacitor of a conventional semiconductor device
도 2a 내지 도 2e는 종래의 반도체 소자의 커패시터 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a capacitor of a conventional semiconductor device.
도 3은 본 발명에 의한 반도체 소자의 커패시터를 나타낸 구조단면도3 is a structural cross-sectional view showing a capacitor of a semiconductor device according to the present invention;
도 4a 내지 도 4g는 본 발명에 의한 반도체 소자의 커패시터 형성방법을 나타낸 공정단면도4A to 4G are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 산화막21 semiconductor substrate 22 oxide film
23 : 제 1 콘택홀 24 : 플러그23: first contact hole 24: plug
25 : 질화막 26 : 감광막25 nitride film 26 photosensitive film
27 : 제 2 콘택홀 28 : 베리어층27: second contact hole 28: barrier layer
29 : 전도층 30 : 평탄화층29 conductive layer 30 planarization layer
31 : 고유전막 32 : 상부전극31: high dielectric film 32: upper electrode
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터는 기판의 표면이 소정부분 노출되도록 기판상에 제 1 콘택홀을 갖고 형성되는 제 1 절연막과, 상기 제 1 콘택홀 내부에 상기 기판과 전기적으로 연결되도록 형성되는 제 1 전도층과, 상기 제 1 전도층 및 그에 인접한 제 1 절연막의 표면이 소정부분 노출되도록 상·하 폭이 다른 제 2 콘택홀을 갖고 형성되는 제 2 절연막과, 상기 제 2 콘택홀의 측면 및 저면에 상기 제 2 콘택홀의 좁은 폭 보다 작은 두께로 형성되는 제 2 전도층과, 상기 제 2 전도층을 포함한 기판의 전면에 형성되는 고유전막과, 그리고 상기 고유전막상에 형성되는 제 3 전도층을 포함하여 구성됨을 특징으로 한다.The capacitor of the semiconductor device according to the present invention for achieving the above object is a first insulating film formed with a first contact hole on the substrate so that a predetermined portion of the surface of the substrate, and the substrate inside the first contact hole A second insulating layer formed with a first conductive layer formed to be electrically connected to the second conductive layer, and a second contact hole having a different upper and lower widths to expose a predetermined portion of the surface of the first conductive layer and the first insulating layer adjacent thereto; A second conductive layer formed on a side surface and a bottom surface of the second contact hole with a thickness smaller than a narrow width of the second contact hole, a high dielectric film formed on the entire surface of the substrate including the second conductive layer, and the high dielectric film layer It characterized in that it comprises a third conductive layer formed in.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 형성방법은 기판상에 제 1 절연막을 형성하고 상기 제 1 절연막을 선택적으로 제거하여 기판의 표면이 소정부분 노출되도록 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀 내부에 제 1 전도층을 형성하는 단계와, 상기 기판의 전면에 제 2 절연막을 형성하고 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 전도층 및 그에 인접한 제 1 절연막의 표면이 노출되도록 상·하의 폭이 다른 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀을 포함한 기판의 전면에 상기 제 2 콘택홀의 좁은 폭보다 작은 두께로 제 2 전도층을 형성하는 단계와, 상기 제 2 전도층상에 평탄화층을 형성하는 단계와, 상기 평탄화층 및 제 2 전도층을 상기 제 2 콘택홀의 측면 및 저면에만 남도록 선택적으로 제거하는 단계와, 상기 제 2 전도층을 포함한 기판의 전면에 고유전막을 형성하는 단계와, 그리고 상기 고유전막의 표면에 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method for forming a capacitor of a semiconductor device according to the present invention for achieving the above object is to form a first insulating film on the substrate and selectively remove the first insulating film to expose the surface of the substrate to a predetermined portion of the first contact hole Forming a first conductive layer in the first contact hole, forming a second insulating film on the entire surface of the substrate, and selectively removing the second insulating film, thereby forming the first conductive layer and Forming second contact holes having different upper and lower widths so as to expose the surface of the adjacent first insulating layer, and having a thickness smaller than a narrow width of the second contact hole on the entire surface of the substrate including the second contact holes. Forming a layer, forming a planarization layer on the second conductive layer, and leaving the planarization layer and the second conductive layer only on the side and bottom of the second contact hole. Forming a high dielectric film on the entire surface of the substrate including the second conductive layer, and forming a third conductive layer on the surface of the high dielectric film. .
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 커패시터 및 그 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a capacitor and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 반도체 소자의 커패시터를 나타낸 구조단면도이다.3 is a structural cross-sectional view showing a capacitor of a semiconductor device according to the present invention.
도 3에 도시한 바와같이 반도체 기판(21)상에 제 1 콘택홀을 가지고 산화막(22)이 형성되고, 상기 제 1 콘택홀 내부에는 플러그(24)가 형성되며, 상기 플러그(24) 및 그에 인접한 산화막(22)의 표면이 노출되도록 상·하 폭이 다른 제 2 콘택홀을 가지고 질화막(25)이 형성된다.As shown in FIG. 3, an oxide layer 22 is formed on the semiconductor substrate 21 with a first contact hole, and a plug 24 is formed in the first contact hole, and the plug 24 and the plug 24 are formed on the semiconductor substrate 21. The nitride film 25 is formed with the second contact hole having different upper and lower widths so that the surface of the adjacent oxide film 22 is exposed.
이어, 상기 제 2 콘택홀의 측면(側面) 및 저면(底面)에 상기 제 2 콘택홀의 좁은 폭 보다 작은 두께로 하부전극(29a)이 형성되고, 상기 하부전극(29a)을 포함한 반도체 기판(21)의 전면에 고유전막(31) 및 상부전극(32)이 형성된다.Subsequently, the lower electrode 29a is formed on the side surface and the bottom surface of the second contact hole to have a thickness smaller than the narrow width of the second contact hole, and the semiconductor substrate 21 including the lower electrode 29a. The high dielectric film 31 and the upper electrode 32 are formed on the front surface of the substrate.
여기서 상기 플러그(24)와 하부전극(29a) 사이에는 베리어층(28)이 형성되어 전기적 특성을 향상시키고, 하부전극(29a)과 산화막(22)과의 접착성을 향상시킨다.Here, the barrier layer 28 is formed between the plug 24 and the lower electrode 29a to improve electrical characteristics, and to improve adhesion between the lower electrode 29a and the oxide film 22.
도 4a 내지 도 4g는 본 발명에 의한 반도체 소자의 커패시터 형성방법을 나타낸 공정단면도이다.4A to 4G are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
도 4a에 도시한 바와같이 반도체 기판(21)상에 산화막(SiO2)(22)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(21)의 표면이 일정부분 노출되도록 제 1 콘택홀(23)을 형성한다.As shown in FIG. 4A, an oxide film (SiO 2 ) 22 is formed on the semiconductor substrate 21, and the first contact hole is exposed to a portion of the surface of the semiconductor substrate 21 by photolithography and etching. (23) is formed.
도 4b에 도시한 바와같이 상기 제 1 콘택홀(23)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘을 증착한 후 에치백(Etch Back)공정을 실시하여 상기 제 1 콘택홀(23) 내부에 상기 반도체 기판(21)과 전기적으로 연결되도록 플러그(24)를 형성한다.As shown in FIG. 4B, polysilicon is deposited on the entire surface of the semiconductor substrate 21 including the first contact hole 23 and then an etch back process is performed to form an inside of the first contact hole 23. The plug 24 is formed to be electrically connected to the semiconductor substrate 21.
도 4c에 도시한 바와같이 상기 플러그(24)를 포함한 반도체 기판(21)의 전면에 질화막(Si3N4)(25)을 형성하고, 상기 질화막(25)상에 감광막(Photo Resist)(26)을 도포한 후, 노광 및 현상공정으로 상기 제 1 콘택홀(23) 및 그에 인접한 산화막(22)의 상측에만 남도록 패터닝(Patterning)한다.As shown in FIG. 4C, a nitride film (Si 3 N 4 ) 25 is formed on the entire surface of the semiconductor substrate 21 including the plug 24, and a photo resist 26 is formed on the nitride film 25. ) Is patterned so as to remain only on the upper side of the first contact hole 23 and the oxide film 22 adjacent thereto by an exposure and development process.
여기서 상기 질화막(25)과 산화막(22)의 식각선택비는 다르다.Here, the etching selectivity of the nitride film 25 and the oxide film 22 is different.
도 4d에 도시한 바와같이 상기 패터닝된 감광막(26)을 마스크로 이용하여 상기 질화막(25)을 선택적으로 제거하여 상기 플러그(24) 및 그에 인접한 산화막(22)의 표면이 노출되도록 제 2 콘택홀(27)을 형성한다..As shown in FIG. 4D, the patterned photoresist layer 26 is used as a mask to selectively remove the nitride layer 25 to expose the surface of the plug 24 and the oxide layer 22 adjacent thereto to expose the second contact hole. (27) is formed.
여기서 상기 제 2 콘택홀(27)의 상·하 폭이 다르게 일정한 각도(θ)를 갖도록 형성함으로써 이후공정에서 단차피복성을 최적화한다.Here, by forming the upper and lower widths of the second contact hole 27 to have a predetermined angle (θ) differently, the step coverage is optimized in a subsequent process.
도 4e에 도시한 바와같이 상기 마스크로 이용된 감광막(26)을 제거하고, 상기 제 2 콘택홀(27)을 포함한 반도체 기판(21)의 전면에 베리어층(28)을 형성한다.As shown in FIG. 4E, the photoresist layer 26 used as the mask is removed, and the barrier layer 28 is formed on the entire surface of the semiconductor substrate 21 including the second contact hole 27.
상기 베리어층은(28)은 이후 공정에서 형성되는 하부전극과 산화막(22)과의 접착성을 향상시키고, 또한 하부전극과 플러그(24)와의 전기적 특성을 향상시키기 위하여 형성한다.The barrier layer 28 is formed to improve adhesion between the lower electrode and the oxide film 22 formed in a subsequent process, and to improve electrical characteristics of the lower electrode and the plug 24.
여기서 상기 베리어층(28)으로 Ti, TiN, Ta, W 등을 사용한다.In this case, Ti, TiN, Ta, W, or the like is used as the barrier layer 28.
이어, 상기 베리어층(28)상에 스퍼터링(Sputtering) 방법으로 백금, 루테늄, 이리듐, 오스뮴, 로듐, 레늄, 팔라듐 또는 이들의 산화물 주 하나 또는 이들의 혼합물중의 하나로 전도층(29)을 형성하고, 상기 전도층(29)상에 SOG(Spin On Glass)층 또는 감광막으로 평탄화층(30)을 형성한다.Subsequently, the conductive layer 29 is formed on the barrier layer 28 by one of platinum, ruthenium, iridium, osmium, rhodium, rhenium, palladium, or one of oxides thereof or a mixture thereof by sputtering. The planarization layer 30 is formed on the conductive layer 29 by using a spin on glass (SOG) layer or a photosensitive layer.
한편, 커패시터의 축적용량은 베리어층(28)과 전도층(29)의 두께에 의존한다. 이때 상기 베리어층(28)과 전도층(29) 두께가 최소한 1/2W이하(제 2 콘택홀의 좁은 폭의 1/2)로 형성하며, H(질화막 두께)보다는 작게 형성한다.On the other hand, the storage capacitance of the capacitor depends on the thickness of the barrier layer 28 and the conductive layer 29. At this time, the barrier layer 28 and the conductive layer 29 have a thickness of at least 1 / 2W or less (half of the narrow width of the second contact hole) and smaller than H (nitride film thickness).
즉, 소자의 집적도가 향상됨에 따라 하부전극과 베리어층의 두께를 줄이고, W(질화막의 상부와 상부의 폭)를 감소시키면서 H의 높이를 증가시키어 식각시 발생하는 어려운 문제점을 해결할 수 있다.That is, as the degree of integration of the device is improved, the thickness of the lower electrode and the barrier layer may be reduced, and the height of H may be increased while reducing the W (width of the upper and upper portions of the nitride film), thereby solving a difficult problem occurring during etching.
도 4f에 도시한 바와같이 상기 반도체 기판(21)의 전면에 플라즈마 에치백(Plasma Etch Back) 또는 CMP(Chemical Mechanical Polishing)공정으로 상기 질화막(25)의 상부 표면이 노출되도록 상기 평탄화층(30) 및 전도층(29)과 베리어층(28)을 선택적으로 제거하여 커패시터의 하부전극(29a)을 형성한다.As shown in FIG. 4F, the planarization layer 30 is exposed on the entire surface of the semiconductor substrate 21 to expose the upper surface of the nitride film 25 by a plasma etch back (CMP) or chemical mechanical polishing (CMP) process. And the conductive layer 29 and the barrier layer 28 are selectively removed to form the lower electrode 29a of the capacitor.
여기서 상기 플라즈마 에치백공정으로 하부전극(29a)을 형성할 때 상기 평탄화층(30)이 감광막인 경우 Ar + O2+ Cl2의 플라즈마에서 전도층(29)과 감광막간에 1:1에 가까운 선택비로 등방성 식각하고, SOG층인 경우 Ar + CF4+ CHF3의 플라즈마에서 전도층(29)과 SOG층간에 1:1에 가까운 선택비로 등방성 식각하여 하부전극(29a)을 형성한다.Here, when forming the lower electrode 29a by the plasma etchback process, when the planarization layer 30 is a photoresist film, a selection close to 1: 1 between the conductive layer 29 and the photoresist film in the plasma of Ar + O 2 + Cl 2 is selected. The isotropic etching is performed in the case of the SOG layer, and the lower electrode 29a is formed by isotropic etching at a selectivity close to 1: 1 between the conductive layer 29 and the SOG layer in the Ar + CF 4 + CHF 3 plasma.
도 4g에 도시한 바와같이 상기 평탄화층(30)을 제거하고, 상기 하부전극(29a)을 포함한 반도체 기판(21)의 전면에 스퍼터링 방법으로 BST막 등의 고유전막(31)을 형성한다.As shown in FIG. 4G, the planarization layer 30 is removed, and a high dielectric film 31 such as a BST film is formed on the entire surface of the semiconductor substrate 21 including the lower electrode 29a by a sputtering method.
여기서 상기 평탄화층(30)을 제거할 때 감광막일 경우 플라즈마 애싱(Plasma Ashing)으로 제거하고, SOG층일 경우 HF 용액으로 제거한다.When the planarization layer 30 is removed, the photoresist film is removed by plasma ashing, and the SOG layer is removed by HF solution.
그리고 상기 고유전막(31)상에 백금, 루테늄, 이리듐, 오스뮴, 로듐, 레늄, 팔라듐 또는 이들의 산화물 주 하나 또는 이들의 혼합물중의 하나로 상부전극(32)을 형성한다.The upper electrode 32 is formed on the high dielectric layer 31 by using one of platinum, ruthenium, iridium, osmium, rhodium, rhenium, palladium, or one of oxides thereof or a mixture thereof.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 커패시터 및 그 형성방법에 있어서 하부전극의 측면에 폴리머가 생성되지 않기 때문에 단차피복성을 개선하고, 레키지 소스나 유전율의 저하를 방지함으로써 신뢰성이 우수한 커패시터를 형성할 수 있는 효과가 있다.As described above, in the capacitor and the method of forming the semiconductor device according to the present invention, since no polymer is formed on the side surface of the lower electrode, the step coverage is improved, and the reliability of the source and the dielectric constant is prevented. There is an effect that can form a capacitor.
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