KR19990038113A

KR19990038113A - Manufacturing method of MOS device

Info

Publication number: KR19990038113A
Application number: KR1019970057748A
Authority: KR
Inventors: 박정우; 하정민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-11-03
Filing date: 1997-11-03
Publication date: 1999-06-05

Abstract

본 발명에서는 펀치 쓰루 효과를 개선하고, 기생용량을 감소시키는 모스 소자의 제조방법이 개시되어 있다. 반도체 기판의 상부면에 소정 간격 이격된 복수개의 절연층 패턴을 형성하고, 상기 절연층 패턴 사이에 실리콘을 채운다. 상기 결과물상에 상기 복수개의 절연층 패턴 중 일부를 노출시키는 질화막 패턴을 형성한 후, 상기 노출된 절연층을 제거하여 상기 반도체 기판상에 오픈된 보이드를 형성한다. 상기 오픈된 보이드를 산화물로 부분적으로 채운 후 상기 산화물의 상부에 실리콘을 채워 상기 산화물을 상기 반도체 기판에 매몰시킨다. 이어서, 상기 질화막 패턴을 제거하고 상기 결과물상에 활성 소자를 형성하여 모스 소자를 완성한다.The present invention discloses a method of manufacturing a MOS device that improves the punch through effect and reduces parasitic capacitance. A plurality of insulating layer patterns are formed on the upper surface of the semiconductor substrate at predetermined intervals, and silicon is filled between the insulating layer patterns. After forming a nitride film pattern exposing a part of the plurality of insulating layer patterns on the resultant, the exposed insulating layer is removed to form an open void on the semiconductor substrate. The open void is partially filled with an oxide, and then silicon is filled on top of the oxide to bury the oxide in the semiconductor substrate. Subsequently, the nitride layer pattern is removed and an active element is formed on the resultant to complete the MOS element.

Description

Manufacturing method of MOS device

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 펀치쓰루(punch-through)를 감소시키고 또한 액티브 영역과 기판 사이에서 발생하는 기생 용량을 줄일 수 있는 모스(MOS) 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MOS device capable of reducing punch-through and reducing parasitic capacitance generated between an active region and a substrate.

반도체 소자의 미세화가 진행됨에 따라, 많은 문제가 발생하고 있다. 예를 들어, 채널의 길이가 짧아질수록 채널 영역의 전계는 증가하여, 드레인 영역과 채널 영역의 접합 부위의 전하가 게이트 산화막을 통과하여 게이트 전극에 트랩된다. 이로 인하여 누설 전류가 발생하고 소자의 특성을 열화시키는, 이른바 "호트 전자 효과(hot electron effect)"가 발생한다.As miniaturization of semiconductor devices proceeds, many problems arise. For example, as the length of the channel becomes shorter, the electric field of the channel region increases, so that charges at the junction between the drain region and the channel region pass through the gate oxide film and are trapped at the gate electrode. This results in a so-called "hot electron effect", which causes leakage currents and degrades the device's properties.

또한, 채널의 길이가 짧아질수록 드레인의 전압이 증가하여 드레인과 기판간의 공핍층이 기판을 통해 점점 증가하여 소스의 공핍층과 만나게 되는 "펀치-쓰루 효과(Punch-through effect)가 발생한다. 특히, LDD(Lightly Doped Drain) 모스 소자의 경우, 얕게 형성된 도핑 영역과 기판 간의 공핍층은 더욱 넓으므로 펀치 쓰루 효과에 의한 모스 동작의 저하 정도는 더욱 심각하다.In addition, as the length of the channel becomes shorter, the voltage of the drain increases so that a "punch-through effect" occurs in which the depletion layer between the drain and the substrate gradually increases through the substrate and meets the depletion layer of the source. In particular, in the case of the LDD (Lightly Doped Drain) MOS device, since the depletion layer between the shallowly formed doped region and the substrate is wider, the deterioration of the MOS operation due to the punch through effect is more serious.

상기와 같은 문제점을 해결하기 위하여 여러 가지 방법이 제안되었다. 이중, 웰(well)이나 기판의 도핑 농도를 높게 하여 공핍층의 크기를 줄임으로써 펀치 쓰루 효과를 억제하는 방법이 있다. 그러나, 웰의 농도를 높이면, 소오스/드레인 접합 용량이 높아지므로 접합의 브레이크다운(breakdown) 전압 및 트랜지스터의 문턱 전압(threshhold voltage)이 증가하고, 바디 이펙트가 높아지며, 전하의 운동량을 줄여 구동 전류가 낮아지는 단점이 있다.Various methods have been proposed to solve the above problems. Among them, there is a method of suppressing the punch through effect by reducing the size of the depletion layer by increasing the doping concentration of a well or a substrate. However, increasing the concentration of the well increases the source / drain junction capacitance, which increases the breakdown voltage of the junction and the threshold voltage of the transistor, increases the body effect, and reduces the momentum of the charge to drive current. There is a disadvantage of being lowered.

따라서, 상기와 같이 기판 전체에 도핑 농도를 높이는 대신에, 반-펀치 쓰루 주입법(Anti-Punchthrough Implantation; APT)이 제안되었다. 이는 모스 소자의 엘디디(LDD;Lightly Doped Drain) 영역 밑으로 반대 타입의 도펀트를 이온주입하여 펀치쓰루 효과를 개선하는 것으로 되어 있다. 즉, 채널과 소오스/드레인 영역 근처에만 도핑 농도를 증가시키는 것이다. 이중 특히, 할로 주입법(HALO implantation)은 이온 주입시 폴리실리콘 게이트를 마스크로 하는 자기정렬된 APT 주입법으로서, 펀치 쓰루 효과를 개선할 뿐만 아니라 바디 이펙트도 감소되어 소자의 구동 능력의 열화를 방지할 수 있다.Therefore, instead of increasing the doping concentration throughout the substrate as described above, anti-punch through implantation (APT) has been proposed. This is to improve the punch-through effect by ion implanting the opposite type dopant under the lightly doped drain (LDD) region of the MOS device. That is, the doping concentration is increased only near the channel and the source / drain regions. In particular, HALO implantation is a self-aligned APT implantation method using a polysilicon gate as a mask during ion implantation, which not only improves the punch through effect but also reduces the body effect, thereby preventing deterioration of the driving ability of the device. have.

그러나, 상기 방법은 소자 동작이 이루어지는 경로에서의 실리콘 사이에서 발생하는 높은 기생 용량(parasitic capacitance)으로 인해 동작 속도의 감소를 유발하는 문제점이 있다.However, the method has a problem of causing a decrease in operating speed due to high parasitic capacitance occurring between silicon in a path in which device operation is performed.

본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여, 벌크 소자의 펀치-쓰루를 감소시키고, 또한 액티브 영역과 기판 사이에서 형성되는 기생 용량을 줄일 수 있는 모스 소자의 제조방법을 제공하는 것이다.The technical problem to be solved by the present invention is to solve the above problems, to provide a method of manufacturing a MOS device that can reduce the punch-through of the bulk device, and also reduce the parasitic capacitance formed between the active region and the substrate.

도 1 내지 도 7은 본 발명에 따른 모스 소자를 제조하는 공정을 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a process of manufacturing a MOS device according to the present invention.

<도면의 주요부분에 대한 부호설명><Code Description of Main Parts of Drawing>

10. 반도체 기판 20a, 20b, 20c. 절연층 패턴10. Semiconductor substrates 20a, 20b, 20c. Insulation layer pattern

30a. 질화막 패턴 40. 포토레지스트 패턴30a. Nitride Pattern 40. Photoresist Pattern

50. 절연막 60. SEG막50. Insulation film 60. SEG film

70. 게이트 전극70. Gate Electrode

H. 홀 V. 보이드H. Hall V. Boyd

상기 과제를 이루기 위하여 본 발명에서는, 반도체 기판의 상부면에 소정 간격 이격된 복수개의 절연층 패턴을 형성하고, 상기 절연층 패턴 사이에 실리콘을 채운다. 상기 결과물상에 상기 복수개의 절연층 패턴 중 일부를 노출시키는 질화막 패턴을 형성한 후, 상기 노출된 절연층을 제거하여 상기 반도체 기판상에 오픈된 보이드를 형성한다. 상기 오픈된 보이드를 산화물로 부분적으로 채운 후 상기 산화물의 상부에 실리콘을 채워 상기 산화물을 상기 반도체 기판에 매몰시킨다. 이어서, 상기 질화막 패턴을 제거하고 상기 결과물상에 활성 소자를 형성한다.In order to achieve the above object, in the present invention, a plurality of insulating layer patterns are formed on the upper surface of the semiconductor substrate at predetermined intervals, and silicon is filled between the insulating layer patterns. After forming a nitride film pattern exposing a part of the plurality of insulating layer patterns on the resultant, the exposed insulating layer is removed to form an open void on the semiconductor substrate. The open void is partially filled with an oxide, and then silicon is filled on top of the oxide to bury the oxide in the semiconductor substrate. Subsequently, the nitride film pattern is removed and an active element is formed on the resultant product.

여기서, 상기 절연층 패턴 사이에 실리콘을 채우는 단계는, 선택적 에피택셜 성장에 의하여 상기 절연층 패턴 사이의 공간을 채우고 상기 절연층 패턴을 덮는 단결정 실리콘층을 형성하는 단계 및 상기 단결정 실리콘층을 평탄화하여 상기 절연층과 높이를 같게 하는 단계로 이루어지는 것이 바람직하다.The filling of the silicon between the insulating layer patterns may include filling a space between the insulating layer patterns by selective epitaxial growth and forming a single crystal silicon layer covering the insulating layer pattern and planarizing the single crystal silicon layer. It is preferable that the step consisting of the same height as the insulating layer.

또한, 상기 산화물을 반도체 기판에 매몰시키는 단계는, 상기 보이드의 측벽의 산화물을 제거하여 반도체 기판을 노출시키는 단계와, 상기 노출된 반도체 기판을 선택적 에피택셜 성장시켜 상기 산화층을 덮고, 상기 질화막 패턴의 일부를 덮는 단결정 실리콘층을 형성하는 단계와 상기 단결정 실리콘층을 평탄화하여 상기 질화막 패턴과 높이를 같게 하는 단계로 이루어지는 것이 바람직하다.In addition, the method of embedding the oxide in the semiconductor substrate may include exposing the semiconductor substrate by removing the oxide on the sidewall of the void, selectively epitaxially growing the exposed semiconductor substrate to cover the oxide layer, and Forming a single crystal silicon layer covering a portion and planarizing the single crystal silicon layer to the same height as the nitride film pattern is preferable.

본 발명에서는, 채널과 소오스/드레인이 기판과 만나는 경계면을 따라 산화물을 형성시켜 줌으로 해서, 펀치 쓰루 효과를 감소시킴과 동시에 소오스/드레인과 기판 사이에서 형성되는 기생용량을 줄일 수 있는 반도체 장치를 제조하는 것이다.In the present invention, by forming an oxide along the interface between the channel and the source / drain and the substrate, a semiconductor device capable of reducing the punch-through effect and at the same time reducing the parasitic capacitance formed between the source / drain and the substrate To manufacture.

또한, 본 발명에 따르면, 소자 동작이 일어나는 채널 영역이 기판과 고립되게 되므로, SOI 소자를 구성하는 효과를 동시에 얻을 수 있다.In addition, according to the present invention, since the channel region where the device operation occurs is isolated from the substrate, the effect of configuring the SOI device can be simultaneously obtained.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1을 참조하면 우선, 반도체 기판(10)의 전면에 절연층(도시되지 않음)을 도포한 후, 이를 패터닝하여 반도체 기판(10)의 소정 영역을 노출시키는 홀(H)을 형성한다.Referring to FIG. 1, first, an insulating layer (not shown) is coated on an entire surface of a semiconductor substrate 10, and then patterned to form a hole H exposing a predetermined region of the semiconductor substrate 10.

도 2를 참조하면, 상기 홀(H)에 의해 노출된 반도체 기판(10)의 실리콘 원자를 시드(seed)로 하여 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하, SEG라 함)에 의한 단결정 실리콘막(도시되지 않음)을 절연층 패턴(20a, 20b, 20c)을 덮도록 두껍게 형성한다. 이어서, 상기 SEG막에 화학기계적 연마(CMP) 공정을 상기 절연층 패턴(20a, 20b, 20c)의 표면이 드러날 때까지 진행함으로써, 상기 홀(H)을 채우는 단결정 실리콘의 표면이 절연층(20a, 20b, 20c)의 표면과 높이가 같도록 한다. 이어서 질화막(30)을 성막하고, 포토레지스트를 도포한 다음 이를 패터닝한다.Referring to FIG. 2, a single crystal silicon film is formed by selective epitaxial growth (hereinafter referred to as SEG) using a silicon atom of the semiconductor substrate 10 exposed by the hole H as a seed. (Not shown) is formed thick so as to cover the insulating layer patterns 20a, 20b, and 20c. Subsequently, a chemical mechanical polishing (CMP) process is performed on the SEG film until the surface of the insulating layer patterns 20a, 20b, and 20c are exposed, thereby allowing the surface of the single crystal silicon filling the hole H to be insulated from the insulating layer 20a. , 20b, 20c) to the same height as the surface. Next, the nitride film 30 is formed, a photoresist is applied, and then patterned.

도 3을 참조하면, 상기 포토레지스트 패턴(40)을 마스크로 하여 질화막(30)을 식각하여, 상기 절연층 패턴(20b)의 일부 표면을 노출시킨다. 여기서, 절연층 패턴(20b)이 위치하는 영역은 후속 공정에서 채널 영역이 된다. 습식 식각을 통해 채널이 형성되는 영역의 절연층 패턴(20b)만을 제거하여, 반도체 기판에 오픈된 보이드(V)를 형성한다. 이때, 질화막 패턴(30a)은 후에 필드 산화막이 되는 절연층 패턴(20z, 20c)이 습식식각되는 것을 방지하는 마스크 역할을 한다.Referring to FIG. 3, the nitride film 30 is etched using the photoresist pattern 40 as a mask to expose a portion of the surface of the insulating layer pattern 20b. Here, the region where the insulating layer pattern 20b is located becomes a channel region in a subsequent process. Only the insulating layer pattern 20b of the region where the channel is formed is removed by wet etching, thereby forming the open void V in the semiconductor substrate. In this case, the nitride film pattern 30a serves as a mask to prevent the wet etching of the insulating layer patterns 20z and 20c, which will later be field oxide films.

도 4를 참조하면, 상기 오픈된 보이드(V)의 바닥에 산화막을 형성하기 위해, 박막 성장시 방향성(directionality)을 가지는 플라즈마 CVD(Plasma Enhanced CVD) 또는 고밀도 플라즈마 CVD(High Density Plasma CVD) 방법을 사용하여 산화막(50)을 형성한다.Referring to FIG. 4, in order to form an oxide film on the bottom of the open void V, a plasma enhanced CVD or a high density plasma CVD method having directionality during thin film growth may be used. To form an oxide film 50.

도 5를 참조하면, 상기 산화막(50)이 부분적으로 채워진 상기 보이드(V)의 측벽의 산화물(도시되지 않음)을 제거하여, 측벽의 실리콘을 노출시킨다. 이어서, 측벽의 실리콘을 시드(seed)로 하여 선택적 에피택셜 성장에 의하여 산화막(50)을 덮고 질화막 패턴(30a)의 일부를 덮도록 실리콘 단결정(60)을 과성장(overgrowth)시킨다.Referring to FIG. 5, the oxide (not shown) of the sidewall of the void V partially filled with the oxide film 50 is removed to expose the silicon of the sidewall. Subsequently, the silicon single crystal 60 is overgrown to cover the oxide film 50 and cover a part of the nitride film pattern 30a by selective epitaxial growth using the silicon of the sidewall as a seed.

도 6을 참조하면, 상기 절연층 패턴(20a, 20c)을 식각 저지 마스크로 하여 과성장(overgrowth)된 실리콘을 평탄화 한 후, 상기 질화막 패턴(30a)을 통상의 방법으로 제거한다.Referring to FIG. 6, after the overgrown silicon is planarized using the insulating layer patterns 20a and 20c as an etch stop mask, the nitride layer pattern 30a is removed by a conventional method.

도 7을 참조하면, 상기 공정에 의해 형성된 반도체 기판상에 트랜지스터를 형성하여 소자를 완성한다.Referring to FIG. 7, a transistor is formed on a semiconductor substrate formed by the above process to complete the device.

본 발명에 따라 제조된 모스 소자는 채널 영역에 산화막이 형성됨으로써 기판과 소자 동작이 일어나는 채널 영역이 고립됨으로써, 결과적으로 SOI(Silicon On Insulator) 소자를 구성하는 효과를 동시에 얻을 수 있다.In the MOS device manufactured according to the present invention, an oxide film is formed in the channel region to isolate the substrate and the channel region in which the device operation occurs. As a result, the effect of constituting a silicon on insulator (SOI) device can be simultaneously obtained.

SOI소자란 반도체층과 기판 사이에 절연층이 게재된 구조로서, 종래의 SOI 소자는 활성 영역이 기판으로부터 고립됨으로 인해 플로팅 바디 효과(floating body effect)등의 문제점이 생겨 그 응용이 제한되어 왔었다. 여기서, 플로팅 바디 효과란 소자 작동시 플로팅된 바디에 과도 전하(excess carrier)가 축적되고, 이로 인해 기생 바이폴라-유도 브레이크 다운(parasitic bipolar-induced breakdown) 및 래치업등과 같은 현상이 유발되는 것을 말한다.An SOI device is a structure in which an insulating layer is disposed between a semiconductor layer and a substrate. In the conventional SOI device, since an active region is isolated from a substrate, problems such as a floating body effect have been generated, and its application has been limited. Here, the floating body effect refers to the accumulation of excess carriers in the floated body when the device is operated, which causes parasitic bipolar-induced breakdown and latchup. .

상기 문제점을 해결하기 위해, 활성 영역 밑에 접촉창을 내어 기판과 전기적 접속을 해주는 SOI 소자가 제안되었다. 이에 따르면, 드레인 에지 부근에서 발생되어 축적된 과전하를 기존의 벌크 소자의 경우에서와 마찬가지로 바디 콘택을 통해 빼준다. 따라서, 바디를 플로팅시킨 경우보다 바디를 고정시킨 경우 SOI 소자의 전기적 특성이 훨씬 안정되고 향상된다.In order to solve the above problem, an SOI device has been proposed to make a contact window under the active area to make an electrical connection with the substrate. Accordingly, the overcharge generated and accumulated near the drain edge is subtracted through the body contact as in the case of the conventional bulk device. Therefore, when the body is fixed than when the body is floated, the electrical characteristics of the SOI device are much more stable and improved.

그러나, 종래의 박막 SOI 소자에서는 바디를 고정시키기 위한, 즉 바디에 전압을 인가하기 위한 콘택을 형성하기가 어렵고 제조비용이 과다한 문제점이 있어왔다.However, in the conventional thin film SOI device, it is difficult to form a contact for fixing the body, that is, to apply a voltage to the body, and there is a problem of excessive manufacturing cost.

본 발명의 제조방법에 의하면, 바디를 고정시킨 SOI 소자를 구성하는 효과를 동시에 얻을 수 있다.According to the manufacturing method of this invention, the effect which comprises the SOI element which fixed the body can be acquired simultaneously.

이상에서 살펴본 바와 같이, 본 발명에 의하여 모스 소자를 제조할 경우, 채널과 소오스/드레인이 기판과 만나는 경계면을 따라 산화막을 형성함으로써, 펀치 쓰루 효과를 억제함과 동시에 기판과 소오스/드레인간의 기생 접합 용량을 감소시킨다. 또한, 액티브와 기판간에 콘택이 형성되어 플로팅 바디 이펙트가 감소되는 SOI 소자를 구성하는 효과를 동시에 얻을 수 있다.As described above, when manufacturing the MOS device according to the present invention, by forming an oxide film along the interface between the channel and the source / drain and the substrate, the punch-through effect is suppressed and the parasitic junction between the substrate and the source / drain Reduce the dose. In addition, the contact between the active and the substrate can be formed to simultaneously achieve the effect of configuring the SOI device to reduce the floating body effect.

본 발명은 상기 실시예에 한정되지 않으며, 당업계에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art.

Claims

Forming a plurality of insulating layer patterns spaced at predetermined intervals on the upper surface of the semiconductor substrate;

Filling silicon between the insulating layer patterns;

Forming a nitride film pattern exposing a portion of the plurality of insulating layer patterns on the resultant product;

Removing the exposed insulating layer to form an open void on the semiconductor substrate;

Partially filling the open void with oxide;

Filling silicon on top of the oxide to bury the oxide in the semiconductor substrate;

Removing the nitride film pattern; And

Forming an active element on the resultant method.

The method of claim 1, wherein the forming of the insulating layer pattern spaced apart from each other on the upper surface of the semiconductor substrate comprises:

Sequentially forming an insulating layer and a photoresist layer on the entire surface of the semiconductor substrate;

Patterning the photoresist layer to form a photoresist pattern; And

And etching the insulating layer using the photoresist pattern as a mask until the semiconductor substrate is exposed.

The method of claim 1, wherein filling the silicon between the insulating layer patterns comprises:

Forming a single crystal silicon layer filling the space between the insulating layer patterns by selective epitaxial growth and covering the insulating layer pattern; And

Planarizing the single crystal silicon layer to make the same height as the insulating layer.

The method of manufacturing a MOS device according to claim 3, wherein the single crystal silicon layer is formed by selective epitaxial growth so that the silicon single crystal layer covers the insulating layer.

4. The method of claim 3, wherein the method of planarizing the silicon single crystal layer is performed using a chemical mechanical polishing (CMP) process.

The method of claim 1, wherein the insulating layer pattern to be removed is a channel region of the MOS device.

The method of claim 1, wherein the exposed insulation layer pattern is removed by wet etching.

The method of claim 1, wherein the oxide filling the open voids is formed by using plasma CVD.

The method of claim 1, wherein the embedding of the oxide in a semiconductor substrate,

Removing oxides on the sidewalls of the voids to expose the semiconductor substrate;

Selectively epitaxially growing the exposed semiconductor substrate to form a single crystal silicon layer covering the oxide layer and covering a portion of the nitride film pattern;

And planarizing the single crystal silicon layer to have the same height as the nitride film pattern.