KR19990004585A - 반도체 소자의 다중 금속 배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 다중 금속 배선 형성 방법에 관한 것으로, 종래의 절연물질로서 사용하는 SiO₂를 높은 유전 상수를 갖는 SiOF_X를 사용하고, 종래의 금속 배선 물질로 사용하던 Al을 대신하여 전자이동 저항이 우수하고 Al에 비해 낮은 저항도를 갖는 Cu와 Al의 조합물질인 Al/Cu 조합물질을 사용함으로써, 디자인 룰이 작아짐에 따라 발생하는 반도체 소자의 전기적 특성, 특히 RC 딜레이에의 결함과 전력 소비측면을 개선시킨 다중 금속 배선 형성 방법에 관한 것이다.

Description

반도체 소자의 다중 금속 배선 형성방법

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 상세하게는 다중 금속 배선 연결시 절연물질로서 SiOF_X를 사용하고, 금속 배선 물질로 기존의 Al에 Cu를 조합시킨 Al/Cu 조합물을 사용함으로써 디자인 룰(Design Rule)이 작은 소자에서도 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 다중 금속 배선 연결방법에 관한 것이다.

종래의 일반적인 금속 배선 형성공정은 아래의 공정단계로 이루어진다. 즉, 하부 절연막 상부에 하부 금속층을 도포한 후 패턴 공정으로 하부 금속 배선을 형성한다. 그 후 얇은 절연막을 증착시킨 다음 상기 절연막을 평탄화한다. 그 후 금속 배선 들간의 연결을 위해 콘택 마스크를 이요용한 식각공정으로 콘택홀을 형성하고, Al을 금속 배선물질로 하여 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 칭함)방법으로 증착한다. 이 후 에치백(etchback)공정으로 상기 증착된 금속배선 물질을 식각하여 상기 콘택홀내에 금속 플러그를 형성한다.

다음으로 전체구조 상부에 식각 차단층을 형성한 후 절연물질로서 SiO₂를 CVD 방법으로 증착한다.

그 후 상기 증착된 SiO₂막의 상부에 상부 금속배선을 다시 형성하기 위해 금속 배선 물질인 Al을 증착한 후 평탄화시키고, 상기 평탄화된 배선물질 상부에 절연물질로 다시 절연층을 형성한다.

이상 상기와 같은 종래의 기술에 따른 금속 배선 형성 방법에 있어서, 금속배선 물질로서 Al을 사용하고 있으며, 또한 금속 배선들 간의 절연물질로는 SiO₂를 사용한 것이다.

그러나, 최근에는 반도체 소자가 점점 고집적화 되어 감에 따라 디자인 룰이 작아지게 되어 금속 배선들 사이에서 절연성을 유지하는 것이 매우 중요한 부분으로 대두되고 있는 데 비해, 상기 종래의 기술에서와 같이 금속배선물질로 Al을 사용하고, 절연물질로 SiO₂를 사용할 경우 다자인 룰이 작은 소자에 여전히 적용되어 질 경우 반도체 소자의 전기적 특성, 특히 RC 딜레이(RC Delay)의 특성이 변화되기도 하며, 또한 전력 소비가 증가하게 되는 등의 문제점이 발생하게 되었다.

따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래의 금속 배선 물질로 사용하던 Al보다 전자이동 저항이 우수하고, Al 보다 낮은 저항성을 갖는 Cu를 상기 Al과 조합한 Al/Cu 조합물질을 사용하고, 절연 물질로서는 기존의 SiO₂대신에 높은 유전상수를 가지며, 갭-필링(gap-filling)특성이 우수한 SiOF_X(Fluorine-doped Silicon Oxide)를 사용함으로써, 디자인 룰이 작은 소자에서도 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 다중 금속 배선 연결방법을 제공하는 것이다.

도1 내지 도6은 본 발명의 방법에 따른 다중 금속 배선 형성 공정단계를 도시한 단면도.

도면의 주요부분에 대한 부호의 설명

1 : 하부층 2,3,6 : 절연층(SiOF_X)

3 : 금속 배선층(Al/Cu조합물) 4 : 식각 정지층

7 : 비아 콘택홀

상기한 목적을 달성하기 위한 본 발명의 방법은, 하부 절연막 상부에 하부 금속층을 형성한 후 패턴 공정으로 하부 금속 배선을 형성하는 단계와, 상기 하부 금속 배선 상부에 소정 두께의 절연막을 증착시킨 후, 상기 절연 막을 평탄화시키는 단계와, 콘택 마스크를 이용한 식각공정으로 상기 절연막에 비아 콘택홀을 형성하는 단계와, 금속 배선물질로 Al/Cu의 조합물질을 전체 구조 상부에 증착하여 상기 비아 콘택홀을 메우는 단계와, 에치백 공정을 실시하여 금속 플러그를 형성하는 단계와, 전체구조 상부에 식각정지층을 형성하는 단계와, 상기 질화막층 상부에 절연물질로서 SiOF_X를 증착하는 단계와, 금속 배선을 형성하기 위해 패턴을 형성한 후, 트렌치 식각을 실시하는 단계와, 전체구조 상부에 Al/Cu 조합물질을 증착한 후, 평탄화시키는 단계와, 전체구조 상부에 절연층으로 SiOF_X를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도1 내지 도6은 본 발명의 방법에 따른 다중 금속 배선 형성 공정단계를 도시한 단면도이다.

먼저, 하부층(1)의 상부에 절연층(2)으로 SiOF_X를 증착한 후 평탄화 시킨다(도1).

다음, 금속 배선들간의 연결을 위해 상기 도1에 도시된 평탄화된 절연층(2)을 콘택 마스크를 이용한 식각공정으로 비아 콘택홀(7)을 형성한다(도 2).

다음, 상기 비아 콘택홀(7)을 메우기 위해 금속 배선 물질(3)을 CVD 방법으로 증착시킨다. 이 때 상기 금속 배선 물질로는 Al/Cu 조합물을 사용하는데, 이는 종래 기술에서 사용되는 Al 금속 배선보다 우수한 전자이동 저항과 낮은 저항성을 가지기 때문이다.

그 후 상기 절연물질층(2)을 평탄하게 식각하는 에치백 공정을 실시하여 상기 비아 콘택홀(7)내에 금속 플러그를 형성한다. (도 3)

다음 전체구조 상부에 식각 정지층으로서 질화막(4)을 증착시키고, 그 상부에 본 발명에 따른 절연물질인 SiOF_X(5)를 CVD 방법을 증착시킨다. 이 때 상기에서 사용하는 절연물질인 SiOF_X(5)는 높은 유전상수를 가지며, 종래의 SiO₂를 사용할 때보다 갭-필링 특성이 우수한 장점을 갖는다.

그 후, 상부 금속 배선을 형성하기 위해 상기 절연물질층(5)을 패터닝한 후, 트렌치 식각을 한다(도4).

상기 도 4의 공정에 의해 형성된 트랜치를 메우기 위해, 본 발명의 금속 배선물질인 Al/Cu 조합물질을 증착한 후, CMP 공정을 이용하여 평탄화시킨다.(도 5)

그 후 전체 구조 상부에 다시 SiOF_X로 절연층(6)을 형성한다.(도 6)

이상 상기과 같은 공정을 반복하여 실시함으로써 원하는 층만큼의 다층 금속 배선층을 형성할 수 있다.

이상 상기한 바와 같은 본 발명의 다중 금속 배선 형성 방법에 따라 Al 보다 전자이동 저항이 우수하고, 낮은 저항성을 갖는 Cu를 기존의 금속 배선 물질인 Al 과 조합한 Al/Cu 조합물질을 금속 배선 물질로 사용하고, 절연 물질로서는 기존의 SiO₂대신에 높은 유전상수를 가지며, 갭-필링 특성이 우수한 SiOF_X를 사용함으로써, 종래의 디자인 룰이 작아짐에 따라 발생하는 소자의 전기적 특성, 특히 RC 딜레이의 특성이 변화하거나, 또는 전력이 많이 소비되는 것을 방지할 수 있으며, 또한 본 발명의 방법은 0.25㎛ 정도의 디자인 룰을 가진 반도체 소자의 다중 금속 배선 형성이 특히 유용하다.

Claims (3)

1. 하부 절연막 상부에 하부 금속층을 형성한 후 패턴 공정으로 하부 금속 배선을 형성하는 단계와, 상기 하부 금속 배선 상부에 소정 두께의 절연막을 증착시킨 후, 상기 절연막을 평탄화시키는 단계와, 콘택 마스크를 이용한 식각공정으로 상기 절연막에 비아 콘택홀을 형성하는 단계와, 금속 배선물질로 Al/Cu의 조합물질을 전체 구조 상부에 증착하여 상기 비아 콘택홀을 메우는 단계와, 에치백 공정을 실시하여 금속 플러그를 형성하는 단계와, 전체구조 상부에 식각정지층을 형성하는 단계와, 상기 질화막층 상부에 절연물질로서 SiOF_X를 증착하는 단계와, 금속배선을 형성하기 위해 패턴을 형성한 후, 트렌치 식각을 실시하는 단계와, 전체구조 상부에 Al/Cu 조합물질을 증착한 후, 평탄화시키는 단계와, 전체구조 상부에 절연층으로 SiOF_X를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다중 금속 배선 형성방법.
2. 제1항에 있어서, 상기 식각 정지층으로 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 다중 금속 배선 형성방법.
3. 제1항에 있어서, 상기 평탄화 공정은 CMP법을 사용하는 것을 특징으로 하는 반도체 소자의 다중 금속 배선 형성방법.