KR19980084711A - Semiconductor wafer gun etching device - Google Patents
Semiconductor wafer gun etching device Download PDFInfo
- Publication number
- KR19980084711A KR19980084711A KR1019970020562A KR19970020562A KR19980084711A KR 19980084711 A KR19980084711 A KR 19980084711A KR 1019970020562 A KR1019970020562 A KR 1019970020562A KR 19970020562 A KR19970020562 A KR 19970020562A KR 19980084711 A KR19980084711 A KR 19980084711A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- etching
- semiconductor wafer
- plasma
- plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 title abstract description 24
- 238000000034 method Methods 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 abstract description 8
- 239000007789 gas Substances 0.000 description 14
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32431—Constructional details of the reactor
- H01J37/32697—Electrostatic control
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma Technology (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 웨이퍼 건식각장치에 관한 것으로, 종래에는 다층막을 식각하기 위해서 웨이퍼를 여러개의 식각장비를 이동하며 공정을 진행함으로서, 시간이 많이 소요되고, 시설비상승 및 공간이용효율이 저하되는 문제점이 있었다. 본 발명 반도체 웨이퍼 건식각장치는 웨이퍼(13)의 상부에 위치하는 상판(16)과, 측면에 위치하는 플라즈마발생코일(20) 및 하부에 위치하는 플라즈마발생판(21)을 이용하여, 웨이퍼(13)의 상,하측과 측면에서 플라즈마의 발생을 조절할 수 있게 되어, 하나의 식각장비에서 다층막의 연속식각이 가능하고, 따라서, 이송시간의 절감에 따른 생산성향상의 효과가 있을뿐아니라, 시설비절감 및 공간이용효율향상의 효과가 있다.[0001] The present invention relates to a semiconductor wafer dry etching apparatus, in which a plurality of etching apparatuses are moved and processed in order to etch a multi-layered film, so that a long time is required, there was. The semiconductor wafer gun etching apparatus according to the present invention is a device for etching a wafer (wafer) by using an upper plate 16 located on the upper side of the wafer 13, a plasma generating coil 20 located on the side, and a plasma generating plate 21 located on the lower side 13), it is possible to continuously etch the multilayer film in one etching equipment. Therefore, it is possible to improve productivity by reducing the transfer time, and to reduce the facility cost And the efficiency of space utilization is improved.
Description
본 발명은 반도체 웨이퍼 건식각장치(DRY ETCHER)에 관한 것으로, 특히 다층막 식각시 하나의 장비 내에서 모든 식각공정을 진행하여 공정시간의 절감에 따른 생산성을 향상시키도록 하는데 적합한 반도체 웨이퍼 건식각장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer dry etching apparatus (DRY ETCHER), and more particularly, to a semiconductor wafer dry etching apparatus suitable for performing all etching processes in a single equipment for multilayer etching, .
일반적으로 반도체 제조공정 중 건식각 공정은 현상공정이후에 진행되는 공정으로서, 장비와 기술의 진보에 의하여 습식식각 보다 훨씬 더빨리, 더 정확하게 식각할 수 있도록 발전 되었다. 한예로 플라즈마 시스템은 챔버의 내부에 특수기체가 채워진 상태에서 알 에프 에너지를 기체 혼합물에 가함으로서 옥사이드 막, 메탈 필름 등을 식각하게 되는데, 이와 같은 일반적인 종래 건식각 공정을 진행하는 건식각장비가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.In general, the dry etch process in the semiconductor manufacturing process is a process that proceeds after the development process. As the equipment and technology advances, the etch process is developed much faster and more accurately than wet etching. For example, in the plasma system, the oxide film, the metal film, and the like are etched by applying AlF energy to the gas mixture while the chamber is filled with the special gas. And is briefly described as follows.
도 1은 종래 반도체 웨이퍼 건식각장치의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래 반도체 건식각장치는 원통형의 공정 챔버(1) 내측 상부에 상부어셈블리(2)가 설치되어 있고, 그 상부어셈블리(2)의 하측에 웨이퍼(3)를 위치시키기 위한 스테이지(4)가 설치되어 있다.FIG. 1 is a vertical cross-sectional view showing the structure of a conventional semiconductor wafer etching apparatus. As shown in FIG. 1, in the conventional semiconductor dry etching apparatus, an upper assembly 2 is provided inside a cylindrical process chamber 1, A stage 4 for positioning the wafer 3 is provided below the assembly 2.
그리고, 상기 상부어셈블리(2)는 챔버(1)의 내측에 공정가스를 주입하기 위한 가스주입관(5)이 설치되어 있고, 그 가스주입관(5)의 하부에 플라즈마를 발생시키기 위한 상판(6)이 설치되어 있으며, 상기 챔버(1)의 하단부에는 외측으로 배기라인(7)이 설치되어 있다.The upper assembly 2 is provided with a gas injection pipe 5 for injecting a process gas into the chamber 1 and a lower plate for generating plasma at a lower portion of the gas injection pipe 5 6, and an exhaust line 7 is provided on the outer side of the lower end of the chamber 1.
상기와 같이 구성되어 있는 종래 반도체 웨이퍼 건식각장치는 스테이지(4)의 상면에 로봇 암(미도시)을 이용하여 식각하고자 하는 웨이퍼(3)를 위치시키고, 상기 상부어셈블리(2)의 가스주입관(5)을 통하여 챔버(1)의 내측에 공정가스를 주입한다. 이와 같은 상태에서, 상기 상부어셈블리(2)의 상판(6)에 알 에프 파워을 인가하면 챔버(1)의 내측에 플라즈마가 발생되고, 이 플라즈마에 의하여 웨이퍼(3)의 상면에 형성된 막을 식각하게 된다.In the conventional semiconductor wafer gun etching system constructed as described above, the wafer 3 to be etched is positioned on the upper surface of the stage 4 by using a robot arm (not shown) The process gas is injected into the interior of the chamber 1 through the opening 5. In this state, if ALF power is applied to the upper plate 6 of the upper assembly 2, plasma is generated inside the chamber 1, and the film formed on the upper surface of the wafer 3 is etched by the plasma .
그러나, 종래의 방법으로는 다층막의 식각에서는 각각의 막질에 따라 다른 식각장비를 이용하여 식각을 실시하여야 하며, 이는 식각하고자 하는 웨이퍼(3)를 각각의 식각장비를 이동하여야 한다는 점에서 번거롭고 시간이 많이 소요되는 문제점이 있었다. 또한, 여러개의 식각장비를 설치하는데 따른 시설비용의 상승과 공간이용효율의 저하를 초래하는 문제점이 있었다.However, in the conventional method, the etching of the multi-layered film must be performed by using different etch equipment depending on the film quality of each layer, which is troublesome and time consuming since the wafer 3 to be etched must be moved to each etching equipment There is a problem that it takes a lot of time. Further, there is a problem that the installation cost of the etching equipment is increased and the space utilization efficiency is lowered.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 다층막의 식각을 하나의 장비에서 이루어지도록 함으로서 공정시간 및 원가를 절감할 수 있도록 하는데 적합한 반도체 웨이퍼 건식각장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor wafer gun etching apparatus which is capable of reducing the processing time and cost by etching the multilayer film in one equipment.
도 1은 종래 반도체 웨이퍼 건식각장치의 구성을 보인 종단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a vertical cross-sectional view showing the structure of a conventional semiconductor wafer wafer etching apparatus. Fig.
도 2는 본 발명 반도체 웨이퍼 건식각장치의 구성을 보인 종단면도.2 is a vertical cross-sectional view showing the structure of a semiconductor wafer gun etching apparatus according to the present invention.
* * 도면의 주요부분에 대한 부호의 설명 * *Description of the Related Art [0002]
11 : 챔버 12 : 상부어셈블리11: chamber 12: upper assembly
13 : 웨이퍼 14 : 스테이지13: wafer 14: stage
16 : 상판 20 : 플라즈마발생코일16: upper plate 20: plasma generating coil
21 : 플라즈마발생판21: Plasma generation plate
상기와 같은 본 발명의 목적을 달성하기 위하여 공정 챔버의 내측 상부에 상부어셈블리가 설치되어 있고, 그 상부어셈블리의 하부에 웨이퍼가 위치하는 스테이지가 설치되어 있는 반도체 웨이퍼 건식각장치에 있어서, 상기 챔버의 벽체 내부에 플라즈마발생코일을 설치하고, 상기 스테이지의 상면에 플라즈마발생판을 설치하여, 웨이퍼의 상,하부와 측면에서 플라즈마를 형성할 수 있도록 한 것을 특징으로 하는 반도체 웨이퍼 건식각장치가 제공된다.In order to accomplish the object of the present invention, there is provided a semiconductor wafer gun etcher having an upper assembly disposed on an inner upper portion of a process chamber, and a stage on which a wafer is disposed, A plasma generating coil is provided inside the wall and a plasma generating plate is provided on the upper surface of the stage so that plasma can be formed on the top, bottom and sides of the wafer.
이하, 상기와 같이 구성되는 본 발명 반도체 웨이퍼 건식각장치를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor wafer dry etching apparatus of the present invention constructed as above will be described in more detail with reference to embodiments of the accompanying drawings.
도 2는 본 발명 반도체 웨이퍼 건식각장치의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명 반도체 웨이퍼 건식각장치는 공정 챔버(11)의 내측 상부에 상부어셈블리(12)가 설치되어 있고, 그 상부어셈블리(12)의 하부에는 웨이퍼(13)를 탑재하기 위한 스테이지(14)가 설치되어 있다.2 is a vertical cross-sectional view showing the structure of a semiconductor wafer dry etching apparatus according to the present invention. As shown in the figure, the semiconductor wafer dry etching apparatus of the present invention is provided with an upper assembly 12 on the inner upper side of the process chamber 11, And a stage 14 for mounting the wafer 13 is provided in the lower portion of the upper assembly 12.
그리고, 상기 상부어셈블리(12)는 공정가스를 주입하기 위한 가스주입관(15)과, 그 가스주입관(15)의 하측에 설치되며 웨이퍼(13)의 상측에서 플라즈마를 형성하기 위한 상판(16)으로 구성되어 있다.The upper assembly 12 includes a gas injection pipe 15 for injecting a process gas and an upper plate 16 disposed below the gas injection pipe 15 for forming plasma at the upper side of the wafer 13 ).
또한, 상기 챔버(11)의 벽체 내부에는 웨이퍼(13)의 측면에서 플라즈마를 발생시키기 위한 원형의 플라즈마발생코일(20)이 설치되어 있고, 상기 스테이지(14)의 상면에는 웨이퍼(13)의 하부에서 플라즈마를 발생시키기 위한 플라즈마발생판(21)이 설치되어 있다.A circular plasma generating coil 20 for generating plasma is provided on the side surface of the wafer 13 in the wall of the chamber 11 and on the upper surface of the stage 14, A plasma generating plate 21 for generating a plasma is provided.
상기 상판(16), 플라즈마발생코일(20), 플라즈마발생판(21)에는 각각 알 에프 파워가 연결되어 있으며, 상기 상부어셈블리(12)와 웨이퍼(13)의 사이에는 플라즈마조절판(22)를 착,탈가능하게 설치하여 균일한 플라즈마가 형성될 수 있도록 조절하는 것이 바람직하다.Alfaf power is connected to the upper plate 16, the plasma generating coil 20 and the plasma generating plate 21, respectively. A plasma control plate 22 is attached between the upper assembly 12 and the wafer 13 , It is preferable to adjust the plasma so that a uniform plasma can be formed.
도면중 미설명 부호 17은 배기라인이다.In the figure, reference numeral 17 denotes an exhaust line.
상기와 같이 구성되어 있는 본 발명 반도체 웨이퍼 건식각장치의 작용을 설명하면 다음과 같다.Hereinafter, the operation of the semiconductor wafer dry etching apparatus of the present invention will be described.
먼저, 식각공정을 진행하기 위하여 웨이퍼(13)를 플라즈마발생판(21)의 상면에 얹어 놓은 상태에서 상부어셈블리(12)의 가스주입관(15)을 통하여 챔버(11)의 내측으로 공정가스를 주입한다.A process gas is introduced into the chamber 11 through the gas injection pipe 15 of the upper assembly 12 in a state where the wafer 13 is placed on the upper surface of the plasma generating plate 21 Inject.
상기와 같이 공정가스를 주입하는 상태에서 P-TEOS 또는 BPSG 막질을 식각할때는 상판(16)에 알 에프 파워를 공급하여 식각을 실시하며, 하지(下地)막질에 대한 선택비를 높일 수 있고, 이때 공급되는 가스는 CF4, CHF3, Ar, C2F6등을 사용한다.When the P-TEOS or BPSG film is etched in the state where the process gas is injected as described above, the etching rate is increased by supplying AlF power to the top plate 16 to increase the selectivity to the underlying film quality, The supplied gas is CF 4 , CHF 3 , Ar, C 2 F 6 or the like.
그런 다음, 연속적으로 POLY 막질을 식각할때는 상판(16)과 웨이퍼(13)의 하부에 설치되는 플라즈마발생판(21)에 알 에프 파워를 공급하여 식각을 실시하면 하지(下地)막질에 대한 선택비를 높이면서 균일한 식각을 얻을 수 있으며, 이때 공급되는 가스는 Cl2, SF6, O2,등을 사용한다.Then, when the POLY film is etched continuously, when the etching is performed by supplying the ALF power to the plasma generation plate 21 provided on the upper plate 16 and the lower portion of the wafer 13, the selection ratio And a uniform etching can be obtained. At this time, Cl 2 , SF 6 , O 2, etc. are used as the supplied gases.
종횡비(ASPECT RATIO)가 높은 디프 컨택트(DEEP CONTACT) 식각에서는 상판(16)과 챔버(11)의 벽체에 설치되어 있는 플라즈마발생코일(20)에 알 에프 파워를 공급하고, 웨이퍼(13)의 하부에 설치되어 있는 플라즈마발생판(21)에도 알 에프 파워를 공급하여 발생되는 플라즈마의 밀도를 향상시킴과 동시에 플라즈마의 직진성을 향상시켜서 식각을 실시한다.In the DEEP CONTACT etching in which the aspect ratio (ASPECT RATIO) is high, AlF power is supplied to the plasma generating coil 20 provided on the walls of the upper plate 16 and the chamber 11, And the plasma is generated by supplying AlF power to the plasma generating plate 21 provided in the plasma generating plate 21 so as to improve the density of the generated plasma and improve the straightness of the plasma.
나이트라이드(NITRIDE) 막질의 식각시에는 플라즈마발생코일(20)에 알 에프 파워를 공급하고, 나이트라이드 막의 두께에 따라 상판(16)과 플라즈마발생판(21)에 알 에프 파워를 적당히 배분하여(약 6 : 4) 식각을 실시하면 고식각율과 식각의 균일성을 보장받을 수 있게 된다.The ALF power is supplied to the plasma generating coil 20 and the ALF power is appropriately distributed to the upper plate 16 and the plasma generating plate 21 according to the thickness of the nitride film About 6: 4), it is possible to guarantee high etch rate and uniformity of etching.
또한, 웨이퍼(13)의 서브스트레이트(Si 기판)가 드러나게 하는 식각시에는 플라즈마조절판(22)을 챔버(11)의 내측에 장착하고, 상판(16)에 알 에프 파워를 공급하여 다운 스트림(DOWN STREAM) 방식으로 식각을 실시하여, 웨이퍼(13)의 서브스트레이트가 손상(DAMAGE)되는 것을 방지하고, 소자의 특성을 양호하게 하는데 기여 할 수 있다.The plasma control plate 22 is mounted on the inner side of the chamber 11 and the ALF power is supplied to the upper plate 16 to perform the downstream STREAM method, thereby preventing the substrate of the wafer 13 from being damaged (DAMAGE), and contributing to improving the characteristics of the device.
이상에서 상세히 설명한 바와 같이 본 발명 반도체 웨이퍼 건식각장치는 웨이퍼의 상부에 위치하는 상판과, 측면에 위치하는 플라즈마발생코일 및 하부에 위치하는 플라즈마발생판을 이용하여, 웨이퍼의 상,하측과 측면에서 플라즈마의 발생을 조절할 수 있게 되어, 하나의 식각장비에서 다층막의 연속식각이 가능하고, 따라서, 이송시간의 절감에 따른 생산성향상의 효과가 있을뿐아니라, 시설비절감 및 공간이용효율향상의 효과가 있다.As described in detail above, the semiconductor wafer gun etching apparatus of the present invention is characterized in that the upper and lower sides of the wafer, the upper and lower sides of the wafer, and the upper and lower sides of the wafer, It is possible to control the generation of the plasma, so that the continuous etching of the multilayer film can be performed in one etching equipment. Therefore, not only the productivity is improved by the reduction of the transport time, but also the facility cost is reduced and the space utilization efficiency is improved .
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020562A KR100273217B1 (en) | 1997-05-24 | 1997-05-24 | Dry etcher for semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020562A KR100273217B1 (en) | 1997-05-24 | 1997-05-24 | Dry etcher for semiconductor wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980084711A true KR19980084711A (en) | 1998-12-05 |
| KR100273217B1 KR100273217B1 (en) | 2001-02-01 |
Family
ID=40749307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970020562A Expired - Fee Related KR100273217B1 (en) | 1997-05-24 | 1997-05-24 | Dry etcher for semiconductor wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273217B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669008B1 (en) * | 2004-12-03 | 2007-01-16 | 삼성전자주식회사 | Plasma reactor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562940A (en) * | 1991-09-03 | 1993-03-12 | Sony Corp | Dry etching device for rectangular substrate |
| JPH0677170A (en) * | 1992-08-26 | 1994-03-18 | Nippon Soken Inc | High-speed dry etching method |
-
1997
- 1997-05-24 KR KR1019970020562A patent/KR100273217B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669008B1 (en) * | 2004-12-03 | 2007-01-16 | 삼성전자주식회사 | Plasma reactor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100273217B1 (en) | 2001-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7662723B2 (en) | Methods and apparatus for in-situ substrate processing | |
| CN101802983B (en) | Method of post etch polymer residue removal | |
| JP2006100305A (en) | Plasma processing equipment | |
| JPH10147893A (en) | Plasma etching method and system therefor | |
| US7842619B2 (en) | Plasma processing method | |
| EP0945896B1 (en) | Plasma etching method | |
| US20040072405A1 (en) | Method of avoiding dielectric arcing | |
| KR100655445B1 (en) | Plasma processing apparatus and method, and semiconductor manufacturing equipment | |
| US6472329B1 (en) | Etching aluminum over refractory metal with successive plasmas | |
| US7517468B2 (en) | Etching method | |
| KR19980084711A (en) | Semiconductor wafer gun etching device | |
| KR20060031464A (en) | Substrate processing apparatus and substrate processing method | |
| JP4119726B2 (en) | Plasma processing method | |
| KR20010039919A (en) | Plasma processing method | |
| US20030207581A1 (en) | Plasma etching methods | |
| KR20010043300A (en) | Plasma etching method | |
| US6482744B1 (en) | Two step plasma etch using variable electrode spacing | |
| US6468603B1 (en) | Plasma film forming method utilizing varying bias electric power | |
| KR100519675B1 (en) | Etching method capable of obtaining high photoresist selectivity with using inductively coupled plasma apparatus. | |
| JP2003059900A (en) | Plasma processing apparatus and plasma processing method | |
| KR100227643B1 (en) | Via hole formation method of semiconductor device | |
| KR20250039270A (en) | Plasma processing method | |
| KR200197657Y1 (en) | Plasma etching apparatus | |
| KR0167694B1 (en) | Method of forming inclined contact hole when manufacturing semiconductor device | |
| JPH0750292A (en) | Taper etching method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970524 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19970524 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19990831 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20000612 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20000902 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20000904 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20030814 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040820 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20050824 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050824 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070810 |