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KR19980057114A - Dielectric film formation method of flash memory device - Google Patents

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Publication number
KR19980057114A
KR19980057114A KR1019960076384A KR19960076384A KR19980057114A KR 19980057114 A KR19980057114 A KR 19980057114A KR 1019960076384 A KR1019960076384 A KR 1019960076384A KR 19960076384 A KR19960076384 A KR 19960076384A KR 19980057114 A KR19980057114 A KR 19980057114A
Authority
KR
South Korea
Prior art keywords
film
flash memory
dielectric film
gate
forming
Prior art date
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Withdrawn
Application number
KR1019960076384A
Other languages
Korean (ko)
Inventor
김문환
신기수
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조방법Semiconductor device manufacturing method

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

종래에 사용되는 폴리 실리콘막 열산화 방식의 유전막 형성 방법은 폴리 실리콘막 내의 불순물의 불균일한 분포로 인한 비정상적인 산화가 일어나고, 화학 기상 증착방식의 유전막은 종각 습식 식각에 의해 언더컷이 형성되어 소자의 특성을 열화시키는 문제점이 있었음.In the conventional method of forming a dielectric film of a polysilicon film thermal oxidation method, abnormal oxidation occurs due to a non-uniform distribution of impurities in the polysilicon film, and the dielectric film of a chemical vapor deposition method is formed by undercut by longitudinal wet etching so that the characteristics of the device There was a problem that deteriorated.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 스페이서 비정질 폴리 실리콘막을 형성하고, 이를 열산화하는 플래시 메모리 장치의 유전막 형성방법을 제공하고자 함.The present invention is to provide a dielectric film forming method of a flash memory device to form a spacer amorphous polysilicon film, and thermally oxidizes it.

4. 발명의 중요한 용도4. Important uses of the invention

플래시 메모리 장치 특히, 적층 게이트형 플래시 메모리 장치 제조에 이용됨.Flash memory devices, particularly for the manufacture of stacked gate type flash memory devices.

Description

플래시 메모리 장치의 유전막 형성방법Dielectric film formation method of flash memory device

본 발명은 플래시 EEPROM(flash Electricaly Erareble Programable Read Only Memory)의 하나인 선택 게이트를 가진 적층 게이트형 플레시 메모리 장치 제조 공정 중 유전막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a dielectric film during a manufacturing process of a stacked gate flash memory device having a selection gate which is one of flash EEPROMs.

이하, 도 1을 참조하여 종래 기술 및 그 문제점을 상술한다.Hereinafter, the prior art and its problems will be described in detail with reference to FIG. 1.

먼저, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 활성 영역과 소자분리 영역을 형성한 다음, 게이트 산화막(11)을 성장시키고, 그 상부에 소정의 증착 공정, 사진 및 식각 공정, 자기 정렬 식각(self aligned etch)을 사용하여 플로팅 게이트(12), 산화막 및 질화막 등으로 이루어진 유전막인 ONO(Oxide-Nitride-Oxide)막(13) 및 제어 게이트(14)를 형성한다.First, as shown in FIG. 1, the active region and the device isolation region are formed on the silicon substrate 10, and then the gate oxide layer 11 is grown, and a predetermined deposition process, a photo and etching process, and a magnetic layer are formed thereon. Self-aligned etching is used to form an oxide-nitride-oxide (ONO) film 13 and a control gate 14, which are dielectric films made of a floating gate 12, an oxide film, and a nitride film.

계속하여, 폴리 실리콘막의 열산화를 통하여 유전막(15)을 형성한 후, 전체구조 상부에 폴리 실리콘막(16)을 증착한다. 이후, 사진 및 식각 공정을 사용하여 선택 게이트를 형성하게 된다.Subsequently, after the dielectric film 15 is formed through thermal oxidation of the polysilicon film, the polysilicon film 16 is deposited on the entire structure. Thereafter, the selection gate is formed using a photolithography and an etching process.

ONO막(13)은 플로팅 게이트 형성을 위한 폴리 실리콘막 열산화에 의해 성장시키는데, 유전체 특성을 고려하여 과다한 성장을 방지하기 위해 폴리 실리콘막에 충분한 불순물을 주입할 수 없게 된다. 이는 불순물 도핑 농도가 큰 부위에서 열산화가 활발히 일어나기 때문이다.The ONO film 13 is grown by thermal oxidation of a polysilicon film for forming a floating gate. In consideration of dielectric properties, it is impossible to inject sufficient impurities into the polysilicon film to prevent excessive growth. This is because thermal oxidation is actively performed at the sites where the impurity doping concentration is large.

이로 인하여, 도 2에 도시된 바와 같이 자기 정렬 식각후 폴리 실리콘막의 열산화를 통하여 유전막(25)을 형성시 플로팅 게이트 형성을 위한 폴리 실리콘막의 일부분이 필요한 두께만큼 성장하지 않으며, 비정상적인 형태의 산화 부위(A)를 야기시킨다. 이런 현상이 발생하는 이유는 상기에서 언급한 바와 같이 폴리 실리콘막에 충분한 불순물 도핑이 이루어지지 않아 불순물 분포가 불균일하기 때문이다. 미설명 도면 부호 20은 실리콘 기판, 21은 게이트 산화막, 22는 플로팅 게이트, 23은 ONO막, 24는 제어 게이트를 각각 나타낸 것이다.As a result, when forming the dielectric layer 25 through thermal oxidation of the polysilicon film after self-alignment etching, as shown in FIG. 2, a part of the polysilicon film for forming the floating gate does not grow to the required thickness, and an abnormally shaped oxidation site is formed. Cause (A). This phenomenon occurs because, as mentioned above, sufficient impurity doping is not performed on the polysilicon film, resulting in uneven distribution of impurities. Reference numeral 20 denotes a silicon substrate, 21 a gate oxide film, 22 a floating gate, 23 an ONO film, and 24 a control gate.

또한, 도 3에 도시된 바와 같이 열산화 방식을 사용하지 않고, 고온의 화학기상 증착 방식을 사용하는 경우, 게이트 산학막 습식 식각시 스페이서 질화막(36a) 및 스페이서 산화막(35)의 하부에 언더컷이 유발되어 플레시 메모리 장치의 프로그램 특성 변화 및 누설 전류의 증가를 초래하는 문제점이 있었다. 이는 열산화막인 게이트 산화막(31)에 비해 화학 기상 증착 방식의 산화막이 식각 용액에 대한 식각 속도가 빠르기 때문이다. 미설명 도면 부호 30은 실리콘 기판, 31은 게이트 산화막, 32는 플로팅 게이트,33은 ONO막, 34는 제어 게이트, 36은 질화막 패턴을 각각 나타낸 것이다.In addition, when a high temperature chemical vapor deposition method is used without using a thermal oxidation method as shown in FIG. 3, an undercut may be formed under the spacer nitride layer 36a and the spacer oxide layer 35 during the wet etching of the gate industry. There is a problem that caused the change in the program characteristics of the flash memory device and increase the leakage current. This is because the chemical vapor deposition type oxide film has a faster etching rate than the gate oxide film 31 which is a thermal oxide film. Reference numeral 30 denotes a silicon substrate, 31 a gate oxide film, 32 a floating gate, 33 an ONO film, 34 a control gate, and 36 a nitride film pattern.

본 발명은 스페이서 비정질 폴리 실리콘막을 형성하고, 이를 일산화하는 플래시 메모리 장치의 유전막 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a dielectric film forming method of a flash memory device in which a spacer amorphous polysilicon film is formed and monoxide is formed.

도 1은 종래 기술에 따라 형성된 유전막 및 플래시 메모리 장치의 단면도,1 is a cross-sectional view of a dielectric film and a flash memory device formed according to the prior art;

도 2 및 도 3은 종래 기술에 따라 형성된 유전막의 문제점을 설명하기 위한 단면도,2 and 3 are cross-sectional views for explaining the problem of the dielectric film formed according to the prior art,

도 4는 본 발명의 일실시예에 따라 형성된 유전막 및 플래시 메모리 장치의 단면도.4 is a cross-sectional view of a dielectric film and a flash memory device formed in accordance with one embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 20, 30, 40 : 실리콘 기판 11, 21, 31, 41 : 게이트 산화막10, 20, 30, 40: silicon substrate 11, 21, 31, 41: gate oxide film

12, 22, 32, 42 : 플로팅 게이트 13, 23, 33, 43 : ONO막12, 22, 32, 42: floating gate 13, 23, 33, 43: ONO film

14, 24, 34, 44 : 제어 게이트 15, 25 : 유전막14, 24, 34, 44: control gate 15, 25: dielectric film

16, 47 : 선택 게이트 35, 45 : 스페이서 산화막16, 47: select gate 35, 45: spacer oxide film

36, 46 : 질화막 패턴 36a, 46a : 스페이서 질화막36, 46: nitride film pattern 36a, 46a: spacer nitride film

A : 비정상적인 형태의 산화 부위A: abnormally shaped oxidation sites

상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 게이트 절연막을 형성하고, 그 상부에 플로팅 게이트, 제1 유전막 및 제어 게이트를 형성하는 단계, 전체구조 상부에 비정질 폴리 실리콘막을 형성하고, 이를 전면성 식각하여 상기 플로팅 게이트, 제1 유전막 및 제어 게이트 측벽에 비정질 폴리 실리콘막 스페이서를 형성하는 단계 및 상기 비정질 폴리 실리콘막 스페이서를 열산화하여 제2 유전막을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention forms a gate insulating film on a semiconductor substrate, and forming a floating gate, a first dielectric film and a control gate thereon, an amorphous polysilicon film formed on the entire structure, and Forming an amorphous polysilicon film spacer on the sidewalls of the floating gate, the first dielectric film, and the control gate by thermal etching, and thermally oxidizing the amorphous polysilicon film spacer to form a second dielectric film.

이하, 첨부된 도면 도 4를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4에 도시된 바와 같이 먼저, 실리콘 기판(40) 상에 게이트 산화막(41)을 형성하고 통상적인 적층 게이트형 플래시 메모리 장치 형성을 위한 공정을 수행한 후, ONO막, 플로팅 게이트 형성을 위한 폴리 실리콘막을 차례로 자기 정렬 식각함으로써 플로팅 게이트(42), ONO막(43) 및 제어 게이트(44)를 형성한다.As shown in FIG. 4, first, a gate oxide layer 41 is formed on a silicon substrate 40 and a process for forming a conventional stacked gate type flash memory device is performed. The silicon film is sequentially self-etched to form the floating gate 42, the ONO film 43, and the control gate 44.

계속하여, 전체구조 상부에 비정질 폴리 실리콘막을 증착하고, 이를 전면성 식각하여 비정질 폴리 실리콘막 스페이서를 형성한 다음, 이를 열산화하여 유전막(45)을 형성한다. 이때, 비정질 폴리 실리콘막의 식각은 게이트 산화막의 보호를 위하여 산화막에 대한 비정질 폴리 실리콘막의 식각 선택비가 높은 방식으로 진행한다.Subsequently, an amorphous polysilicon film is deposited on the entire structure, and the entire surface is etched to form an amorphous polysilicon film spacer, and then thermally oxidized to form the dielectric film 45. In this case, the etching of the amorphous polysilicon film is performed in such a manner that the etching selectivity of the amorphous polysilicon film with respect to the oxide film is high in order to protect the gate oxide film.

이어서, 전체구조 상부에 질화막을 증착하고, 한 접합층 및 게이트 일측을 덮는 포토레지스트 페턴을 사용하여 비등방성 식각함으로써 질화막 패턴(46) 및 스페이서 질화막(46a)을 형성한 다음, 선택 게이트(47)를 형성한다.Subsequently, a nitride film is deposited on the entire structure and anisotropically etched using a photoresist pattern covering one bonding layer and one side of the gate to form the nitride film pattern 46 and the spacer nitride film 46a, and then the selection gate 47. To form.

이후, 후속 공정을 진행한다.Thereafter, the subsequent process is performed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가기 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is possible in the art to which various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 본 발명은 적층 구조의 플래시 메모리 장치 제조시 비정질 폴리실리콘막 스페이서를 열산화하는 방법을 사용하여 제2 유전막을 형성함으로써 종래의 폴리 실리콘막 열산화 방법 또는 화학 기상 증착 방식의 산화막 증착 방법에 의한 제2 유전막 형성시 발생하는 비정상적인 산화 또는 언더컷에 의한 특성 저하를 방지하는 효과가 있으며, 이로 인하여 플래시 메모리 장치의 신뢰도 향상 및 제조수율 향상을 기대할 수 있다.As described above, according to the present invention, a second dielectric layer is formed using a method of thermally oxidizing an amorphous polysilicon layer spacer when fabricating a flash memory device having a stacked structure, and thus, a conventional polysilicon layer thermal oxidation method or an oxide film deposition method using chemical vapor deposition. Thereby, there is an effect of preventing the characteristic oxidation due to abnormal oxidation or undercut generated when forming the second dielectric layer, thereby improving the reliability and manufacturing yield of the flash memory device can be expected.

Claims (1)

반도체 기판 상에 게이트 절연막을 형성하고, 그 상부에 플로팅 게이트, 제 1유전막 및 제어 게이트를 형성하는 단계, 전체구조 상부에 비정질 폴리 실리콘막을 형성하고, 이를 전면성 식각하여 상기 플로팅 게이트, 제1 유전막 및 제어 게이트 측벽에 비정질 폴리 실리콘막 스페이서를 형성하는 단계 및 상기 비정질 폴리 실리콘막 스페이서를 열산화하여 제2 유전막을 형성하는 단계를 포함하여 이루어진 플래시 메모리 장치의 유전막 형성방법.Forming a gate insulating film on the semiconductor substrate, forming a floating gate, a first dielectric layer, and a control gate on the semiconductor substrate, forming an amorphous polysilicon layer on the entire structure, and etching the entire surface to etch the floating gate and the first dielectric layer And forming an amorphous polysilicon film spacer on the sidewall of the control gate, and thermally oxidizing the amorphous polysilicon film spacer to form a second dielectric film.
KR1019960076384A 1996-12-30 1996-12-30 Dielectric film formation method of flash memory device Withdrawn KR19980057114A (en)

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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961230

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid