KR19980041730A

KR19980041730A - 고정 기본셀 및 배치가능한 상호연결 네트워크로 형성되는 기능셀을 이용한 직접회로 레이아웃 설계방법 및 반도체 구조물

Info

Publication number: KR19980041730A
Application number: KR1019970017468A
Authority: KR
Inventors: 호디.트루옹; 동원박; 형석양; 석균정
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1996-11-15
Filing date: 1997-05-07
Publication date: 1998-08-17
Anticipated expiration: 2017-05-07
Also published as: KR100245816B1; US6031982A

Abstract

하나 이상의 고정 기본 셀(20) 구현물로부터 생성되는 일 군의 기능 셀(40)은 집적회로의 최소 일부분에 대한 레이아웃을 설계하는데 이용된다. 각각의 기본 셀 구현물은 각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지 스터 패턴으로 배열되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 배열 되는 연결되지 않은 다수의 트랜지스터(Q1 내지 Q10)를 포함한다. 각 기본 셀 구현물의 특성 극성타입으로 된 트랜지스터는 통상적으로 두 개이상의 상이한 전류 전송 능력을 구비한다. 각 기능 셀은 특정 전자기능을 수행하도록 기능 셀의 트랜지스터 들을 전기적으로 상호연결하기 위한 상호연결 네트워크(42 내지 44)를 구비한다. 상기 기능 셀은 전형적으로 레이아웃을 생성하기 위해 어떤 기능 셀이 선택되는 셀 라이브러리를 형성한다. 본 발명의 레이아웃 기술은 특히, 집적회로의 데이타 패스 회로(90)를 레이아웃하는데 적용될 수 있다.

Description

고정 기본셀 및 배치가능한 상호연결 네트워크로 형성되는 기능셀을 이용한 직접회로 레이아웃 설계방법 및 반도체 구조물

본 발명은 집적회로(이하는 ICs라 칭함), 특히 ICs의 데이타 패스 회로의 레이아웃에 관한 것이다.

ICs는 통상적으로 회로의 기능을 수행하기 위한 회로 소자를 결정하고, 반도체 칩의 한 표면을 따라 상기 회로 소자의 구조를 설정하고, 상기 회로 소자의 구조를 나타내는 마스크를 생성하며, 상기 마스크를 이용하여 ICs를 제조함으로써 대체로 평평한 상기 반도체 칩으로부터 창출된다.

상기 반도체 칩의 표면을 따라 회로 소자의 구조를 결정하는 방법은 일반적으로 ICs의 레이아웃이라 불리운다. 그러한 레이아웃 설계는 다양한 방식으로 달성될 수 있다.

완전 주문 설계 방식에 있어서는, 회로 소자 및 그들 회로소자의 연결부품들은 수동으로 배치된다. 특수한 제조 방법의 경우, 상기한 완전 주문 설계 방식에 따른 ICs의 레이아웃을 통해 전형적으로 고속의 레이아웃 속도가 달성되고, 최근의 IC 레이아웃 방식들중에서 가장 작은 칩 영역을 차지할 수 있다. 그러나, 상기한 완전 주문 설계 방식은 집약된 노동력을 필요로 하고, 그에 따라 비용이 많이 든다.

레이아웃 설계에 드는 비용은 레이아웃에 소요되는 시간을 줄이기 위한 여러가지 자동 또는 반자동 기술을 사용하여 절감될 수 있다. 예컨대, 많은 제조 공정이 대규모로 동시에 반복되어 양산되는 IC를 고려해보기로 한다. 그러한 IC는 일반적으로 서로 다른 비트에 대해 반복되는 비트 슬라이스(bitslice)로 불리우는 데이타 패스 슬라이스를 따라 데이타 패스의 각 비트가 처리되는 다중 비트 데이타 패스로서 레이아웃된다. 상기 데이타 패스의 외부에 있는 제어 로직은 데이타 패스를 따라 처리되는 정보를 제어하는데 사용된다. 비록, 데이타 패스가 전형적으로 설계되고, 수동으로 레이아웃된다 할지라도, 레이아웃에 드는 비용은 회로의 상호 연결을 한정하기 위한 자동 플레이스-앤드-루트 소프트웨어(automatic place- and-route software)를 이용하여 게이트 어레이를 구비한 제어 로직을 구현함으로써 절감된다.

도면을 참조하면, 도 1 은 상보형 금속 산화막 반도체(CMOS)로 구현되는 전형적인 회로 소자(10)에 대한 회로 상세를 예시한 것이다. 회로 소자(10)는 전송 게이트(11 내지 14)및 인버터(15 내지 17)로 구성되는 두개의 입력 멀티플렉서-래치 조합체이다. 상보형 제어 신호쌍 S0과 S0, S1과 S1, 및 T와 T의 값에 따라, 입력 데이타 신호 DO 또는 입력 데이타 신호 D1이 래치되어 참 데이타 신호 Q가 발생한다.

CMOS 게이트 어레이에 있어서, 모든 절연-게이트 전계효과 트랜지스터(FET)는 일반적으로 동일한 전류-전송 능력을 갖는다. 결과적적으로, CMOS 게이트 어레이로 레이아웃되는 멀티플렉서-래치 조합체(10)와 같은 많은 회로 소자에는 비교적 많은 수의 FETs가 채용된다. 특히, 각각의 전송 게이트 및 CMOS 인버터는 두 개의 FET를 포함하며, 그 결과 회로 소자(10)에는 전체적으로 14개의 FET를 포함하게 된다. 데이타 패스용의 제어 로직을 구현하기 위해 CMOS 게이트 어레이를 사용하여 레이아웃 설계에 소요되는 시간을 줄일 수 있는 반면, 많은 수의 트랜지스터로 인해 칩 영역이 증가하고, 결국 속도의 손실을 초래하게 된다. 또한, 게이트 이용율은 일반적으로 100%이하이므로 칩 영역이 추가로 증가하게 된다.

칩 영역의 높은 증가 및 낮은 속도로 인해, CMOS 게이트 어레이는 ICs의 데이타 패스부분을 레이아웃하는데는 별로 관심을 끌지 못한다. 그러나, 데이타 패스를 수동으로 설계하게 되면 시간 소모가 크며, 비용도 많이 든다. 더우기, 주문 설계된 데이타 패스에서 발생하는 회로 오차로 인해, 종종 많은 양의 레이아웃 재설계가 요구되고, 그에 따른 관련 제반 비용이 증가한다. CMOS 게이트 어레이 방식과 관련된 속도 손실 및 칩 영역의 증가를 초래하지 않고, 비교적 적은 비용으로 IC 특히 IC의 데이타 패스용의 레이아웃을 창출해낼 수 있는 방법을 구비하는 것이 바람직하다. 또한, 실질적인 레이아웃 재설계 및 그에 따른 부수비용을 요구하지 않고, 상기한 레이아웃 방법으로 회로 설계상의 오차를 보정하는 것도 바람직하다.

본 발명은 IC의 최소부분에 대한 레이아웃을 개발하기 위한 셀을 기본으로한 기술을 제공한다.

도 1 은 게이트 어레이로 형성되는 종래의 멀티 플렉서-래치 조합체를 나타낸 회로도.

도 2 는 본 발명에 따른 기본 셀의 트랜지스터 레이아웃을 나타낸 평면도.

도 3 은 본 발명에 따른 도 2 의 기본 셀로 부터 창출된 기능 셀을 나타낸 평면도.

도 4a 내지 도 4f 는 도 2 의 기본 셀에 대한 하나 이상의 실시예에서의 트랜지스터들을 선택적으로 상호 연결함으로써 제조가능한 기능 셀들을 나타낸 회로도.

도 5a 는 본 발명에 따른 IC의 데이타 패스 회로(datapath circuitry)에 적합한 다수의 기본 셀 실시예에 대한 일반적인 레이아웃을 나타낸 평면도.

도 5b 는 본 발명에 따른 데이타 패스 회로를 구현하는 기능 셀의 일반적인 레이아웃을 나타낸 평면도.

〈 도면의 주요부분에 대한 부호의 설명 〉

11 내지 14: 전송 게이트15 내지 17: 인버터

20: 기본 셀23: N형 웰

24: P형 물질30,31: 금속선

32,34: 개구33: N형 접촉영역

35: P형 접촉영역40,50 내지 55: 기능 셀

40 내지 42: 상호연결 네트워크61,62,73,74,81,82: 강 인버터

63,76,77,83,84: 약 인버터

60,65,66,70,71,72,79,80: 강 N채널형 FETs

88,89: 강 P채널형 FETs90: 데이타 패스 회로

본 발명에 따른 레이아웃 기술의 핵심은 다수 개의 연결되지 않은 트랜지스터가 고정 패턴으로 레이아웃될 수 있도록 해주는 기본 셀에 있다. 특정된 전자 기능을 수행하는 기능 셀들은 기본 셀로부터 창출된다. 특히, 각각의 기능 셀들은 원하는 전자 기능을 수행하도록 셀의 트렌지스터에 대해 전기적 연결소자들을 선택적으로 지정함으로써, 하나 이상의 기본 셀의 구현물로 만들어 진다.

기능 셀들은 특정 ICs를 위해 발생될 수 있다. 전형적으로, 기능 셀은 특정 IC를 위해 특수한 기능 셀이 선택될 수 있는 셀 라이브러리(cell library)를 형성한다. 레이아웃을 발생시키기 위해 기능 셀의 구현물이 이용된다. 레이아웃이 완료될 경우, 그 레이아웃에 따른 반도체 본체로부터 IC가 제조된다. 각각의 기능 셀을 위한 전기적 연결소자들은 기본 셀의 구현물위에 중첩위치하고 상기 구현물을 상호 연결하는 전기적 상호연결 시스템내에 포함된다.

본 발명의 레이아웃 기술은 특히, 대규모 단일 방향으로 정보가 처리되는 IC의 데이타 패스 회로를 설계하는데 적합하다. 이같은 목적을 위해 기본 셀의 구현물은 행 및 열로 구성된 어레이내에 배치된다. 기본 셀을 기능 셀로 변환하는 상호 연결이 확정될 때, 각각의 열은 일반적으로 데이타 패스의 반복가능한 비트 슬라이스를 형성한다. 본 발명의 셀을 기본으로 한 레이아웃 기술로 인해 회로설계상의 오차가 용이하게 보정될 수 있다. 예컨대, 회로 설계 오차를 보정하기 위해 비교적 크기가 작은 회로 소자가 IC에 추가될 필요가 있는 경우, 구현된 기능 셀의 미사용 트랜지스터가 종종 상호 연결하여 필요한 회로 소자를 형성할 수 있다. 또한, 데이타 패스 회로에 대해 하나 이상의 행속에 배열된 적은 수의 미사용 기본 셀 구현물이 레이아웃에 포함될 수 있다. 레이아웃의 초기 버전이 완료될 때, 이들 기본 셀을 위한 상호 연결소자가 지정되어 초기 회로 설계시 발견된 오차가 보정될 수 있다.

모든 트랜지스터가 거의 동일한 전류 전송능력을 갖는 CMOS 게이트 어레이와는 달리, 본 발명의 기본 셀내의 주어진 극성 방식(예컨대, N채널형 또는 P채널형)은 오히려 적어도 두개의 상이한 전류 전송 능력을 갖는다. 통상적으로는, 낮은 전류 전송 능력을 구비한 트랜지스터보다 높은 전류 전송 능력을 구비한 트랜지스터가 더 많이 사용된다. 트랜지스터가 절연 게이트 FETs인 경우, 하나 또는 두개의 약 FETs 즉, 낮은 전류 전송 능력을 구비한 FETs는 기능 셀내의 강 FETs로 대체됨으로써 CMOS 게이트 어레이로 레이아웃된 다른 등가 회로 소자내에 포함되는 어떤 다른 FETs에 대한 필요성을 제거할 수 있다. 따라서, FETs의 수가 줄어들고, 그에따라, 보다 낮은 칩 영역 및 속도의 증가를 달성하게 된다.

기능 셀들을 미리 설정된 셀 라이브러리에서 선택함으로써, 본 발명에 따른 IC 레이아웃의 발생비용은 수작업에 의한 IC 레이아웃에 비해 상대적으로 적다. 본 발명에 따라 레이아웃된 IC가 일반적으로 그렇지 않은 등가의 주문방식으로 레이아웃된 IC의 성능을 달성하지는 않지만, 그 성능은 통상적으로 볼때 CMOS 게이트 어레이를 이용하여 레이아웃된 그렇지 않은 등가의 IC의 성능에 비해 우수하다. 본 발명에 따라 데이타 패스가 용이하게 레이아웃될 수 있다는 사실을 고려해 보면, 본 발명에 따른 레이아웃 방법은 종래기술에 비해 실질적인 기술진보를 보여준다.

이하, 첨부한 도면을 참조로 하여 본 발명의 바람직한 실시예를 상세히 설명하며, 도면전체를 통해 동일한 부분에는 동일한 도면부호를 사용하기로 한다.

도 2 를 참조하면, 본 발명의 실시예에 따른 기능셀의 생성에 적합한 기본 CMOS셀(20)을 위한 레이아웃을 예시하고 있다. 기본 셀(20)은 연결되지 않은 채 적절한 트랜지스터 패턴으로 배열된 10 개의 절연-게이트 인헨스먼트-모드 전계효과 트랜지스터 Q1-Q10을 포함한다. 상기 FETs Q1-Q5는 셀(20)의 좌측 반쪽부분에 위치하는 P채널 소자이고, FETs Q6-Q10은 셀(20)의 우측 반쪽부분에 위치하는 N채널 소자이다. 각각의 FET Qi(여기서,i는 1에서 10까지의 정수임)는 게이트 전극 Gi 및 제 1 소스/드레인 영역 Di을 갖는다. FET Q1 및 Q2는 공통 제 2 소스/드레인영역 S1/2를 갖는다. 트랜지스터 Q3-Q5는 각각 제 2 소스/드레인 영역 S3-S5을 갖는다. FETs Q6-Q7은 공통 제 2 소스/드레인 영역 S6/S7을 가지며, FETs Q8-Q10은 각각 제 2 소스/드레인 영역 S8-S10을 갖는다.

문자 S및 D는 단지 제 1 및 제 2 소스/드레인 영역에 대한 기준부호를 나타내기 위해 편의상 사용된다. S로 시작하는 기준 부호로 식별되는 각각의 소스/드레인 영역은 소스, 드레인, 또는 소스/드레인의 연결방법에 따라 상기 소스와 드레인사이의 스위치로서 작용할 수 있다. D로 시작하는 기준 부호로 식별되는 각각의 소스/드레인 영역도 마찬가지로 작용할 수 있다.

P채널 FETs Q1-Q3 및 Q5는 각각 5-15, 전형적으로는 10이라는 레이아웃 폭대 길이의 비(W/L)를 갖는 거의 동일한 강(strong) 소자이다. P채널 FETs Q4는 각각 0.1-0.5, 전형적으로는 0.25의 레이아웃 W/L을 갖는 거의 동일한 약(weak) 소자이다. 따라서, 각각의 FETs Q1-Q3 및 Q5는 FETs Q4보다 상당히 큰 전류 전송능력을 갖는다. 특히, FETs Q1-Q3 및 Q5의 전류 전송 능력은 Q4의 그것의 약 30-40배, 전형적으로는 40배에 해당한다.

N-채널 FETs Q6-Q8은 각각 10-20, 전형적으로는 15의 레이아웃 W/L을 갖는 거의 동일한 강 소자이다. N채널 FETs Q10은 15-25, 전형적으로는 20의 레이아웃 W/L을 갖는 보다 센 강 소자이다. N채널 FETs Q9는 0.1-0.5, 전형적으로는 0.25의 레이아웃 W/L을 갖는 약 소자이다. 따라서, 각각의 FETs Q6-Q8 및 Q10은 FETs Q9보다 상당히 큰 전류 전송능력을 갖는다. 특히, FETs Q6-Q85의 전류 전송 능력은 Q9의 그것의 약 40-100배, 전형적으로는 60배에 해당하는 한편, FETs Q10의 전류 전송 능력은 Q9의 그것보다 훨씬 크다.

도 2 의 기본 셀(20)은 참조 부호 21로 표시된 길이 및 참조 부호 22로 표시된 폭을 갖는다. 하나 이상의 기본 셀(20) 구현물로 형성된 기능 셀이 단결정 실리콘(monosilicon) 반도체 웨이퍼(본체)로부터 제조되는 경우, FETs Q1-Q5의 소스/드레인 영역은 웨이퍼의 저밀도로 도핑된 N-형 웰(23)내에 형성된 고밀도로 도핑된 P-형 영역에 있다. FETs Q6-Q10의 소스/드레인 영역은 웨이퍼의 저밀도로 도핑된 P-형 물질(24)내에 형성된 고밀도로 도핑된 N-형 영역에 있다. P-형 물질(24)은 웨이퍼의 부피를 형성하는 저밀도로 도핑된 P-형 웰이나 P-형 기판일 수도 있다. 도 2의 참조 부호 25는 N-형 웰(23)과 P-형 물질(24)사이의 계면에서의 PN접합선을 나타낸다.

하나 이상의 기본 셀(20) 구현물을 포함하는 기능 셀을 제조함에 있어서, 게이트 전극은 통상적으로 반도체 웨이퍼상에 중첩위치하는 전기 절연층상에 제공되는 도핑된 전도성 다결정 실리콘(polysilicon)으로 구성된다. 다결정 실리콘 게이트 전극 G1-G5은 고밀도로 도핑된 P-형이고, 다결정 실리콘 게이트 전극 G6-G10은 고밀도로 도핑된 N-형이다. 상기 게이트 전극위에는 전기 절연층이 배치된다.

도 2 의 참조부호 30 및 31은 기본 셀(20)의 좌측 및 우측에 위치한 반도체 웨이퍼상에 제공되는 금속선을 나타낸 것이다. 전기 절연층으로 인해, 상기 금속선(30 및 31)은 제조된 기능셀내의 웨이퍼의 반도체 물질과 분리된다. 따라서, 상기 절연층은 상기 금속선(30)을 소스/드레인 영역 S1/2 및 S3-S5의 하층부분으로부터 분리시켜 준다. 이와 마찬가지로, 상기 절연층은 상기 금속선(31)을 소스/드레인 영역 S6/S7 및 S8-S10의 하층부분으로부터 분리시켜 준다.

제조된 기능셀에 있어서, 금속선(30)은 N-형 웰(23)에 제공되는 고밀도로 도핑된 N-형 접촉 영역(33)(큰 장방형 구조)과 접촉하도록 하부 절연층에 있는 접촉 개구(32)(작은 장방형 구조)를 통해 연장된다. 이와 마찬가지로, 금속선(31)은 P-형 물질(24)에 제공되는 고밀도로 도핑된 P-형 접촉 영역(35)(큰 장방형 구조)과 접촉하도록 절연층에 있는 접촉 개구(34)(작은 장방형 구조)를 통해 연장된다. 고 전원전압 V_DD및저 전원 전압 V_SS이 회로 동작중에 상기 금속선(30,31)에 인가된다. 따라서, N-형 웰(23) 및 P-형 물질(24)은 각각 회로 동작중에 전원 전압 V_DD및 V_SS로 유지된다.

기본 셀(20)로부터 창출된 기능셀로 레이아웃되는 회로, 특히 데이타 패스 회로에 있어서, 기본셀(20)의 한 구현물내에 있는 금속선(30)은 도 2 의 기본 셀(20)의 좌측에 위치하는 또다른 기본 셀 구현물과 공유될 수 있다. 이와 마찬가지로, 상기 접촉 개구(32) 및 N-형 접촉 영역(33)의 우측 절반부는 실제로 셀(20)의 폭(22)내부에 위치한다. 접촉 영역(33)은 N-형이기 때문에, 예시된 셀(20)의 좌측에 위치한 기본 셀 구현물은 셀(20)내의 FETs Q1-Q10의 수직축 거울 상(像), 즉 셀(20)의 좌측 절반부에 위치한 FETs Q1-Q5를 거울처럼 반사하여 비춰지는 FETs가 거울상의 우측 절반부에 위치하도록 방위설정된 거울 상에 배열되는 10 개의 절연 게이트 FETs를 포함한다.

금속선(31) 역시 도 2 의 기본 셀(20)의 우측에 위치하는 또다른 기본 셀 구현물과 공유될 수 있다. 따라서, 금속선(30)의 우측 절반부만이 개구(34)와 접촉하고, P+형 접촉 영역(35)은 실제로 셀(20)의 폭(22)내부에 위치한다. 접촉 영역(35)가 P-형인 상태에서, 예시된 셀(20)의 우측에 위치한 기본 셀 구현물은 셀(20)내의 FETs Q1-Q10의 수직축 거울 상(像)에 배열되는 10개의 절연 게이트 FETs를 포함한다.

기본 셀(20)을 포함하는 기능 셀의 제조중에, FETs Q1-Q10은 웨이퍼 및 게이트 전극 G1-G10위에 중첩위치하는 절연물질상에 제공되는 한 쌍의 패턴화된 금속층으로 형성되는 전기적 상호 연결 시스템을 통해 선택적으로 전기적으로 상호 연결된다. 전형적인 경우에 있어서, 하부 금속층 부분은 기본 셀(20)내의 FETs들을 선택적으로 상호연결하기 위한 상호 연결 네트위크를 구현한다. 또한, 상기 하부 금속층 부분은 금속선(30 및 31)을 형성한다. 상부 금속층 부분은 전기적으로 상호 연결되고, 기본 셀(20)로 형성된 기능셀에 제어 신호를 공급한다. 상기 두 개의 금속층 부분은 경우에 따라 상기 두개의 금속층을 분리시켜주는 전기 절연층내에 제공된 바이어스르 통해 전기적으로 상호 연결된다.

16 개의 가느다란 가상 수직선(36)이 도 2 의 셀 길이방향을 따라 연장되는 형태로 도시된다. 이와 마찬가지로, 8 개의 가느다란 가상 수평선(37)이 셀 폭 방향을 따라 연장되는 형태로 도시된다. 상기 가상 수직선(36) 및 가상 수평선(37)의 상호 연결은 제조된 기능 셀내의 하부에 위치하는 단결정 실리콘 또는 다결정 실리콘과 상기 금속선사이에 전기접촉이 이루어지는 미리 설정된 위치를 나타낸다.

실리콘과의 접촉은 상기 가상 수직선(36) 및 가상 수평선(37)의 교점에서 절연물질을 통해 부식된 접촉 개구를 통해 이루어진다. N-형 웰(23) 및 P-형 물질(24)은 이미 금속선(32 및 33)에 각각 연결되기 때문에, 상기 가상선(36 및 37)의 교점에서의 접촉은 FETs Q1-Q10의 게이트 전극 및 소스/드레인 영역에 대해서만 이루어진다. 금속선(30)과 소스/드레인 영역 S1/S2 및 S3-S5의 하부에 위치한 부분, 그리고 금속선(31)과 소스/드레인 영역 S6/S7 및 S8-S10의 하부에 위치한 부분간의 선택적 접촉이 상기한 방식으로 제공된다.

기본 셀(20)은 상기 셀(20)로부터 생성되는 기능 셀에서 공통적으로 발생되는 인버터와 같은 회로 소자의 전기적 상호연결을 용이하게 하기 위해 레이아웃된다. 고 전원 전압 V_DD를 공급받기 위한 금속선(30)에 용이하게 연결될 수 있는 공통 소스/드레인 영역 S1/S2으로 인해, P-채널 FETs Q1 및 Q2는 전형적으로 저 전원 전압 V_SS를 공급받기 위한 금속선(31)에 용이하게 연결될 수 있는 공통 소스/드레인 영역 S6/S7을 갖는 N-채널 FETs Q6 및 Q7과 함께 각각 한 쌍의 CMOS 인버터를 형성한다. 만약, FETs Q1 및 Q6가 CMOS 인버터를 형성해야 하지만, FETs Q2 및 Q7로부터 형성될 CMOS 인버터가 없을 경우, FETs Q2 및 Q7은 연결되지 않은 상태로 남게될 수 있다. N-채널 FETs들 중에서 가장 강력한 FET Q10는 고 출력 구동을 제공하도록 출력신호가 공통적으로 취해지는 기본 셀(20)의 하부를 따라 위치하게 된다.

논리, 저장 및 선택기능과같은 특정한 전자 기능을 수행하는 기능 셀의 라이브러리는 두개의 금속층 부분, 전형적으로는 하부 금속층 부분를 통해 FETs Q1-Q10을 선택적으로 전기적 상호 연결하기 위한 패턴 또는 네트워크를 설정함으로써 기본 셀(20)로부터 창출된다. 각각의 기능 셀은 하나 이상의 기본 셀 구현물로 구성된다. 둘 이상의 기본 셀(20) 구현물로 형성된 기능 셀에 있어서, 상호 연결부는 전형적으로 한 기본 셀 구현물내의 적어도 한 FET를 또다른 기본 셀 구현물내의 적어도 한 FET를 연결하는 상호 연결부를 구비한다. 또한, 그러한 기능 셀내의 기본 셀(20) 구현물들은 도 2 에서 수직으로 연장하는 셀 길이(21)를 따라 상호 인접해 있다.

도 3 은 기능 셀을 위한 레이아웃을 창출하도록 전기적 상호 연결부의 패턴이 어떤 방식으로 기본 셀(20)에 적용되는지에 관한 한 예를 도시한 것이다. 기능 셀(40)은 도 4C 에 회로도가 예시된 두 개의 입력 멀티플렉서-래치 조합체이다. 이 멀티플렉서-래치 조합체(40)는 데이타 입력 신호 D0 및 D1, 선택 신호 S0 및 S1를 수신하고, 참 출력 신호 Q를 공급한다.

도 3 의 전형적인 레이아웃에 있어서, 기능 셀(40)은 FETs Q3-Q10을 이용한다. FETs Q1 및 Q2는 연결되지 않은 상태로 있다. FETs Q3 및 Q8는 하나의 강 CMOS 인버터를 형성한다. FETs Q5 및 Q10는 또다른 강 CMOS 인버터를 형성하고, FETs Q4 및 Q9는 약 CMOS 인버터를 형성한다. FETs Q6 및 Q7는 선택 신호 S0 및 S1의 제어하에 데이타 입력 신호 D0 및 D1을 선택적으로 수신한다. FETs Q5 및 Q10으로 형성된 CMOS 인버터는 출력 신호 Q를 공급한다. 가장 강한 FETs Q5는 인버터 Q5 및 Q10의 일부분이기 때문에, 가장 강한 인버터이고, 따라서, 특히 출력 신호 Q를 구동하는데 적합하다.

도 3 의 선(42)는 하부 금속층 부분을 나타낸다. 비록 선(42)가 굵은 선으로 표시되어 있지만, 도면에서 예시된 것보다는 제조된 기능 셀(40)에서의 굵기가 더 넓다. 상부 금속층은 전형적으로 기능 셀내의 FETs를 선택적으로 상호 연결하는데 사용되지 않기 때문에, 상부 금속층 부분을 나타내는 전기적 선은 도 3 에서 예시되지 않는다.

제조된 기능 셀(40)에 있어서, 금속선(42)는 게이트 전극및 소스/드레인 영역위에 중첩위치하는 절연물질을 통해 연장하는 접촉개구(43)(작은 장방형 구조)를 통해 FETs Q3-Q10에 선택적으로 연결된다. 금속선(30 및 31)은 하부 금속층의 일부이기 때문에, 접촉 개구(43)은 상기 금속선(30 및 31)이 FETs Q3-Q5 및 FETs Q8-Q10에 연결되도록 하는 접촉개구를 구비한다. 도 3 은 하부 금속선(42)가 상부 금속층에 선택적으로 연결되도록 하는 두개의 바이어스(44)의 위치를 예시하고 있다. 비록, 상기 바이어스(44)가 일반적으로 평면도상에서는 정방형 구조를 보이지만, 상기 접촉 개구와의 구별이 용이하도록 하기 위해 도 3 에서는 작은 원으로서 도시된다. 하부 금속선(42)의 조합체, 접촉 개구(43) 및 바이어스(44)는 기본 셀(20)을 기능 셀(40)로 변환시켜주는 전기적 상호 연결 네트위크를 형성한다.

기본 셀(20)은 인버터, AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, EXCLUSIVE OR 게이트, EXCLUSIVE NOR 게이트, 멀티플렉서, 플립-플롭 및 래치 등과 같은 다수의 SSI 및 MSI셀을 형성하는데 이용될 수 있다. 도 4a-4f 는 적절한 전기적 상호연결 네트위크를 금속층으로 설정하여 기본 셀(20)로부터 창출된 6개의 전형적인 기능 셀(50-55)에 대한 회로도의 예들을 나타낸 것이다. 도 4a-4f 에 도시된 각각의 인버터는 전압 V_DD와 V_SS사이에서 직력로 연결되는 P-채널 절연 게이트 FET 및 N-채널 절연 게이트 FET로 형성된 CMOS 인버터이다. 상기 인버터의 입력 신호는 출력 신호를 공급하는 상호 연결된 드레인을 갖는 두개의 FETs의 상호연결 게이트 전극에 공급된다.

도 4a 의 기능 셀(50)은 기본 셀(20)의 한 구현물로부터 창출되는 강 N-채널 FET(60), 강 인버터(61 및 62), 및 약 인버터(63)으로 구성된 래치이다. 상기 강 인버터(61 및 62)와 강 FET는 전형적으로 기본 셀(20)내의 5개의 FETs Q1-Q3 및 Q5-Q8로 형성된다. 상기 약 인버터(63)은 FETs Q4-Q9로 형성된다.

참 데이타 출력 신호 Q는 제어신호 C에 응답하여 기능 셀(50)로 로드되는 데이타 입력 신호 D의 값으로 래치(50)로부터 공급된다. 비록, 인버터(63)가 약 인버터일지라도, 인버터(63)는 제어신호 C가 로우(low)상태로 진행할 때 래치(50)에서 래치상태를 유지할 수 있을 정도로 충분히 강하다. 인버터(63)은 약 인버터이기 때문에, 제어 신호 C가 하이(high)상태로 진행할 때, 데이타 입력 신호 D의 전류값이 기능 셀(50)로 로드되도록 인버터(63)가 쉽게 오버라이드될 수 있다. 그 결과, 인버터(63)을 패스 게이트, 전형적으로는 인버터(63)을 오버라이드하기 위한 두개의 FET 전송 게이트와 직렬로 배치할 필요가 없다. 따라서, 래치(50)은 CMOS 게이트 어레이로 레이아웃된 래치에서 동일한 기능을 수행할 필요가 있을 때보다 트랜지스터를 덜 이용한다.

도 4b 의 기능 셀(51)은 기본 셀(20)의 한 구현물로부터 창출되는 강 P-채널 FET(65 및 66), 강 인버터(67 및 68) 및 약 P-채널 FET(69)로 형성된 두개의 입력 멀티플렉서이다. 상기 강 P-채널 FET(65 및 66)와 강 인버터(67 및 68)은 기본 셀의 6개의 FETs Q1-Q3, Q5-Q8 및 Q10으로 형성된다. 상기 약 P-채널 FET(69)는 FET Q9로 구현된다.

출력 신호 O은 선택 신호 S0 및 S1에 따라 입력 데이타 신호 D0 및 D1의 선택된 신호의 값으로 상기 멀티플렉서(51)로부터 공급된다. 비록, P-채널 FET(69)는 약 FET이긴 하지만, 선택된 데이타 입력 신호가 하이 레벨일 경우, 인버터(67)의 입력을 실질적으로 고 전원 전압 V_DD으로 끌어올릴수 있을 정도로 충분히 강하다. FET(69)는 약 소자이기 때문에, 선택된 데이타 입력 신호가 로우 레벨인 경우, 인버터(67)의 입력이 실질적으로 저 전원 전압 V_SS으로 강하되도록 FET(69)가 쉽게 오버라이드될 수 있다. 결과적으로,선택된 데이타 입력 신호가 하이 레벨일 경우, 적절한 셀 동작을 보장하기 위한 전송 게이트를 형성하도록 한 쌍의 P-채널FETs를 N-채널 입력 FETs(65 및 66)과 직렬로 배치할 필요가 없다. 따라서, 멀티플렉서(51)은 CMOS 게이트 어레이로부터 창출된 어떤 다른 필적할 만한 멀티플렉서보다 트랜지스터를 덜 이용한다.

도 4c 의 기능 셀(52)는 기본적으로 상기 멀티플렉서(51)와 래치(50)를 결합하여 기본 셀(20)의 한 구현물로부터 창출되는 강 N-채널 FETs(65 및 66), 강 인버터(61 및 62) 및 약 인버터(63)로 구성되는 두개의 입력 멀티플렉서-래치 조합체를 생성한다. 상기 소자(65, 66 및 61-63)은 전형적으로 상기 기능 셀(50 및 51)에 대해 전술한 FETs로 형성된다. 기능 셀(52)에 대한 FET선택의 한 예가 도 3 에 도시되는데, 여기서, 기능 셀(40)의 레이아웃은 멀티플렉서-래치 조합체(52)의 전형적인 레이아웃이다.

상기 멀티플렉서-래치 조합체(52)의 선택 신호 S0와 S1중 어느 한 신호의 레벨은 하이인 반면, 다른 신호의 레벨이 로우인 경우에는, 데이타 입력 신호 D0와 D1중 그 대응신호가 선택된다. 선택된 데이타 입력 신호의 값은 인버터(61 및 63)으로 래치되고, 참 출력 신호 Q로서 공급된다. 약 인버터(63)은 선택된 데이타 입력 신호의 값이 인버터(61)의 입력의 전류값과 다른 경우, 래칭 동작을 수행하기에는 충분히 강하지만, 쉽게 오버라이드될 정도로는 약하다. 또한, 약 인버터(63)은 적절한 셀 동작을 달성할 수 있도록 한 쌍의 P-채널 FETs를 N-채널 FETs와 각각 직렬로 배치할 필요성을 제거시켜주는 약 풀-업(pull-up)소자의 역할을 한다.

도 1 에 도시된 기능적으로 등가인 게이트-래치 조합체(10)에서는 14개의 FETs가 채용된 것에 비해, 상기 멀티플렉서-래치 조합체(52)는 8개의 FETs를 채용하고 있다. 따라서, 본 발명에 따른 기본 셀(20)로 기능 셀(52)을 구현함으로써, 도 1 에 도시된 CMOS 게이트 어레이 등가물에 비해 트랜지스터의 수를 크게 줄일 수 있다. 본 발명에 있어서 칩 영역이 감소하게 되고, 그 결과 멀티플렉서-래치 조합체(52)가 멀티플렉서-래치 조합체(10)보다 훨씬 고속으로 동작할 수 있게 된다.

도 4d 의 기능 셀(53)은 두개의 기본 셀(20) 구현물로 형성되는 강 N-채널 FETs(70-72), 강 인버터(73-75), 및 약 인버터(76 및 77)로 구성되는 스캔 래치이다. 데이타 신호 D 또는 테스트 데이타 신호 TD의 값은 인버터 쌍(73 및 76)으로 로드되고, 인버터 쌍(75 및 77)로 전송된다. 참 출력 신호 Q는 데이타 신호 D, 테스트 데이타 신호 TD, 즉 제어 신호 C 및 스캔 제어 신호 SC1 및 SC2의 값에 따라 인버터쌍(75 및 77)에 저장된 데이타의 값으로 상기 스캔 래치(53)로부터 공급된다. 약 소자인 인버터(76 및 77)로 인해, 스캔 래치(53)는 CMOS 게이트 어레이로 레이아웃된 기능상 등가인 스캔 래치보다 적어도 8개가 적은 FETs로 형성될 수 있다.

도 4e 의 기능 셀(54)은 두개의 기본 셀(20) 구현물로 형성되는 강 N-채널 FETs(79-80), 강 인버터(81 및 82), 및 약 인버터(83 및 84)로 구성되는 D-형 플립-플롭이다. 참 출력 신호 Q를 생성하기 위해, 데이타 신호 D를 상기 플립-플롭(54)로 로드시키는 동작은 상보 제어 신호 C 및 C에 의해 제어된다. 약 인버터(83 및 84)의 사용으로 인해, 상기 플립-플롭(54)는 CMOS 게이트 어레이로부터 창출된 어떤 다른 등가의 플립-플롭보다 적어도 6개가 적은 FETs를 이용하고 있다.

도 4f 의 기능 셀(55)는 한 개의 기본 셀(20) 구현물로 형성되는 강 N-채널 FETs(86-87), 강 P-채널 FETs(88-89)로 구성되는 NAND 게이트이다. 데이타 출력 신호 O는 데이타 입력 신호 A 및 B의 논리 NAND로서 공급된다. 상기 NAND 게이트(55)는 비록 기본 셀(20)로부터 창출되긴 하였지만 어떤 약 FETs를 이용하지 않는 기능 셀의 한 예이다.

기본 셀(20)은 특히, IC의 데이타 패스 회로를 레이아웃하는데 유용하다. 도 5a 는 다중 비트 데이타 패스용의 레이아웃(90)이 기본 셀(20) 구현물의 행 및 열로 구성된 어레이내에 어떻게 배치되는지를 보여준다. 도 5a 의 각각의 점선으로 그려진 장방형 구조는 기본 셀 구현물들중 하나이다.

도 5a 의 상기 점선표시된 장방형 구조내에 쓰여진 문자는 기본 셀 구현물의 방위설정을 나타낸다. 문자 F는 기본 셀 구현물이 예컨대, 도 2 의 기본 셀(20)에 대해 도시된 것과 같은 한쪽 방위로 레이아웃된다는 것을 의미한다. 문자 F의 역은 기본 셀 구현물이 F 레이아웃의 거울 상으로 레이아웃된다는 것을 의미한다. 도 5a 의 화살표는 데이타 패스를 따라 데이타가 처리되는 물리적인 방향를 나타낸다.

레이아웃(90)의 각각의 열은 데이타 패스의 비트 슬라이스이다. 최우측 열은 최하위 비트(이하는 LSB라 함)용의 비트 슬라이스이다. 어떤 특수한 비트 슬라이스내에 있는 기본 셀(20)의 모든 구현물들은 동일한 방위를 갖는다. 한 비트 슬라이스내에 있는 기본 셀 구현물의 방위는 도 5a 에 도시된 직접 인접하는 각각의 비트 슬라이스내에 있는 기본 셀 구현물의 방위와는 정반대이다.

기본 셀(20)은 기능 셀을 거울 상으로 발생시키기 위해 거울 상으로 생성된다. 그러나, 각각의 비트 슬라이스내에 있는 기능 셀들은 종종 직접 인접하는 각각의 비트 슬라이스내에 있는 기능 셀과 동일한 기능을 정확히 수행한다. 이경우, 바로 인접한 상위 비트에 대한 비트 슬라이스의 레이아웃 패턴을 발생시키기 위해서는 LSB 비트 슬라이스를 반전시키면 보다 간단하다. LSB 및 바로 인접한 상위 비트에 대한 비트 슬라이스의 레이아웃 패턴은 각각의 또다른 비트 슬라이스 쌍으로서 반복된다.

데이타 패스 레이아웃(90)은 통상적으로 적절한 소프트웨어 데이타 베이스에서 유지되는 기능 셀 라이브러리로부터 적절한 기능셀을 선택한 다음, 레이아웃(90)의 원하는 위치에 상기 선택된 기능 셀의 구현물을 집어넣음으로써 창출된다. 만약, 레이아웃(90)이 상기 라이브러리내에 존재하지 않는 어떤 기능 셀을 필요로 한다면, 이들 기능 셀은 기본 셀(20)로부터 적절하게 생성되고, 상기 라이브러리속에 저장된다. 기능 셀들간의 전기적 상호 연결부들은 레이아웃 공정중에 상정된다.

도 5b 는 기본 셀 구현물들이 기능 셀 구현물(91)속에 할당될 때, 데이타 패스 레이아웃(90)이 어떻게 나타나는지를 도시한 것이다. 도 5b 의 레이아웃(90)은 구현된 기능 셀(91)의 4개의 행(92-95)을 포함한다. 행(92 또는 95)내의 각각의 구현된 기능 셀(91)은 기본 셀(20)의 두개의 구현물을 이용한다. 행(93 또는 94)내의 각각의 구현된 기능 셀(91)은 기본 셀(20)의 한개의 구현물을 이용한다.

행(92-95)이외에도, 기본 셀(20)의 연결되지 않은 구현물의 두개의 행(96)이 도 5b 의 데이타 패스 레이아웃(90)의 종결부에 제공된다. 상기 연결되지 않은 기본 셀 구현물은 데이타 패스 설계시에 발견되는 오차를 보정하는데 이용된다. 예컨대, 행(94)속에 있는 각각의 기능 셀(91)이 기본 셀(20)의 두개의 구현물을 이용하는 기능 셀로 대체될 필요가 있는 경우, 행(95)이 한 행 바로 아래로 자리이동하여 행(96)의 한 행을 점유하게 된다. 행(94)의 구현된 기능 셀(91)에 대한 대체물이 행(94) 및 행(95)의 최초 상부 절반부분에 의해 점유되었던 자리로 삽입된다. 비록, 행(95)의 위치가 이동되더라도, 행(95)의 구현된 기능 셀(91)의 상호 연결부는 변하지 않는다. 따라서, 연결되지 않은 기본 셀 구현물의 별도 행을 사용함으로써, 회로 설계시 오차의 보정이 용이해진다.

구현된 기능 셀내의 얼마나 많은 FETs가 셀 기능을 수행하기 위해 실제로 이용되는지의 여부에 따라, 설계 오차는 종종 기능 셀내에서 직접 보정될 수 있다. 행(93)내의 구현된 기능 셀(91)이 도 4f 의 NAND 게이트(55)로 구성되는 일 예를 생각해 보면, 상기 NAND 게이트(55)는 기본 셀(20)내에서 이용가능한 10 개의 FETs중 4개만을 이용한다. 만약, 데이타 입력 신호 A와 B중 어느 하나가 적절한 데이타 패스 동작을 위해 반전되거나 NAND처리될 필요가 있는 경우, 인버터 또는 NAND 게이트는 행(93)내의 구현된 기능 셀(91)의 연결되지 않은 6개의 FETs로부터 창출될 수 있고, 반전되거나 NAND처리될 필요가 있는 입력앞 부분에 배치된다. 또한, 행(92-95)의 구현된 기능 셀(91)내의 연결되지 않은 트랜지스터를 이용할 수 있으므로해서 회로 설계시 오차에 대한 보정이 용이해진다.

데이터 패스 레이아웃(90)이 완료된후, 레이아웃(90)의 형상부를 지탱하는 적절한 마스크가 만들어 진다. 상기 마스크는 적당한 제조방법에 따른 반도체 웨이퍼로부터 원하는 IC를 제조하는데 이용된다. 기능 셀(91)에서 설정된 상호 연결 네트워크는 기본 셀(20)의 구현물을 포함하는 반도체 웨이퍼위에 중첩위치하는 전기적 상호 연결 시스템속에 포함된다. 또한, 기능 셀(91)사이에 설정된 상기 전기적 상호 연결부는 상기 상호 연결 시스템속에 포함된다. 이것으로 기본 다이 제조가 완료된다.

예컨대, 기본 셀(20)은 절연 게이트 FETs를 대신한 접합 FETs 또는 절연 게이트 FETs와 조합한 접합 FETs로 형성될 수 있다. 이와 마찬가지로, 기본 셀(20)내의 FETs를 대신하거나 상기 기본 셀(20)내의 FETs를 조합한 상보형 쌍극 트랜지스터가 이용될 수 있다. 셀(20)내에서는 단지 하나의 극성 타입(예컨대, N-채널 및/또는 NPN)이 이용될 수 있다.

트랜지스터이외에도, 기본 셀(20)은 저항기, 커패시터 및 다이오드와 같은 다른 형태의 회로 소자들을 갖는다. 회로는 적어도 하나의 강 인버터와 적어도 하나의 약 인버터를 형성하기에 적합한 트렌지스터를 포함하는 회로 소자들을 각각 갖는 두개 이상의 상이한 기본 셀을 이용하여 레이아웃된다. 통상적으로, 각각의 상이한 기본 셀은 전형적으로 각각의 상이한 기본 셀에서 이용가능한 다수의 강 인버터를 창출하는데 적합한 트랜지스터를 포함하는 회로 소자들을 갖는다.

금속층의 상호연결 기능은 변경될 수 있다. 한 예로서, 상부 금속층은 트랜지스터 및 존재하는 경우 각각 기능 셀의 다른 회로 소자들을 선택적으로 상호연결하는데 이용될 수 있는 반면, 하부 금속층은 제어 신호를 상호 연결하고, 상기 제어 신호를 기능 셀 구현물에 공급하는데 이용될 수 있다. 이와는 달리, 각각의 금속층은 가능 셀내의 트랜지스터를 상호연결하고, 기능 셀 구현물을 상호연결하며, 제어신호를 기능 셀 구현물에 전송하는 것과 같은 3가지 기능중 적어도 2가지의 기능을 수행할 수 있다.

3개 이상의 금속층은 본 발명에 따라 레이아웃된 IC의 전기적 상호 연결 시스템에서 이용될 수 있다. 데이타 패스 회로를 갖는 IC에 있어서, 각각의 비트 슬라이스내의 다수의 기능 셀 구현물을 통해 이동시키는 버스 신호를 전송하는데는 3가지 금속층중 최상위층이 이용된다.

웨이퍼의 몸체는 저밀도로 도핑된 P-형 기판보다 저밀도로 도핑된 N-형 기판일 수 있다. 상기 N-형 기판은 단일 웰 공정시에 도 2 의 N-형 웰로 교체될 수 있다. 이와는 달리, 상기 N-형 웰 및 P-형 물질은 보다 고밀도로 도핑된 기판위에 성정된 저밀도로 도핑된 에피택셜층에 형성될 수 있다. 기본 셀(20)의 다결정 실리콘 게이트 전극은 N-채널형 및 P-채널형 절연 게이트 FETs에 대한 동일한 전도율 타입으로 구성된다.

전술한 바와 같이, 본 발명은 CMOS 게이트 어레이 방식과 관련된 속도 손실 및 칩 영역의 증가를 초래하지 않고, 비교적 적은 비용으로 IC 특히 IC의 데이타 패스용의 레이아웃을 창출해낼 수 있는 방법을 제공한다. 또한, 실질적인 레이아웃 재설계 및 그에 따른 부수비용을 요구하지 않고, 상기한 레이아웃 방법으로 회로 설계상의 오차를 용이하게 보정할 수 있다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변경될 수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알 수 있다.

Claims

적어도 집적 회로의 일부에 대한 레이아웃을 설계하기 위한 기능 셀의 라이브러리에 있어서,

상기 각 기능 셀은 반도체 물질로 형성가능한 최소 하나의 기본 셀 구현물을 포함하고, 각기 다른 기능 셀의 트랜지스터들과는 상이한 물리적 패턴으로된 기능 셀의 실질적인 거울 상을 제외한 각 기능 셀이 상이한 전자기능을 수행하도록 상기 상이한 물리적 패턴으로된 기능 셀의 트랜지스터들을 전기적으로 상호 연결하기 위한 전기적 상호연결 네트위크를 구비하고, 상기 각 기본 셀 구현물은 각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지스터 패턴으로 배열되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 배열되는 연결되지 않은 다수의 트랜지스터를 구비하고, 상기 각 기본 셀 구현물의 주어진 극성 타입으로 구성된 트랜지스터들은 적어도 두 개의 상이한 전류 전송 능력을 갖는 것을 특징으로 하는 라이브러리.
제 1 항에 있어서,

상기 각 기본 셀 구현물의 특정 극성 타입으로 된 트랜지스터들은 제 1 전류 전송 능력, 및 상기 제 1 전류 전송 능력이하의 제 2 전류 전송 능력을 구비하고, 상기 각 기본 셀 구현물내에는 상기 제 2 전류 전송 능력보다 상기 제 1 전류 전송 능력을 구비한 트랜지스터들이 더 많이 배치되는 것을 특징으로 하는 라이브러리.
제 1 항에 있어서,

상기 트랜지스터들은 절연 게이트 전계효과 트랜지스터(FFETs)를 포함하는 것을 특징으로 하는 라이브러리.
제 3 항에 있어서,

상기 각 기본 셀 구현물의 트랜지스터들은 상기 제 1 전류 전송 능력을 구비한 다수의 N-채널 FETs과;

상기 제 1 전류 전송 능력이하의 제 2 전류 전송 능력을 구비한 N-채널 FET와;

제 3 전류 전송 능력을 구비한 다수의 P-채널 FETs; 및

상기 제 3 전류 전송 능력이하의 제 4 전류 전송 능력을 구비한 N-채널 FET를 구비하는 것을 특징으로 하는 라이브러리.
집적회로의 레이아웃을 설계하는 방법에 있어서,

각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지스터 패턴으로 배열되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 배열되고 적어도 두 개의 상이한 전류 전송 능력을 갖는 주어진 극성 타입으로 구성되는 연결되지 않은 다수의 트랜지스터를 구비하는 반도체 물질로 형성가능한 최소 하나의 기본 셀 구현물을 포함하고, 각기 다른 기능 셀의 트랜지스터들과는 상이한 물리적 패턴으로된 기능 셀의 실질적인 거울 상을 제외한 각 기능 셀이 상이한 전자기능을 수행하도록 상기 상이한 물리적 패턴으로된 기능 셀의 트랜지스터들을 전기적으로 상호 연결하기 위한 전기적 상호연결 네트위크를 각각 구비하는 복수의 기능 셀의 라이브러리를 설정하는 단계와;

상기 기능 셀들중 일부를 상기 라이브러리로부터 선택하는 단계와;

상기 선택된 각각의 기능 셀의 최소 하나의 구현물을 특정 전자 회로기능을 수행하는 집적회로의 최소 일부분에 대한 레이아웃속에 구성하는 단계를 포함하는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 방법은 상기 기능 셀 구현물이 최소 부분적으로는 반도체 본체속에 포함되도록 하고 상기 기능 셀 구현물의 상호 연결 네트워크가 기본 셀 구현물위에 중첩위치하고 상기 기본 셀 구현물을 상호 연결하는 전기적 상호 연결 시스템속에 포함되도록 하는 레이아웃에 따라 상기 집적회로를 상기 반도체 본체로부터 제조하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 각 기본 셀 구현물의 특정 극성 타입으로 된 트랜지스터들은 제 1 전류 전송 능력, 및 상기 제 1 전류 전송 능력이하의 제 2 전류 전송 능력을 구비하고, 상기 각 기본 셀 구현물내에는 상기 제 2 전류 전송 능력보다 상기 제 1 전류 전송 능력을 구비한 트랜지스터들이 더 많이 배치되는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 구성 단계는 상기 트랜지스터를 절연-게이트 전계효과 트랜지스터로서 내부에 배치하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 구성 단계는 또다른 기본 셀 구현물이 최초 언급된 기본 셀 구현물과 거의 동일하지만, 어떤 기능 셀 구현물속에 초기에 할당되지 않도록 상기 레이아웃에 또다른 기본 셀 구현물을 배치하는 단계와;

(a) 상기 또다른 기본 셀 구현물의 트랜지스터들이 최소 한가지 원하는 전자기능을 수행하도록 상기 트랜지스터들을 선택적으로 상호연결하고, (b) 상기 또다른 기본 셀 구현물 및 상기 최초 언급된 기본 셀 구현물을 선택적으로 전기적 상호 연결하기 위한 전기적 상호연결부를 설정하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 9 항에 있어서,

상기 배치및 설정단계는 상기 레이아웃의 초기 버젼의 최소 하나의 회로설계 수정을 위해 수행되는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 구성 단계는 상기 기능 셀 구현물의 트랜지스터들중 전자 회로 기능 수행에 이용되지 않는 트랜지스터를 확인하기 위해 상기 기능 셀 구현물을 검사하는 단계와;

최소 한 가지 원하는 전자기능을 수행하도록 확인된 트랜지스터를 선택적으로 상호연결하기 위한 전기적 상호 연결부를 설정하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 11 항에 있어서,

상기 검사 및 설정단계는 상기 레이아웃의 초기 버젼의 최소 하나의 회로설계 수정을 위해 수행되는 것을 특징으로 하는 방법.
집적회로의 레이아웃을 설계하는 방법에 있어서,

각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지스터 패턴으로 배열되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 배열되는 연결되지 않은 다수의 트랜지스터를 구비하는 반도체 물질로 형성가능한 최소 하나의 기본 셀 구현물을 포함하고, 각기 다른 기능 셀의 트랜지스터들과는 상이한 물리적 패턴으로된 기능 셀의 실질적인 거울 상을 제외한 각 기능 셀이 상이한 전자기능을 수행하도록 상기 상이한 물리적 패턴으로된 기능 셀의 트랜지스터들을 전기적으로 상호 연결하기 위한 전기적 상호연결 네트위크를 각각 구비하는 복수의 기능 셀의 라이브러리를 제공하는 단계와;

상기 기능 셀들중 일부를 상기 라이브러리로 부터 선택하는 단계와;

데이타가 단일 물리적 방향으로 다중-비트 데이타 패스를 따라 처리되도록 특정된 전자회로 기능을 수행하는 집적회로의 상기 데이타 패스에 대한 레이아웃속에 각각의 선택된 기능 셀의 최소 하나의 구현물을 구성하는 단계를 포함하는 것을 특징으로 하는 방법.
제 13 항에 있어서,

상기 방법은 상기 기능 셀 구현물이 최소 부분적으로는 반도체 본체속에 포함되도록 하고 상기 기능 셀 구현물의 상호 연결 네트워크가 기본 셀 구현물위에 중첩위치하고 상기 기본 셀 구현물을 상호 연결하는 전기적 상호 연결 시스템속에 포함되도록 하는 레이아웃에 따라 상기 집적회로를 상기 반도체 본체로부터 제조하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 13 항에 있어서,

상기 구성 단계는 상기 기본 셀 구현물의 행 및 열로 구성된 어레이내에 상기 데이타 패스를 배열하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 각 열은 상기 데이타 패스의 비트 슬라이스를 포함하고, 하나 걸러 인접 위치한 비트 슬라이스에서 반복가능한 것을 특징으로 하는 방법.
제 13 항에 있어서,

상기 구성 단계는 또다른 기본 셀 구현물이 최초 언급된 기본 셀 구현물과 거의 동일하지만, 어떤 기능 셀 구현물속에 초기에 할당되지 않도록 상기 레이아웃에 또다른 기본 셀 구현물을 배치하는 단계와;

(a) 상기 또다른 기본 셀 구현물의 트랜지스터들이 최소 한가지 원하는 전자기능을 수행하도록 상기 트랜지스터들을 선택적으로 상호연결하고, (b) 상기 또다른 기본 셀 구현물 및 상기 최초 언급된 기본 셀 구현물을 선택적으로 전기적 상호 연결하기 위한 전기적 상호연결부를 설정하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 17 항에 있어서,

상기 배치 및 설정단계는 상기 레이아웃의 초기 버젼의 최소 하나의 회로설계 수정을 위해 수행되는 것을 특징으로 하는 방법.
제 13 항에 있어서,

상기 구성 단계는 상기 기능 셀 구현물의 트랜지스터들중 전자 회로 기능 수행에 이용되지 않는 트랜지스터를 확인하기 위해 상기 기능 셀 구현물을 검사하는 단계와;

최소 한 가지 원하는 전자기능을 수행하도록 확인된 트랜지스터를 선택적으로 상호연결하기 위한 전기적 상호 연결부를 설정하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제 19 항에 있어서,

상기 검사 및 설정단계는 상기 레이아웃의 초기 버젼의 최소 하나의 회로설계 수정을 위해 수행되는 것을 특징으로 하는 방법.
각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지스터 패턴으로 반도체 본체의 상부 표면을 따라 레이아웃되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 상기반도체 본체의 상부 표면을 따라 레이아웃되고 적어도 두 개의 상이한 전류 전송 능력을 갖는 주어진 극성 타입으로 구성되는 연결되지 않은 다수의 트랜지스터를 구비하는 최소 하나의 기본 셀 구현물을 각각 포함하고, 상기 상부 표면을 갖는 반도체 본체로부터 형성되는 다수의 기능 셀을 포함하는 반도체 구조물로서,

상기 트랜지스터는 상기 반도체 구조체가 특정 전자 기능을 수행하도록 상기 기본 셀 구현물위에 중첩위치한 전기적 상호연결 시스템을 통해 선택적으로 상호연결되고, 적어도 한 기능 셀의 트랜지스터는 한 행 걸러 인접위치한 기능 셀의 트랜지스터와 다른 배열로 상기 전기적 상호연결 시스템을 통해 상호연결되는 것을 특징으로 하는 반도체 구조물.
제 21 항에 있어서,

상기 각 기본 셀 구현물의 특정 극성 타입으로 된 트랜지스터들은 제 1 전류 전송 능력, 및 상기 제 1 전류 전송 능력이하의 제 2 전류 전송 능력을 구비하고, 상기 각 기본 셀 구현물내에는 상기 제 2 전류 전송 능력보다 상기 제 1 전류 전송 능력을 구비한 트랜지스터들이 더 많이 배치되는 것을 특징으로 하는 반도체 구조물.
제 21 항에 있어서,

상기 트랜지스터들은 반도체 본체에 위치한 소스/드레인 영역 및 상기 반도체 본체위에 중첩위치하는 전기 절연 게이트 전극을 갖는 절연 게이트 전계효과 트랜지스터(FETs)를 포함하는 것을 특징으로 하는 반도체 구조물.
제 23 항에 있어서,

상기 각 기본 셀 구현물의 트랜지스터들은 상기 제 1 전류 전송 능력을 구비한 다수의 N-채널 FETs과;

상기 제 1 전류 전송 능력이하의 제 2 전류 전송 능력을 구비한 N-채널 FET와;

제 3 전류 전송 능력을 구비한 다수의 P-채널 FETs; 및

상기 제 3 전류 전송 능력이하의 제 4 전류 전송 능력을 구비한 N-채널 FET를 구비하는 것을 특징으로 하는 반도체 구조물.
각각의 다른 기본 셀 구현물의 트랜지스터 패턴과 거의 동일한 트랜지스터 패턴으로 반도체 본체의 상부 표면을 따라 레이아웃되거나 상기 각각의 다른 기본 셀 구현물의 거울 상으로 상기반도체 본체의 상부 표면을 따라 레이아웃되는 연결되지 않은 다수의 트랜지스터를 구비하고 데이타가 단일 물리적 방향으로 다중 비트 데이타 패스를 따라 처리되는 상기 데이타 패스에 배열되는 최소 하나의 기본 셀 구현물을 각각 포함하고, 상기 상부 표면을 갖는 반도체 본체로 부터 형성되는 다수의 기능 셀을 포함하는 반도체 구조물로서,

상기 트랜지스터는 상기 반도체 구조체가 특정 전자 기능을 수행하도록 상기 기본 셀 구현물위에 중첩위치한 전기적 상호연결 시스템을 통해 선택적으로 상호연결되고, 적어도 한 기능 셀의 트랜지스터는 한 행 걸러 인접위치한 기능 셀의 트랜지스터와 다른 배열로 상기 전기적 상호연결 시스템을 통해 상호연결되는 것을 특징으로 하는 반도체 구조물.
제 25 항에 있어서,

상기 각 기본 셀 구현물의 주어진 극성 타입으로된 트랜지스터는 최소 두개의 상이한 전류 전송 능력을 구비하는 것을 특징으로 하는 반도체 구조물.
제 25 항에 있어서,

상기 데이타 패스는 상기 기본 셀 구현물의 행및 열로 구성된 어레이를 포함하는 것을 특징으로 하는 반도체 구조물.
제 27 항에 있어서,

상기 각각의 열은 상기 데이타 패스의 비트 슬라이스를 포함하고, 각각의 한 행 걸러 인접위치한 다른 비트 슬라이스에서 반복가능한 것을 특징으로 하는 반도체 구조물.