KR19980021103A - SO1 manufacturing method of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000137 annealing Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 43
- 235000012431 wafers Nutrition 0.000 claims description 115
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 24
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 17
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000227 grinding Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000002245 particle Substances 0.000 abstract description 32
- 230000008569 process Effects 0.000 abstract description 28
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 239000011800 void material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- 239000012298 atmosphere Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
본 발명에 의한 반도체장치의 SOI제조방법은 진공상태에 가까운 매우 낮은 압력하에서 SOI본딩을 실시하고 특히, 본딩전 후에 각각 어닐링을 실시하는데, 본딩 후에 실시하는 어닐링은 본딩전에 실시하는 어닐링보다 높은 온도에서 실시한다.In the method of manufacturing SOI of a semiconductor device according to the present invention, SOI bonding is performed under a very low pressure close to a vacuum state, and in particular, annealing is performed before and after bonding. Annealing after bonding is performed at a higher temperature than annealing before bonding. Conduct.
이에 따라 본딩 계면에 파티클이 트랩되어 보이드가 형성되더라도 보이드내에는 가스가 포함되지 않으므로 형성되는 보이드의 사이즈가 작고 또한 후속 어닐링공정에서 보이드는 절연막으로 채워지므로 본딩 계면에 트랩된 파티클이 소수 존재하더라도 상기 파티클을 중심으로 보이드가 형성되는 것을 최소화하여 최상의 SOI를 형성할 수 있다.Accordingly, even if particles are trapped at the bonding interface and voids are formed, no gas is contained in the voids, and thus the voids are formed in a small size and the voids are filled with an insulating film in a subsequent annealing process. The best formation of SOI can be achieved by minimizing the formation of voids around the particles.
Description
본 발명은 반도체장치의 실리콘 언 인슐레이트(Silicon On Insulator 이하, SOI라한다)제조방법에 관한 것으로서, 특히 절연막의 계면에 파티클이 트랩되더라도 SOI특성을 유지할 수 있는 반도체장치의 SOI 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a silicon on insulator (hereinafter referred to as SOI) of a semiconductor device, and more particularly, to a method for manufacturing an SOI of a semiconductor device capable of maintaining SOI characteristics even when particles are trapped at the interface of the insulating film. .
각종 패턴이 형성되는 기판으로는 일반적으로 실리콘단결정을 성장시켜서 컷팅(cutting)하여 사용하는 단일 웨이퍼가 널리 사용되고 있다. 하지만 사용목적에 따라 특별한 형태의 웨이퍼를 사용하는 것이 필요한데, 그 한 예가 SOI형 웨이퍼이다. SOI형 웨이퍼의 제작은 의외로 간단하다. 단순히 아무런 패턴이 형성되지 않은 실리콘웨이퍼와 표면에 절연막을 성장시킨 다른 실리콘 웨이퍼를 본딩(Bonding)하여 형성한다.BACKGROUND ART As a substrate on which various patterns are formed, a single wafer for growing and cutting silicon single crystal is generally used. However, it is necessary to use a special type of wafer depending on the purpose of use. An example is an SOI type wafer. Fabrication of the SOI type wafer is surprisingly simple. It is simply formed by bonding a silicon wafer on which no pattern is formed and another silicon wafer having an insulating film grown on its surface.
그런데, 본딩과정에서 웨이퍼와 절연막의 계면에 파티클이 트랩되는 경우가 있는데, 계면에 트랩된 파티클은 사이즈가 1㎛일때, 1cm정도의 보이드(void)를 형성하여 반도체장치의 수율을 저하시키는 경우가 있다. 이와 같은 파티클을 방지하기 위해 다양한 세정방법이 동원되어 웨이퍼 자체는 청결성을 유지하는데 아무런 문제점이 없다. 하지만, 본딩하는 시점에서 오퍼레이터(operator)들이나 공정라인에서 발생되는 파티클에 의한 오염은 피할 수가 없다.However, in the bonding process, particles may be trapped at the interface between the wafer and the insulating film. When the particle trapped at the interface has a size of 1 μm, voids of about 1 cm may be formed to reduce the yield of the semiconductor device. have. Various cleaning methods are employed to prevent such particles, so that the wafer itself has no problem in maintaining cleanliness. However, at the time of bonding, contamination by particles generated from operators or a process line cannot be avoided.
본딩 공정을 이용한 SOI웨이퍼를 제작하는 종래의 과정은 아무런 패턴이 형성되지 않은 웨이퍼(bare wafer)와 산화되어 절연막(예컨대, 실리콘 산화막)이 성장된 웨이퍼의 본딩이 그 첫번째 과정이다. 이후 본딩된 SOI웨이퍼를 적정온도에서 일정시간 어닐링하여 본딩부분의 결합세기를 강하게한다. 그리고 반도체소자가 형성될 부분의 웨이퍼 뒷면을 그라인딩(Grinding)과 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다)으로 다듬는다. 이러한 과정을 거쳐 제조된 SOI형 웨이퍼가 현재, 상품으로 나오고 있는데, 이러한 SOI웨이퍼를 제조하는 과정에서 처음 본딩단계에서 무 패턴 웨이퍼와 절연막이 결합되는 계면에 파티클이 트랩(trap)되면 그라인딩 후에 트랩된 부분에는 보이드가 형성된다. 보이드가 형성된 SOI웨이퍼는 사용할 수 없게 된다.In the conventional process of fabricating an SOI wafer using a bonding process, bonding of a wafer on which no pattern is formed and a wafer in which an insulating film (for example, a silicon oxide film) is grown by oxidization are the first processes. After that, the bonded SOI wafer is annealed at an appropriate temperature for a certain time to strengthen the bonding strength of the bonded portion. The back surface of the portion where the semiconductor device is to be formed is polished by grinding and chemical mechanical polishing (hereinafter referred to as CMP). SOI wafers manufactured through this process are now available as commodities.In the process of manufacturing such SOI wafers, when particles are trapped at the interface where the unpatterned wafer and the insulating film are bonded during the initial bonding step, they are trapped after grinding. A void is formed in the part. Voided SOI wafers cannot be used.
본딩 후에 실제 반도체소자가 형성될 부분의 웨이퍼는 그라인딩 단계에서 연마되어 표면이 다듬어지므로 처음의 본딩단계에서는 굳이 진공상태의 분위기를 형성할 필요가 없다. 따라서 본딩 단계는 일반 대기상태의 분위기에서 진행된다. 대기에는 질소와 산소가 4:1정도의 비율로 섞여 있다. 이와 같은 분위기에서 파티클이 트랩된 본딩이 이루어진 후 현재 진행되는 일반적인 조건인 질소분위기에서 900℃의 온도에서 30분동안의 어닐링을 진행하는 경우 계면에 존재하는 대기 성분중 산소는 계면물질을 산화시켜 전부 사라지지만, 질소는 그대로 남게 되어 트랩된 파티클을 중심으로 질소가스가 채워진 보이드를 형성하게된다.Since the wafer of the portion where the actual semiconductor element is to be formed after the bonding is polished in the grinding step and the surface is polished, it is not necessary to form a vacuum atmosphere in the first bonding step. Therefore, the bonding step is performed in the atmosphere of normal atmosphere. Nitrogen and oxygen are mixed in a 4: 1 ratio to the atmosphere. In this atmosphere, when annealing is performed for 30 minutes at a temperature of 900 ° C. in a nitrogen atmosphere, which is a general condition under which the particles are trapped in bonding, oxygen in the atmosphere oxidizes the interface material. It disappears, but nitrogen remains intact, forming a void filled with nitrogen gas around the trapped particles.
도 1에는 절연막으로서 BPSG막(10)을 사용한 경우에 BPSG막(10)내에 트랩된 파티클(12)을 중심으로 질소가스가 채워진 가로방향으로 형성된 보이드(14)가 나타나 있는데, 이와 같이 질소가스가 채워지 보이드(14)는 후속 어닐링 공정에 의해서도 보이드내의 질소가스의 팽창압으로 인해 제거되지 않는다. 보이드(14)를 그대로 포함한 채 SOI웨이퍼의 그라인딩이 진행될 경우에는 보이드(14)를 중심으로 SOI웨이퍼가 분리되어 사용할 수가 없게 된다.1 shows a void 14 formed in a horizontal direction filled with nitrogen gas centering on a particle 12 trapped in the BPSG film 10 when the BPSG film 10 is used as an insulating film. The voids 14 to be filled are not removed due to the expansion pressure of the nitrogen gas in the voids even by the subsequent annealing process. When the grinding of the SOI wafer proceeds while including the void 14, the SOI wafer is separated from the void 14 and cannot be used.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, 절연막 계면에 트랩된 파티클이 존재하더라도 보이드의 형성을 방지할 수 있는 반도체장치의 SOI 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for manufacturing an SOI of a semiconductor device capable of preventing the formation of voids even when particles trapped at an insulating film interface exist.
도 1은 종래 기술에 의한 SOI제조방법에서 본딩 계면에 트랩된 파티클의 개념도를 나타낸 도면이다.1 is a view showing a conceptual diagram of particles trapped at the bonding interface in the prior art SOI manufacturing method.
도 2는 트랩된 파티클을 포함하고 있는 SOI의 전자현미경사진이다.2 is an electron micrograph of an SOI containing trapped particles.
도 3 내지 도 6은 본 발명의 제2 실시예에 의한 반도체장치의 SIO 제조방법을 단계별로 나타낸 도면들이다.3 to 6 are diagrams illustrating a step-by-step method for manufacturing an SIO of a semiconductor device according to a second embodiment of the present invention.
〈도면의 주요부분에 대한 부호설명〉<Code Description of Main Parts of Drawing>
12:절연막 계면에 포획된 파티클(particle).12: Particles trapped at the insulating film interface.
14, 40:수평보이드.14, 40: horizontal void.
42:제1 웨이퍼.42: First wafer.
44:제2 웨이퍼.44: Second wafer.
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 SOI 제조방법은 제1 웨이퍼의 전면에 플로우 특성이 있고 낮은 불순물 농도를 갖는 절연막을 형성하는 제1 단계; 상기 제1 웨이퍼를 1차 어닐링하는 제2 단계; 상기 제1 웨이퍼의 절연막 전면에 진공에 가까운 압력하에서 제2 웨이퍼를 본딩하는 제3 단계; 상기 본딩된 상기 제1 및 제2 웨이퍼를 상기 1차 어닐링 보다 높은 온도에서 2차 어닐링하는 제4 단계; 및 상기 제1 및 제2 웨이퍼중 반도체소자가 형성될 웨이퍼의 뒷면을 그라인딩하고 화학기계적 폴리싱하는 제5 단계를 포함한다.In order to achieve the above object, a method of manufacturing an SOI of a semiconductor device according to a first embodiment of the present invention includes a first step of forming an insulating film having a flow characteristic and a low impurity concentration on the front surface of the first wafer; A second step of primary annealing the first wafer; Bonding a second wafer to an entire surface of the insulating film of the first wafer under a pressure close to a vacuum; A second step of annealing the bonded first and second wafers at a higher temperature than the first annealing; And a fifth step of grinding and chemical mechanical polishing the back side of the wafer on which the semiconductor device of the first and second wafers is to be formed.
상기 절연막은 붕소(B)와 인(P)의 농도가 각각 2wt%와 4wt%인 BPSG막으로 형성한다. 상기 본딩은 1mmTorr이하의 압력하에서 실시한다. 그리고 상기 1차 어닐링은 질소분위기에서 900℃의 온도로 30분 동안 실시하고, 상기 2차 어닐링은 질소분위기에서 950℃의 온도로 30분간 실시한다.The insulating film is formed of a BPSG film having boron (B) and phosphorus (P) concentrations of 2 wt% and 4 wt%, respectively. The bonding is carried out under a pressure of 1 mmTorr or less. And the first annealing is carried out for 30 minutes at a temperature of 900 ℃ in a nitrogen atmosphere, the second annealing is carried out for 30 minutes at a temperature of 950 ℃ in a nitrogen atmosphere.
상기 제2 웨이퍼의 전면에 상기 플로우 특성이 있고 낮은 불순물 농도를 갖는 절연막을 형성할 수 있는데 이때는 상기 제1 웨이퍼와 함께 1차 어닐링을 실시한 다음 상기 제3 단계 내지 제5 단계를 실시한다.An insulating film having the flow characteristic and a low impurity concentration may be formed on the entire surface of the second wafer. In this case, the first annealing is performed together with the first wafer, and then the third to fifth steps are performed.
상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 반도체장치의 SOI 제조방법은 제1 웨이퍼의 전면에 절연막을 형성하는 제1 단계; 상기 제1 웨이퍼를 1차 어닐링하는 제2 단계; 상기 제1 웨이퍼의 표면에서 일정깊이에 수소이온층을 형성하는 제3 단계; 상기 제1 웨이퍼의 절연막 전면에 진공에 가까운 압력하에서 제2 웨이퍼를 본딩하는 제4 단계; 상기 제1 웨이퍼의 수소이온층을 중심으로 상기 제1 웨이퍼를 2분하는 제5 단계; 상기 제2 웨이퍼와 본딩된 상기 2분된 제1 웨이퍼의 윗 부분을 상기 1차 어닐링 보다 높은 온도에서 2차 어닐링하는 제6 단계; 및 상기 제2 웨이퍼와 본딩된 상기 제1 웨이퍼의 윗 부분의 전면을 폴리싱하는 제7 단계를 포함한다.In order to achieve the above object, a method of manufacturing an SOI of a semiconductor device according to a second embodiment of the present invention includes a first step of forming an insulating film on the entire surface of the first wafer; A second step of primary annealing the first wafer; A third step of forming a hydrogen ion layer at a predetermined depth on the surface of the first wafer; Bonding a second wafer to an entire surface of the insulating film of the first wafer under a pressure close to a vacuum; A fifth step of dividing the first wafer into two centers around the hydrogen ion layer of the first wafer; A second step of second annealing the upper portion of the two divided first wafers bonded with the second wafer at a higher temperature than the first annealing; And a seventh step of polishing a front surface of an upper portion of the first wafer bonded to the second wafer.
상기 절연막은 붕소(B)와 인(P)의 농도가 각각 2wt%와 4wt%인 BPSG막이나 실리콘 산화막중 선택된 어느 한 막으로 형성한다. 상기 본딩은 1mmTorr이하의 압력하에서 실시한다. 또한, 상기 1차 어닐링은 질소분위기에서 900℃의 온도로 30분 동안 실시하고, 상기 2차 어닐링은 질소분위기에서 950℃의 온도로 30분간 실시한다.The insulating film is formed of any one selected from a BPSG film and a silicon oxide film having boron (B) and phosphorus (P) concentrations of 2 wt% and 4 wt%, respectively. The bonding is carried out under a pressure of 1 mmTorr or less. In addition, the primary annealing is carried out for 30 minutes at a temperature of 900 ℃ in a nitrogen atmosphere, the secondary annealing is carried out for 30 minutes at a temperature of 950 ℃ in a nitrogen atmosphere.
상기 제2 웨이퍼의 전면에 상기 플로우 특성이 있고 낮은 불순물 농도를 갖는 절연막을 형성할 수 있는데 이때는 상기 제1 웨이퍼와 함께 1차 어닐링을 실시한 다음 상기 제4 단계 내지 제7 단계를 실시한다.An insulating film having the flow characteristics and a low impurity concentration may be formed on the entire surface of the second wafer. In this case, the first annealing is performed together with the first wafer, and then the fourth to seventh steps are performed.
본 발명은 진공상태에 가까운 매우 낮은 압력하에서 SOI본딩을 실시하고 특히, 본딩전 후에 각각 어닐링을 실시하는데, 본딩 후에 실시하는 어닐링은 본딩전에 실시하는 어닐링보다 높은 온도에서 실시한다. 이에 따라 본딩 계면에 파티클이 트랩되어 보이드가 형성되더라도 보이드내에는 가스가 포함되지 않으므로 형성되는 보이드의 사이즈는 작고 또한 후속 어닐링공정에서 절연막의 리플로우에 의해 보이드가 완전히 채워지므로 본딩 계면에 파티클이 존재하지만 형성되는 보이드는 최소화되어 최상의 SOI를 형성할 수 있다.The present invention performs SOI bonding under very low pressure close to a vacuum state, and in particular, performs annealing before bonding, respectively. The annealing performed after bonding is performed at a higher temperature than that performed before bonding. As a result, even if particles are trapped at the bonding interface and voids are formed, no gas is contained in the voids. Therefore, the size of the voids formed is small and particles are present at the bonding interface because the voids are completely filled by reflow of the insulating film in a subsequent annealing process. However, the voids formed can be minimized to form the best SOI.
이하, 본 발명의 제1 실시예에 의한 반도체장치의 SOI 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, an SOI manufacturing method of a semiconductor device according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 트랩된 파티클을 포함하고 있는 SOI의 전자현미경사진이다. 구체적으로, 본 발명의 실시예에 의한 반도체장치의 SOI 제조방법을 설명하며, 먼저, 일반적인 방법으로 성장시킨 실리콘 단결정을 컷팅하여 무 패턴 실리콘 웨이퍼(bare wafer)를 형성한다. 이중 두장의 웨이퍼(이중 하나를 제1 웨이퍼라하고 나머지 하나를 제2 웨이퍼라 한다)를 선택한다. 상기 선택된 제1 및 제2 웨이퍼 각각의 전면에 저 농도의 붕소와 인이 도핑된 BPSG막을 형성한다. 상기 BPSG막에서 상기 붕소와 인의 농도는 각각 2.0wt%와 4.0wt%이다. 상기 BPSG막에서 붕소와 인의 농도를 지나치게 높이는 것은 피한다. 왜냐하면, 이들 농도가 지나치게 높을 경우에는 본딩 후에 진행되는 2차 어닐링공정에서 붕소와 인의 화합물이 본딩 계면에 형성되어 본딩된 제1 및 제2 웨이퍼를 분리시키는 결과를 가져온다.2 is an electron micrograph of an SOI containing trapped particles. Specifically, an SOI manufacturing method of a semiconductor device according to an embodiment of the present invention will be described. First, a silicon single crystal grown by a general method is cut to form a patternless silicon wafer. Two wafers are selected, one of which is called the first wafer and the other of which is called the second wafer. A low concentration of boron and phosphorus doped BPSG film is formed on the entire surface of each of the selected first and second wafers. The concentrations of boron and phosphorus in the BPSG film are 2.0 wt% and 4.0 wt%, respectively. Too high a concentration of boron and phosphorus in the BPSG film is avoided. If these concentrations are too high, a compound of boron and phosphorus is formed at the bonding interface in the secondary annealing process performed after the bonding, resulting in separation of the bonded first and second wafers.
계속해서 상기 제1 및 제2 웨이퍼에 BPSG막을 형성한 후 결과물을 1차 어닐링을 실시한다. 상기 1차 어닐링은 본딩 전에 BPSG막의 표면 거칠기를 좋게하여 본딩이 잘 이루어지 도록 하기 위한 것으로서 질소분위기하에서 900℃로 30분동안 실시한다.Subsequently, after forming the BPSG films on the first and second wafers, the resultant is firstly annealed. The primary annealing is to improve the surface roughness of the BPSG film prior to bonding so that the bonding is well carried out for 30 minutes at 900 ℃ under nitrogen atmosphere.
상기 1차 어닐링이 완료되면, 상기 제1 및 제2 웨이퍼의 BPSG막을 서로 본딩시킨다. 이때, 본딩은 1mmTorr이하의 진공에 가까운 매우 낮은 압력을 유지하여 본딩 계면에 불필요한 파티클이 트랩되는 것을 방지한다. 상기 본딩단계에서 도 2에 도시된 바와 같이 본딩계면에 파티클(40)이 트랩되더라도 종래 기술에 의한 반도체장치의 SOI 제조방법에서 처럼 대기 상태가 아니고 매우 낮은 진공에 가까운 압력하에서 본딩이 이루어진다. 따라서 상기 파티클을 중심으로 보이드가 형성되더라도 상기 보이드내에는 가스가 거의 존재하기 않는다. 따라서 종래 기술에 의한 방법에서 형성되는 보이드보다 사이즈가 작아진다. 상기 보이드의 사이즈가 작아진다고는 하지만, 상기 보이드를 후 공정의 그라인더 공정까지 그대로 갖고 간다면, 그라인딩 후 모두 박리된다. 따라서 이를 방지하기 위해 상기 BPSG막의 불순물 농도를 저 농도로 하고 상기 본딩을 한 후 상기 본딩된 결과물을 2차 어닐링한다. 상기 2차 어닐링은 상기 1차 어닐링보다는 높은 온도에 실시한다. 예를 들면, 상기 2차 어닐링은 질소분위기에서 950℃로 30분 동안 실시한다. 상기 2차 어닐링 과정에서 상기 형성된 보이드는 상기 BPSG막의 리플로우(reflow)에 의해 채워지게 된다. 이렇게 하여 상기 본딩 계면에 파티클이 트랩되었다고 하더라도 상기 파티클을 중심으로 보이드가 형성되는 것을 막을 수가 있다.When the primary annealing is completed, the BPSG films of the first and second wafers are bonded to each other. At this time, the bonding maintains a very low pressure close to a vacuum of 1 mmTorr or less to prevent unnecessary particles from trapping at the bonding interface. In the bonding step, as shown in FIG. 2, even if the particle 40 is trapped in the bonding interface, bonding is performed under a pressure close to the vacuum rather than in the standby state as in the conventional SOI manufacturing method of the semiconductor device. Therefore, even though voids are formed around the particles, little gas is present in the voids. Therefore, the size becomes smaller than the voids formed by the prior art method. Although the size of the voids is small, if the voids are left as it is to the grinder process of the post-process, all are peeled off after grinding. Therefore, in order to prevent this, the impurity concentration of the BPSG film is made low, and after the bonding, the bonded resultant is secondly annealed. The secondary annealing is carried out at a higher temperature than the primary annealing. For example, the secondary annealing is performed at 950 ° C. for 30 minutes in a nitrogen atmosphere. In the secondary annealing process, the formed voids are filled by reflow of the BPSG film. In this way, even if particles are trapped at the bonding interface, voids can be prevented from being formed around the particles.
상기 2차 어닐링이 종료되면, 상기 제1 및 제2 웨이퍼중 반도체소자가 형성되는 웨이퍼의 뒷면을 그라인딩하고 CMP처리하여 본 발명에 의한 반도체장치의 SOI가 형성된다.When the secondary annealing is finished, the back surface of the wafer on which the semiconductor elements are formed among the first and second wafers is ground and CMP processed to form the SOI of the semiconductor device according to the present invention.
다음에는 본 발명의 제2 실시예에 의한 SOI제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 본 발명의 제2 실시예에서는 상기 본딩 전, 후의 어닐링 공정과 진공에 가까운 낮은 압력하에서 실시하는 본딩공정등을 스마트 컷(smart cut)공정에 적용하는 경우이다. 상기 스마트 컷에 관한 자세한 공정은 1995년 IEEE 국제 SOI 컨퍼런스(conference) 10월호 178페이지를 참조한다.Next, an SOI manufacturing method according to a second embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the second embodiment of the present invention, the annealing process before and after the bonding and the bonding process performed under a low pressure close to vacuum are applied to the smart cut process. See the October 1995 issue of IEEE International SOI Conference, page 178, for a detailed process of the smart cut.
도 3 내지 도 6은 본 발명의 제2 실시예에 의한 반도체장치의 SOI 제조방법을 단계별로 나타낸 도면들이다. 도 3은 제1 웨이퍼(42)에 수소이온층(46)을 형성하는 단계이다. 구체적으로는 먼저, 아무런 패턴이 형성되지 않는 웨이퍼(42:이하, 제1 웨이퍼라 한다)를 준비한다. 이어서, 상기 제1 웨이퍼(42)의 전면에 절연막(44)을 형성한다. 상기 절연막(44)으로는 열적으로 성장시킨 실리콘 산화막이나 BPSG막을 사용할 수 있다. 상기 절연막으로서 BPSG막을 선택해서 사용할 경우에는 저 농도의 붕소와 인이 도핑된 BPSG막을 사용한다. 상기 BPSG막에서 상기 붕소와 인의 농도는 각각 2.0wt%와 4.0wt%이다. 상기 BPSG막에서 붕소와 인의 농도를 지나치게 높이는 것은 제1 실시예에서 기술한 것과 같은 이유로 삼가한다.3 to 6 are steps illustrating a method of manufacturing an SOI of a semiconductor device according to a second embodiment of the present invention. 3 illustrates forming a hydrogen ion layer 46 on the first wafer 42. Specifically, first, a wafer 42 (hereinafter referred to as a first wafer) on which no pattern is formed is prepared. Next, an insulating film 44 is formed on the entire surface of the first wafer 42. As the insulating film 44, a thermally grown silicon oxide film or a BPSG film may be used. When a BPSG film is selected and used as the insulating film, a BPSG film doped with boron and phosphorus at a low concentration is used. The concentrations of boron and phosphorus in the BPSG film are 2.0 wt% and 4.0 wt%, respectively. Too high a concentration of boron and phosphorus in the BPSG film is for the same reason as described in the first embodiment.
계속해서 상기 절연막(44)이 형성된 제1 웨이퍼(42)를 1차 어닐링한다. 상기 1차 어닐링은 본딩 전에 BPSG막의 표면 거칠기를 좋게하여 본딩이 쉽게 이루어지 도록 하기 위한 것으로서 질소분위기 하에서 900℃로 30분동안 실시한다. 상기 1차 어닐링을 완료한 다음, 상기 절연막(44) 전면에 일정한 주입에너지를 갖는 수소이온을 주입하여 상기 제1 웨이퍼(42)의 표면으로부터 일정깊이에 수소이온층(46)을 형성한다. 상기 수소이온을 주입하는 과정에서 주입에너지는 매우 중요하다. 왜냐하면, 상기 주입에너지에 의해 상기 제1 웨이퍼(42)의 표면으로부터 형성되는 수소이온층(46)의 깊이가 결정되기 때문이다. 곧 실제 반도체소자들이 형성되는 기판의 두께를 결정하고 SOI구조의 기판에서는 이 기판의 두께가 얇을수록 좋기 때문이다. 상기 수소이온층(46)은 후 공정에서 상기 제1 웨이퍼(42)를 2분하는 경계가 된다. 상기 제1 웨이퍼(42)내에 깊은 수소이온층(46)을 형성하는 것은 결과적으로 상기 절연막(44) 전면에 두꺼운 실리콘층을 형성하는 것이므로 SOI의 제조목적상 바람직하지 못하다. 상술한 바와 같이 상기 수소이온층(46)이 형성되는 깊이는 얇으면 얇을수록 좋은 것이다. 따라서 상기 수소 이온을 주입하는데 사용하는 이온주입에너지의 조절은 매우 중요하다. 상기 이온주입에서는 상기 수소이온이 상기 절연막(44)은 완전히 투과하되 상기 제1 웨이퍼(42)의 표면으로부터 적정깊이에서 멈추어서 수소이온층(46)을 형성할 수 있을 정도의 이온 주입에너지를 갖도록 한다.Subsequently, the first wafer 42 on which the insulating film 44 is formed is first annealed. The primary annealing is to improve the surface roughness of the BPSG film before bonding to facilitate the bonding is carried out for 30 minutes at 900 ℃ under nitrogen atmosphere. After the primary annealing is completed, hydrogen ions having a predetermined injection energy are implanted into the entire surface of the insulating film 44 to form a hydrogen ion layer 46 at a predetermined depth from the surface of the first wafer 42. In the process of injecting the hydrogen ions, the implantation energy is very important. This is because the depth of the hydrogen ion layer 46 formed from the surface of the first wafer 42 is determined by the injection energy. This is because the thickness of the substrate on which the actual semiconductor devices are formed is determined, and the thinner the substrate is, the better is the thickness of the substrate of the SOI structure. The hydrogen ion layer 46 serves as a boundary dividing the first wafer 42 in two steps. The formation of the deep hydrogen ion layer 46 in the first wafer 42 results in the formation of a thick silicon layer on the entire surface of the insulating film 44, which is not preferable for the purpose of manufacturing the SOI. As described above, the thinner the depth at which the hydrogen ion layer 46 is formed, the better. Therefore, the control of the ion implantation energy used to inject the hydrogen ions is very important. In the ion implantation, the hydrogen ion penetrates the insulating film 44 completely, but stops at an appropriate depth from the surface of the first wafer 42 to have an ion implantation energy enough to form the hydrogen ion layer 46. .
도 4는 제1 및 제2 웨이퍼(42, 48)를 본딩하는 단계이다. 구체적으로, 상기 수소이온층(46)이 형성된 제1 웨이퍼(42)와 본딩할 다른 웨이퍼(48:이하, 제2 웨이퍼라 한다)를 준비한다. 상기 제2 웨이퍼(48)도 상기 제1 웨이퍼(42)와 마찬가지로 패턴이 형성되지 않는 단결정 웨이퍼를 사용한다. 상기 제2 웨이퍼(48)의 상기 제1 웨이퍼와 본딩될 면에도 절연막을 형성할 수 있는데, 이때는 상기 제2 웨이퍼도 상기 1차 어닐링을 실시한다. 하지만, 불순물층은 형성하지 않는다. 상기 제2 웨이퍼(48)에도 절연막을 형성할 수 있는데, 가능한 절연막으로는 열적으로 성장시킨 실리콘 산화막이나 저 농도로 불순물이 도핑된 BPSG막중 선택된 어느 한 막을 사용할 수 있다. 계속해서 상기 준비한 제2 웨이퍼(48)를 상기 제1 웨이퍼(42)의 전면에 형성된 절연막(44)과 본딩한다. 상기 본딩공정은 1mm토르 (Torr)이하의 진공에 가까운 매우 낮은 압력하에서 실시한다. 이렇게 하면, 본딩 계면에 불필요한 파티클이 트랩(trap)되는 것을 방지한다. 비록, 상기 본딩공정에서 도 2에 도시된 바와 같이 본딩계면에 파티클(40)이 트랩된다고 하더라도 종래 기술에 의한 반도체장치의 SOI 제조방법에서 처럼 본딩공정이 대기하에서 진행되는 것이 아니고 매우 낮은 진공에 가까운 압력하에서 진행되므로 상기 파티클을 중심으로 형성된 보이드내에는 가스가 거의 존재하지 않는다. 따라서 본 발명의 실시예에 의해 형성되는 절연막사이의 계면에 형성되는 보이드의 크기는 종래 기술에 의한 반도체장치의 SOI제조방법에서 형성되는 보이드보다 훨씬 작아진다. 상기 보이드의 사이즈가 작아진다고는 하지만, 후 공정을 위해 상기 보이드는 절연물질로 채워야 한다. 그렇지 않고 상기 보이드를 그라인더(grinder)공정까지 그대로 갖고 간다면, 그라인딩 후 상기 보이드를 중심으로 상기 절연막과 실리콘층은 모두 박리된다. 이를 방지하기 위해 상기 BPSG막의 불순물 농도를 저 농도로 한다.4 is a step of bonding the first and second wafers 42 and 48. Specifically, another wafer 48 (hereinafter referred to as a second wafer) to be bonded to the first wafer 42 on which the hydrogen ion layer 46 is formed is prepared. Similarly to the first wafer 42, the second wafer 48 uses a single crystal wafer in which no pattern is formed. An insulating film may also be formed on the surface of the second wafer 48 to be bonded to the first wafer, in which case the second wafer is also subjected to the first annealing. However, the impurity layer is not formed. An insulating film may also be formed on the second wafer 48, and any one selected from a thermally grown silicon oxide film or a BPSG film doped with impurities at a low concentration may be used. Subsequently, the prepared second wafer 48 is bonded with the insulating film 44 formed on the entire surface of the first wafer 42. The bonding process is carried out under very low pressure close to a vacuum of 1 mm Torr or less. This prevents unnecessary particles from trapping at the bonding interface. Although the particles 40 are trapped in the bonding interface as shown in FIG. 2 in the bonding process, the bonding process does not proceed in the atmosphere as in the conventional SOI manufacturing method of the semiconductor device, and is close to a very low vacuum. Since it proceeds under pressure, there is almost no gas in the voids formed around the particles. Therefore, the size of the voids formed at the interface between the insulating films formed by the embodiment of the present invention is much smaller than the voids formed in the SOI manufacturing method of the semiconductor device according to the prior art. Although the size of the voids is reduced, the voids must be filled with insulating material for later processing. Otherwise, if the void is left as it is until the grinder process, both the insulating film and the silicon layer are peeled off around the void after grinding. In order to prevent this, the impurity concentration of the BPSG film is made low.
도 5는 상기 본딩된 결과물을 2분하는 단계이다. 구체적으로, 도 4의 결과물을 400℃∼600℃사이의 온도로 1차 가열한다. 상기 본딩된 결과물을 1차 가열하는 것을 상기 스마트 공정의 핵심적인 사항이다. 제1 웨이퍼(42)에 주입된 수소이온층(46)은 일정온도에서 급격히 팽창하는 폭발성이 있다. 따라서 이러한 성질을 이용하기 위해 상기 결과물을 상기와 같은 온도에서 1차 가열하는 것이다. 상기 1차 가열에 의해 상기 제1 웨이퍼(42)는 상기 수소이온층(46)을 경계로 2분되어 지는데, 상기 수소이온층(46)의 깊이가 상기 제1 웨이퍼(42)내에서 균일하다면 상기 제1 웨이퍼(42)의 2분은 상기 수소이온층(46)을 중심으로 균일한 두께를 갖는 상기 제1 웨이퍼의 윗 부분(42b)과 상기 제1 웨이퍼 아랫 부분(42a)으로 나뉘어 진다. 상기 제1 웨이퍼의 윗 부분(42b)은 상기 제2 웨이퍼(48)와 상기 절연막(44)을 매개로 계속 본딩 상태를 유지한다. SOI로 사용되는 부분은 바로 이 부분이고 상기 제1 웨이퍼의 아랫부분(42a)은 더 이상 본 공정에서는 사용되지 않는다. 상기 제1 웨이퍼의 윗 부분(42b)이 반도체소자들이 형성되는 실제 기판으로 사용된다. 그리고 상기 절연막(44)은 셀 간의 소자들을 분리시키는 소자분리막으로 사용된다.5 is a step of dividing the bonded result in two minutes. Specifically, the resultant of FIG. 4 is first heated to a temperature between 400 ° C and 600 ° C. Primary heating of the bonded result is a key aspect of the smart process. The hydrogen ion layer 46 injected into the first wafer 42 is explosive, rapidly expanding at a predetermined temperature. Therefore, in order to take advantage of this property, the result is firstly heated at the same temperature. The first wafer 42 is divided into two portions at the boundary of the hydrogen ion layer 46 by the primary heating. If the depth of the hydrogen ion layer 46 is uniform in the first wafer 42, the first wafer 42 is formed. Two minutes of one wafer 42 are divided into an upper portion 42b of the first wafer and a lower portion 42a of the first wafer having a uniform thickness around the hydrogen ion layer 46. The upper portion 42b of the first wafer is continuously bonded through the second wafer 48 and the insulating film 44. This portion used for the SOI is this portion and the lower portion 42a of the first wafer is no longer used in this process. The upper portion 42b of the first wafer is used as the actual substrate on which the semiconductor devices are formed. The insulating film 44 is used as an isolation film for separating devices between cells.
계속해서 상기 제1 웨이퍼(도 4의 42)의 윗 부분(42b)이 본딩되어 있는 상기 절연막(44) 및 제2 웨이퍼(48)로 이루어지는 결과물을 2차 어닐링한다. 상기 2차 어닐링은 상기 본딩을 진공에 가까운 압력하에서 실시하였지만, 본딩계면에 파티클이 트랩되는 것을 완전히 막을 수는 없다. 따라서 도시하지는 않았지만, 상기 본딩계면에는 상기 파티클을 중심으로 보이드가 형성된다. 상기 보이드내에는 종래기술에 의한 SOI제조방법보다는 많지 않지만, 약간의 가스가 포함된다. 이러한 보이드를 최소화하기 위해 상기 2차 어닐링이 필요하다. 따라서 상기 2차 어닐링 상기 1차 어닐링보다는 높은 온도에서 실시할 필요가 있다. 예를 들면, 상기 2차 어닐링은 질소분위기하에서 950℃로 30분 동안 실시한다. 상기 2차 어닐링 과정에서 상기 본딩 계면에 형성된 보이드는 상기 BPSG막의 플로우(reflow)에 의해 BPSG로 채워지게 된다. 이렇게 하여 상기 본딩 계면에 파티클이 트랩되었다고 하더라도 상기 파티클을 중심으로 보이드가 형성되는 것을 최소화할 수 있다.Subsequently, the resultant consisting of the insulating film 44 and the second wafer 48 to which the upper portion 42b of the first wafer 42 in FIG. 4 is bonded is secondary annealed. The secondary annealing was performed under a pressure close to vacuum, but it could not completely prevent the trapping of particles on the bonding interface. Therefore, although not shown, voids are formed around the particles in the bonding interface. There are fewer gases in the voids than in conventional SOI manufacturing methods. The secondary annealing is necessary to minimize this void. Therefore, the secondary annealing needs to be performed at a higher temperature than the primary annealing. For example, the secondary annealing is performed for 30 minutes at 950 ° C. under a nitrogen atmosphere. In the secondary annealing process, the voids formed at the bonding interface are filled with BPSG by reflow of the BPSG film. In this way, even if particles are trapped at the bonding interface, it is possible to minimize the formation of voids around the particles.
다음으로는 상기 스마트 컷 공정의 일반공정이 진행된다. 즉, 상기 결과물을 2차 가열한다. 상기 2차 가열은 본딩 계면에서 상기 각 물질층간의 화학적인 결합을 강화하기 위한 것이다. 상기 2차 가열의 일예로서 상기 결과물을 1100℃에서 일정시간 가열한다. 상기 2차 가열이 종료되면, 상기 스마트 공정은 완료되는데, 상기 본 발명에 의한 SOI웨이퍼의 표면, 즉, 상기 제1 웨이퍼의 윗 부분(42b)의 전면은 Rrms=10nm정도로 미세한 거칠기가 존재한다. 따라서 표면 거칠기를 0.15nm rms로 낮추기 위해 상기 제1 웨이퍼의 윗 부분(42b)의 전면을 폴리싱한다.Next, the general process of the smart cut process is performed. That is, the resultant is secondarily heated. The secondary heating is to strengthen the chemical bonds between the respective material layers at the bonding interface. As an example of the secondary heating, the resultant is heated at 1100 ° C. for a predetermined time. When the secondary heating is completed, the smart process is completed, the surface of the SOI wafer according to the present invention, that is, the front surface of the upper portion 42b of the first wafer has a fine roughness of about Rrms = 10 nm. Thus, the front surface of the upper portion 42b of the first wafer is polished to lower the surface roughness to 0.15 nm rms.
이상, 본 발명의 실시예에 의한 반도체장치의 SOI제조방법은 진공상태에 가까운 매우 낮은 압력하에서 SOI본딩을 실시하고 특히, 본딩전 후에 각각 어닐링을 실시하는데, 본딩 후에 실시하는 어닐링은 본딩전보다 높은 온도에서 실시한다.As described above, the SOI manufacturing method of the semiconductor device according to the embodiment of the present invention performs SOI bonding under a very low pressure close to a vacuum state, and in particular, performs annealing before and after bonding, and the annealing performed after bonding has a higher temperature than before bonding. To be carried out in
이에 따라 본딩 계면에 파티클이 트랩되어 보이드가 형성되더라도 보이드내에는 가스가 포함되지 않으므로 형성되는 보이드의 사이즈가 작고 또한 후속 어닐링공정에서 절연막의 리플로우에 의해 보이드가 완전히 채워지므로 본딩 계면에 파티클이 존재하지만 형성되는 보이드는 최소화하여 최상의 SOI를 형성할 수 있다.As a result, even if particles are trapped at the bonding interface to form voids, no gas is contained in the voids, and thus the particles are formed at the bonding interface because the size of the formed voids is small and the voids are completely filled by reflow of the insulating film in a subsequent annealing process. However, the voids formed can be minimized to form the best SOI.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039845A KR19980021103A (en) | 1996-09-13 | 1996-09-13 | SO1 manufacturing method of semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039845A KR19980021103A (en) | 1996-09-13 | 1996-09-13 | SO1 manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980021103A true KR19980021103A (en) | 1998-06-25 |
Family
ID=66520576
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960039845A KR19980021103A (en) | 1996-09-13 | 1996-09-13 | SO1 manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980021103A (en) |
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-
1996
- 1996-09-13 KR KR1019960039845A patent/KR19980021103A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19960913 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19960913 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19990330 Patent event code: PE09021S01D |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 19990414 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| PC1202 | Submission of document of withdrawal before decision of registration |
Comment text: [Withdrawal of Procedure relating to Patent, etc.] Withdrawal (Abandonment) Patent event code: PC12021R01D Patent event date: 19990504 |
|
| WITB | Written withdrawal of application |