KR19980019666A

KR19980019666A - Chip scale package

Info

Publication number: KR19980019666A
Application number: KR1019960037873A
Authority: KR
Inventors: 최기원
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-09-02
Filing date: 1996-09-02
Publication date: 1998-06-25

Abstract

본 발명은 칩 스케일 패키지에 관한 것으로, 복수 개의 본딩 패드들을 갖는 칩; 관통 부분, 그 관통 부분의 양단에 형성된 복수 개의 브라인드 비아들, 및 그 브라인드 비아들과 각기 전기적 연결된 배선 회로들, 및 그 각 배선 회로들과 각기 전기적 연결되어 있으며 상부 면에 형성된 복수 개의 볼 패드들을 포함하며, 상기 칩의 하부 면과 접착된 기판; 상기 칩의 본딩 패드들이 상기 관통 부분을 통해서 각기 대응된 상기 브라인드 비아들을 각기 전기적 연결하는 수단; 그 칩의 본딩 패드들과 각기 전기적 연결된 브라인드 비아들을 포함하는 부분을 봉지하는 수단; 및 상기 볼 패드들의 각 상부 면에 안착되어 각기 전기적 연결된 외부 접속 단자들;을 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공함으로써, 기판을 관통하는 비아가 형성되어 있지 않기 때문에 칩과 전기적 연결된 기판의 전기적 연결 부분을 봉지할 필요하지 않는 한편, 칩과 기판이 접착되고, 그 기판의 관통 부분을 통해서 칩과 각기 전기적 연결되기 때문에 그 관통 부분만이 노즐과 같은 수단에 의해 포팅되어 종래의 성형 금형과 같은 장치가 요구되지 않기 때문에 제조 원가가 절감되는 특징을 갖는다.The present invention relates to a chip scale package, comprising: a chip having a plurality of bonding pads; A through portion, a plurality of blind vias formed at both ends of the through portion, and wiring circuits each electrically connected to the blind vias, and a plurality of ball pads each electrically connected to the wiring circuits and formed on an upper surface thereof. A substrate bonded to the bottom surface of the chip; Means for electrically connecting the blind vias to which the bonding pads of the chip respectively correspond through the through portion; Means for encapsulating a portion including blind vias, each electrically connected to bonding pads of the chip; And external connection terminals respectively connected to the upper surfaces of the ball pads and electrically connected to the ball pads, so that a via penetrating the substrate is not formed. While it is not necessary to encapsulate the electrical connection, the chip and the substrate are glued and are electrically connected to the chip through the penetrating portion of the substrate, so that only the penetrating portion is potted by means such as a nozzle, so that Since the same device is not required, the manufacturing cost is reduced.

Description

Chip scale package

본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 칩의 본딩 패드들이 형성된 부분에 각기 대응된 부분에 개방 부분과 브라인드 비아(blind via)를 형성하여 칩과 전기적 연결하는 칩 스케일 패키지에 관한 것이다.The present invention relates to a chip scale package, and more particularly, to a chip scale package that electrically connects with a chip by forming an open portion and a blind via in a portion corresponding to a portion where a bonding pad of the chip is formed. .

시스템의 경박 단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다. 그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.In accordance with the trend of light and small short of the system, the size of the package to be mounted there is also being pursued. However, in a conventional package, it is difficult to achieve the above object because the size of the package body is relatively larger and thicker than the size of the chip.

따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있으나, 이 방법들은 그 실장되는 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다. 결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되고 있다.Therefore, a method proposed to achieve the above object is a chip on board (COB) or a flip chip as a method of mounting only a chip, but these methods are burn-in test. Since the reliability check is not carried out completely, it is difficult to rework or recover in the case of chip defects found after the completion of the mounting. As a result, it is required to develop a package capable of ensuring reliability and corresponding to chip size.

최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지(chip scale package)는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다. 그러나, 통상적인 CSP를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.The so-called chip scale package, which is being promoted by several manufacturing companies recently, is almost the same size as bare chips, but is supplied to the end user as a known good die. At the same time, the conventional surface mount technology can be used, so that the electronic device can be made smaller, thinner, and more versatile. However, in order to implement a conventional CSP, there is a disadvantage in that the manufacturing cost is high in the purchase of enormous new equipment and manufacture of the package.

도 1은 종래 기술의 일 실시 예에 의한 테세라(Tessera) 사(社)의 CSP를 나타내는 단면도이다.1 is a cross-sectional view showing a CSP of Tessera Corporation according to an embodiment of the prior art.

도 1을 참조하면, 종래 기술의 패키지(100)는 칩(10)의 하부 면 상에 형성된 본딩 패드들(12)이 그들(12)에 각기 대응되는 플렉시블(flexible) 패턴(20)과 전기적 연결되어 있다. 그리고, 상기 플렉시블 패턴(20)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 필름(40)이 부착되어 있으며, 상기 플렉시블 패턴(20)과 그 각기 솔더 범프들(60)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결되는 구조를 갖는다.Referring to FIG. 1, the prior art package 100 has bonding pads 12 formed on the bottom surface of the chip 10 electrically connected to a flexible pattern 20 corresponding to each of them 12. It is. In addition, a polyimide insulating film 40 having through holes is attached to a lower portion of the flexible pattern 20, and the flexible pattern 20 and the solder bumps 60 are formed on a surface of a conductive material. Each of these coated through holes has an electrically connected structure.

여기서, 상기 칩(10)의 하부 면상의 본딩 패드들(12)이 형성되지 않는 부분과 상기 플렉시블 패턴(20)의 사이에 엘라스토머(elastomer)(30)가 개재되어 있다. 그리고, 상기 칩(10)은 핸들링 링(50)에 의해 고정되어 있으며, 칩(10)의 하부 면은 상기 핸들링 링(50)에 대하여 노출되어 있는 구조를 갖는다.Here, an elastomer 30 is interposed between the portion where the bonding pads 12 on the lower surface of the chip 10 are not formed and the flexible pattern 20. In addition, the chip 10 is fixed by the handling ring 50, and the lower surface of the chip 10 has a structure exposed to the handling ring 50.

이와 같은 구조를 갖는 패키지는, 일종의 μBGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호 접속 기술이다. 또한, 고 열 방출성과 다양한 검사에 대응되기 용이한 장점을 가지나 단위 공정별로 제조 단가가 높으며 표준화가 어려운 단점을 가지고 있다.A package having such a structure is a flip chip interconnect technology that enables burn-in inspection as a kind of μBGA package and enables high density mounting. In addition, it has the advantages of high heat dissipation and easy to cope with various inspections, but has a high manufacturing cost per unit process and difficult to standardize.

도 2는 종래 기술의 다른 실시 예에 의한 미찌비시(Mitsubishi) 사의 CSP의 일 부분을 절개하여 내부를 나타내는 사시도이다.Figure 2 is a perspective view showing the inside by cutting a portion of the Mitsubishi CSP according to another embodiment of the prior art.

도 2를 참조하면, 종래 기술의 패키지(200)는 칩(110)의 상부면 상의 중심 부분에 형성된 본딩 패드들(112)이 그들(112)에 각기 대응되는 솔더 범프들(160)과 칩 상면에 형성되어 있는 회로 패턴들(120)에 의해 각기 전기적 연결되어 있으며, 상기 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형 수지(150)에 의해 봉지되어 있다. 여기서, 상기 솔더 범프들(160)은 상기 성형 수지(150)의 대하여 노출되게 형성된 구조를 갖는다.Referring to FIG. 2, the package 200 according to the related art has solder bumps 160 and a chip top surface having bonding pads 112 formed at a center portion on a top surface of the chip 110 corresponding to them 112, respectively. Each of the circuit patterns 120 is electrically connected to each other, and is encapsulated by a molding resin 150 to protect the electrical connection portion from an external environment. Here, the solder bumps 160 have a structure that is exposed to the molding resin 150.

이와 같은 구조를 갖는 패키지는, 제 1도에서 언급된 장점 이외에 회로 패턴이 형성되어 있기 때문에 본딩 패드의 위치에 제한을 받지 않는 동시에 TSOP (thin small outline package)와 같은 신뢰성이 보장되는 장점을 갖으나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정이 복잡하며 공정별 제조 단가가 높은 단점이 있다.Packages having such a structure have advantages such as thin small outline package (TSOP), which is not limited to the position of the bonding pads because of the circuit pattern formed in addition to the advantages mentioned in FIG. In addition, since the solder bumps are large in size, it is difficult to cope with ultra-multi pins, and since the circuit patterns are manufactured in the wafer manufacturing process, the assembly process is complicated and manufacturing costs for each process are high.

따라서, 본 발명의 목적은 구조가 간단하고, 신뢰성이 보장되는 칩 스케일 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a chip scale package having a simple structure and ensuring reliability.

도 1은 종래 기술의 일 실시 예에 의한 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도.1 is a cross-sectional view showing a chip scale package of Tessera Corporation according to an embodiment of the prior art.

도 2는 종래 기술의 다른 실시 예에 의한 미찌비시(Mitsubishi) 사의 칩 스케일 패키지의 일 부분을 절개하여 내부를 나타내는 사시도.Figure 2 is a perspective view showing the inside by cutting a portion of the chip scale package of Mitsubishi Corporation according to another embodiment of the prior art.

도 3은 본 발명에 적용되는 기판을 나타내는 평면도.3 is a plan view showing a substrate applied to the present invention.

도 4는 도 3의 Ⅳ―Ⅳ선을 따라 자른 단면도.4 is a cross-sectional view taken along the line IV-IV of FIG. 3.

도 5는 본 발명에 의한 칩 스케일 패키지를 나타내는 단면도.5 is a cross-sectional view showing a chip scale package according to the present invention.

*도면의 주요 부분에 대한 설명** Description of the main parts of the drawings *

210 : 칩212 : 본딩 패드210: chip 212: bonding pad

220 : 관통 부분230 : 브라인드 비아(blind via)220: penetrating portion 230: blind via

240 : 볼 패드242 : 솔더 패이스트(solder paste)240: ball pad 242: solder paste

250 : 배선 회로260 : 접착제250: wiring circuit 260: adhesive

270 : 액상 수지280 : 솔더 볼270: liquid resin 280: solder ball

290 : 본딩 와이어300 : 기판290: bonding wire 300: substrate

400 : 패키지400: package

상기 목적은 달성하기 위하여, 본 발명은 복수 개의 본딩 패드들을 갖는 칩; 관통 부분, 그 관통 부분의 양단에 형성된 복수 개의 브라인드 비아들, 및 그 브라인드 비아들과 각기 전기적 연결된 배선 회로들, 및 그 각 배선 회로들과 각기 전기적 연결되어 있으며 상부 면에 형성된 복수 개의 볼 패드들을 포함하며, 상기 칩의 하부 면과 접착된 기판; 상기 칩의 본딩 패드들이 상기 관통 부분을 통해서 각기 대응된 상기 브라인드 비아들을 각기 전기적 연결하는 수단; 그 칩의 본딩 패드들과 각기 전기적 연결된 브라인드 비아들을 포함하는 부분을 봉지하는 수단; 및 상기 볼 패드들의 각 상부 면에 안착되어 각기 전기적 연결된 외부 접속 단자들;을 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공한다.In order to achieve the above object, the present invention provides a chip having a plurality of bonding pads; A through portion, a plurality of blind vias formed at both ends of the through portion, and wiring circuits each electrically connected to the blind vias, and a plurality of ball pads each electrically connected to the wiring circuits and formed on an upper surface thereof. A substrate bonded to the bottom surface of the chip; Means for electrically connecting the blind vias to which the bonding pads of the chip respectively correspond through the through portion; Means for encapsulating a portion including blind vias, each electrically connected to bonding pads of the chip; And external connection terminals respectively mounted on the upper surfaces of the ball pads to be electrically connected to the ball pads.

이하 참조 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 3은 본 발명에 적용되는 기판을 나타내는 평면도이다.3 is a plan view showing a substrate applied to the present invention.

도 4는 도 3의 Ⅳ―Ⅳ선을 따라 자른 단면도이다.4 is a cross-sectional view taken along line IV-IV of FIG. 3.

도 3 및 도 4를 참조하면, 다층 기판(300)은 중심 부분에 관통 부분(220)이 복수 개 형성되어 있으며, 그 각 관통 부분(220)의 좌우 양단으로 브라인드 비아들(230)이 형성되어 있다. 상기 브라인드 비아(230)는 홈이며, 그 내부 표면에 전도성 물질에 의해 박막이 형성되어 있는 것을 의미한다. 여기서, 상기 브라인드 비아(230)의 깊이는 상기 관통 부분(220)의 깊이의 ½정도이다. 그리고, 그 다층 기판(300)의 내부는 상기 브라인드 비아들(230)과 각기 대응된 전기적 연결된 배선 회로들(250)이 형성되어 있다. 또한, 그 기판(300)은 최상층에 복수 개의 볼 패드들(240)이 각기 이격되어 형성되어 있으며, 그 볼 패드들(240)은 상기 기판(300)의 내부 및 최상층에 형성된 배선 회로들(250)에 의해 상기 브라인드 비아들(230)과 각기 전기적 연결되어 있다.3 and 4, the multilayer substrate 300 has a plurality of through portions 220 formed in a central portion thereof, and blind vias 230 are formed at both ends of left and right ends of the through portions 220. have. The blind via 230 is a groove, and means that a thin film is formed on the inner surface thereof by a conductive material. Here, the depth of the blind via 230 is about ½ of the depth of the through part 220. In the multilayer substrate 300, interconnection circuits 250 electrically connected to the blind vias 230 are formed. In addition, the substrate 300 is formed with a plurality of ball pads 240 spaced apart from each other on the uppermost layer, the ball pads 240 are the wiring circuits 250 formed inside and on the uppermost layer of the substrate 300 Each of the vias 230 is electrically connected to each other through the vias 230.

도 5는 본 발명에 의한 칩 스케일 패키지를 나타내는 단면도이다.5 is a cross-sectional view showing a chip scale package according to the present invention.

도 5를 참조하면, 본 발명에 의한 칩 스케일 패키지(400)는 칩(210)의 상부 면과 다층 기판(300)의 하부 면이 에폭시 계열의 접착제(260)에 의하여 접착되어 있으며, 그 칩(210)의 본딩 패드들(212)은 그 본딩 패드들(212)이 형성된 부분과 인접된 부분이 개방된 개방 부분(220)을 통해서 상기 기판(300)의 브라인드 비아들(230)과 각기 본딩 와이어(290)와 같은 수단에 의해 각기 전기적 연결되어 있다. 그리고, 그 패키지(400)는 상기 브라인드 비아들(230)과 상기 칩(210)의 본딩 패드들(212)의 상부 면이 액상 수지(270)에 의해 포팅(potting)되어 있다. 그리고, 상기 칩(210)의 본딩 패드들(212)과 각기 전기적 연결된 브라인드 비아들(230)은 상기 기판(300)의 내부 및 최상층에 형성된 배선 회로들(250)에 의해 각기 기판(300)의 최상층의 상부 면에 형성된 볼 패드들(240)과 각기 전기적 연결되어 있다. 그리고, 그 볼 패드들(240)의 상부 면은 솔더 패이스트(solder paste;242)가 도포되어 있으며, 그 상부 면에 각기 솔더 볼들(280)이 안착되어 각기 전기적 연결되어 있다.Referring to FIG. 5, in the chip scale package 400 according to the present invention, the upper surface of the chip 210 and the lower surface of the multilayer substrate 300 are bonded by an epoxy-based adhesive 260, and the chip ( Bonding pads 212 of 210 may be bonded wires to each of the vias 230 of the substrate 300 through an open portion 220 in which a portion adjacent to the bonding pads 212 is formed and opened. Each is electrically connected by means such as 290. In addition, the package 400 is potted by the liquid resin 270 on the top surface of the bonding vias 230 and the bonding pads 212 of the chip 210. In addition, the blind vias 230 electrically connected to the bonding pads 212 of the chip 210 may be formed on the substrate 300 by the wiring circuits 250 formed on the innermost and uppermost layers of the substrate 300. Each of the ball pads 240 formed on the upper surface of the uppermost layer is electrically connected. In addition, solder pastes 242 are coated on the upper surfaces of the ball pads 240, and solder balls 280 are seated on the upper surfaces of the ball pads 240, respectively, and are electrically connected to each other.

즉, 패키지(400)는 각기 대응된 상기 칩(210)의 본딩 패드들(212), 브라인드 비아들(230), 배선 회로들(250), 및 솔더 볼들(280)이 각기 전기적 연결된 구조이다.That is, the package 400 has a structure in which the bonding pads 212, the blind vias 230, the wiring circuits 250, and the solder balls 280 of the chip 210 are electrically connected.

이와 같은 구조를 갖는 칩 스케일 패키지는 상기 본딩 패드들과 각기 대응된 브라인드 비아들이 본딩 와이어에 의해 전기적 연결되는 데, 그 본딩 와이어의 루프가 상기 브라인드 비아의 내부에 형성되기 때문에 솔더 볼이 인쇄회로기판과 같은 전자 장치에 실장시 발생되는 와이어 루프의 새깅(sagging)이 미연에 방지된다.In the chip scale package having the above structure, each of the bonding pads and the corresponding blind vias are electrically connected by a bonding wire, and the solder balls are formed on the printed circuit board because a loop of the bonding wire is formed inside the blind via. Sagging of the wire loop generated when mounted in an electronic device such as is prevented in advance.

또한, 상기 본 발명의 패키지에 적용되는 다층 기판은 기판을 관통하는 비아가 형성되어 있지 않기 때문에 칩과 전기적 연결된 기판의 전기적 연결 부분을 봉지할 필요가 없다. 즉, 본 발명의 패키지는 칩과 기판이 접착되고, 그 기판의 관통 부분을 통해서 칩과 각기 전기적 연결되기 때문에 그 관통 부분만이 노즐과 같은 수단에 의해 포팅됨으로써, 종래의 성형 금형과 같은 장치가 요구되지 않기 때문에 제조 원가가 절감되는 효과가 있다.In addition, the multilayer substrate applied to the package of the present invention does not need to encapsulate an electrical connection portion of the substrate electrically connected to the chip since no via penetrates the substrate. That is, in the package of the present invention, since the chip and the substrate are bonded to each other and electrically connected to the chip through the penetrating portion of the substrate, only the penetrating portion is ported by means such as a nozzle. Since it is not required, manufacturing cost is reduced.

Claims

A chip having a plurality of bonding pads;

A through portion, a plurality of blind vias formed at both ends of the through portion, and wiring circuits each electrically connected to the blind vias, and a plurality of ball pads each electrically connected to the wiring circuits and formed on an upper surface thereof. A substrate bonded to the bottom surface of the chip;

Means for electrically connecting the blind vias to which the bonding pads of the chip respectively correspond through the through portion;

Means for encapsulating a portion including blind vias, each electrically connected to bonding pads of the chip; And

And external connection terminals respectively mounted on the upper surfaces of the ball pads and electrically connected to the ball pads.

The chip scale package of claim 1, wherein the through portion is formed in a portion corresponding to a portion in which bonding pads of the chip are formed.

The chip scale package of claim 1 wherein the depth of the blind via is ½ of the depth of the through portion.

The chip scale package of claim 1, wherein solder paste is applied to the top surface of the ball pad.

The chip scale package of claim 1, wherein the external connection terminal is a solder ball.