KR19980015265A

KR19980015265A - Silicon-on insulator wafer fabrication method

Info

Publication number: KR19980015265A
Application number: KR1019960034521A
Authority: KR
Inventors: 차기호; 이병훈
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-20
Filing date: 1996-08-20
Publication date: 1998-05-25
Anticipated expiration: 2016-08-20
Also published as: KR100195232B1

Abstract

신규한 실리콘-온 인슐레이터(SOI) 제작방법이 개시되어 있다. 제1 웨이퍼 상에 이온주입을 실시하여 상기 제1 웨이퍼의 소정깊이에 식각저지층을 형성한다. 상기 식각저지층이 형성된 제1 웨이퍼 상에 소자분리막 및 소정 패턴을 형성한다. 상기 패턴이 형성된 제1 웨이퍼 상에 제1 절연막을 형성한다. 그 표면 상에 제2 절연막이 형성되어 있는 제2 웨이퍼를 상기 제1 웨이퍼와 본딩시킨다. 상기 제1 웨이퍼의 이면을 식각저지층까지 식각한 후, 계속해서 상기 소자분리막을 스토퍼로 이용하여 화학기계적 폴리싱(CMP)을 진행한다. 전체두께변화량의 제어성을 높이면서 결함이 없는 소자층을 얻을 수 있다.A novel method for fabricating a silicon-on-insulator (SOI) is disclosed. Ion implantation is performed on the first wafer to form an etch stop layer at a predetermined depth of the first wafer. And a device isolation film and a predetermined pattern are formed on the first wafer on which the etch stop layer is formed. A first insulating film is formed on the first wafer on which the pattern is formed. And a second wafer on which a second insulating film is formed is bonded to the first wafer. After the back surface of the first wafer is etched to the etch stop layer, the chemical mechanical polishing (CMP) is performed using the device isolation film as a stopper. It is possible to obtain a defect-free element layer while increasing the controllability of the total thickness variation.

Description

How to make silicon-on-insulator (SOI) wafers

본 발명은 실리콘-온 인슐레이터(silicon on insulator; 이하 SOI라 한다) 웨이퍼의 제작방법에 관한 것으로, 특히 패터닝 및 본딩된 SOI (patterned and bonded SOI; 이하 PBSOI라 한다) 웨이퍼의 제작공정에 있어서, 얇은 실리콘층 (소자층)의 전체 두께변화량(total thickness variation; 이하 TTV라 한다)의 제어성을 높이면서 소자층의 결함(defect)이 없는 SOI 웨이퍼 제작방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a silicon-on-insulator (SOI) wafer, and more particularly, to a method of manufacturing a patterned and bonded SOI (hereinafter referred to as PBSOI) This invention relates to a method of manufacturing an SOI wafer in which the controllability of a total thickness variation (hereinafter referred to as TTV) of a silicon layer (element layer) is improved while no defects of an element layer are observed.

반도체장치의 집적도가 256Mb급 이상으로 고집적화됨에 따라, SOI 기술이 차세대 고집적 기억소자의 핵심기술로 주목받고 있다. SOI 기술은 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리할 수 있으며, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 작고, IC칩 내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 소자를 SOI 소자라고 하는데, 특히 박막의 SOI 소자는 쇼트-채널 효과(short channel effect)의 감소, 서브-스레쉬홀드 스윙(subthreshold swing)의 향상, 높은 이동도(mobility), 및 핫-캐리어 효과(hot carrier effect)의 감소 등 기존의 벌크 소자에 비해 월등한 특성을 갖는다.As the degree of integration of semiconductor devices is higher than 256Mb level, SOI technology is attracting attention as a core technology of next generation high density integrated memory devices. SOI technology can isolate semiconductor devices formed on a silicon substrate from each other more effectively, and the number of processes required as a result of devices formed on SOI is smaller than that of devices formed on bulk silicon, and the capacity This has the advantage of reducing capacitive coupling. Such a device is called an SOI device. In particular, a SOI device of a thin film has a short channel effect, an improvement of a subthreshold swing, a high mobility, And a reduction in hot carrier effect.

SOI 공정에 사용되는 SOI 웨이퍼는 실리콘기판 상에 산화막 및 얇은 실리콘층 (소자층)이 적층되어 이루어지며, 이때 상기 소자층의 두께 균일성 확보가 후속공정 진행의 기본 전제조건이 되고 있고 소자의 전기적 특성에 주요한 이슈가 되고 있다. SOI 웨이퍼의 제작방법은 여러 가지가 제시되어 있는데, 현재 가장 많이 채택되고 있는 방식이 PBSOI 제작방법이다.The SOI wafer used in the SOI process is formed by laminating an oxide film and a thin silicon layer (element layer) on a silicon substrate. At this time, securing the thickness uniformity of the element layer is a basic precondition for the progress of the subsequent process, It is becoming a major issue in character. There are many ways to fabricate SOI wafers, and the most widely adopted method is the PBSOI fabrication method.

도 1a 내지 1c는 종래의 PBSOI 웨이퍼 제작방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a conventional PBSOI wafer fabrication method.

도 1a를 참조하면, 제1 웨이퍼(소자 웨이퍼)(10) 상에 통상의 소자분리방법, 예컨대 실리콘부분산화법(local oxidation of silicon; 이하 LOCOS라 한다)에 의해 소자분리막(12)을 형성한 후, 트랜지스터, 캐패시터 등의 패턴(14)을 형성한다. 이어서, 상기 패턴(14)이 형성된 결과물 전면에 평탄화막(16)을 형성한 후, 다른 웨이퍼와의 본딩이 잘 되도록 하기 위하여 그 위에 절연막으로 예컨대 BPSG(borophosphosilicate glass)막(18)을 약 3500Å의 두께로 증착한다.1A, a device isolation film 12 is formed on a first wafer (device wafer) 10 by a conventional device isolation method such as local oxidation of silicon (LOCOS) , A transistor, a capacitor, and the like are formed. After the planarization layer 16 is formed on the entire surface of the resultant structure on which the pattern 14 is formed, a borophosphosilicate glass (BPSG) layer 18, for example, Thickness.

도 1b를 참조하면, 그 표면에 절연막, 예컨대 BPSG막(19)이 소정 두께로 증착되어 있는 제2 웨이퍼(핸들 웨이퍼)(20)를 상기 제1 웨이퍼(10)와 본딩시킨다.Referring to FIG. 1B, a second wafer (handle wafer) 20 on which an insulating film such as a BPSG film 19 is deposited to a predetermined thickness is bonded to the first wafer 10.

도 1c를 참조하면, 상기 제1 웨이퍼(10)의 이면(backside)을 그라인딩(grinding)한 후 소정두께로 실리콘층을 남긴 후, 상기 소자분리막(12)을 폴리싱 스토퍼(polishing stopper)로 이용하여 상기 실리콘층을 화학기계적 폴리싱(chemical mechanical polishing; 이하 CMP라 한다)하여 최종적인 SOI 웨이퍼를 얻는다.Referring to FIG. 1C, after grinding the backside of the first wafer 10 and leaving a silicon layer with a predetermined thickness, the device isolation film 12 is used as a polishing stopper The silicon layer is chemically mechanically polished (hereinafter referred to as CMP) to obtain a final SOI wafer.

상술한 종래의 PBSOI 제작방법에 의하면, 소자의 집적도가 높기 때문에 향후 기가(giga)급 이상의 소자에 적용될 수 있다. 그러나, 공정의 수율(yield)과 처리량(throughput)이 낮고 TTV가 약 100Å으로 제어된다는 단점이 있다.According to the above-described conventional PBSOI fabrication method, since the degree of integration of the device is high, it can be applied to a device having a giga class or higher in the future. However, there is a disadvantage in that the process yield and throughput are low and TTV is controlled to about 100 Å.

도 2a 내지 2c는 종래의 또다른 방법에 의한, 식각저지층(etch-stop layer)을 이용한 SOI 웨이퍼 제작방법을 설명하기 위한 단면도들이다.2A to 2C are cross-sectional views for explaining an SOI wafer fabrication method using an etch-stop layer according to another conventional method.

도 2a를 참조하면, 제1 웨이퍼(소자 웨이퍼)(10) 상에 이온주입공정을 실시하여 상기 제1 웨이퍼(10)의 소정깊이에 식각저지층(11)을 형성한다.Referring to FIG. 2A, an ion implantation process is performed on a first wafer (device wafer) 10 to form an etch stop layer 11 at a predetermined depth of the first wafer 10.

도 2b를 참조하면, 그 표면에 소정두께의 열산화막(thermal oxide film)(17)이 형성되어 있는 제2 웨이퍼(핸들 웨이퍼)(20)를 상기 제1 웨이퍼(10)와 본딩시킨다.Referring to FIG. 2B, a second wafer (handle wafer) 20 having a thermal oxide film 17 of a predetermined thickness formed on its surface is bonded to the first wafer 10.

도 2c를 참조하면, 상기 식각저지층(11)을 이용하여 제1 웨이퍼(10)의 이면을 식각하여 실리콘층을 얇게 남김으로써, 최종적인 SOI 웨이퍼를 얻는다.Referring to FIG. 2C, the bottom surface of the first wafer 10 is etched using the etch stop layer 11 to leave a thin silicon layer, thereby obtaining a final SOI wafer.

상술한 종래의 식각저지층을 이용한 SOI 제작방법에 의하면, 식각저지층을 이용하여 소자 웨이퍼의 이면을 식각하기 때문에 실리콘층, 즉 소자층을 얇게 남길 수 있어 TTV 제어성이 높다. 그러나, 여러 가지의 소오스를 이용하여 소자 웨이퍼의 경면에 이온주입을 시켜 식각저지층을 형성하기 때문에, 상당히 높은 양의 도즈에서 식각저지가 이루어진다. 따라서, 최종적으로 남게되는 소자층에 여전히 높은 양의 도즈가 있게 되므로, 이들이 소자를 제작할 때 전기적인 특성에 영향을 미친다. 또한, 상기 식각저지층까지 식각하여 소자층을 얻은 후, 이온주입에 의해 생성된 결함들이 남아있는 영역을 제거하기 위하여 CMP를 더 진행할 경우 TTV를 조절하기가 어렵다. 이에 따라, 현재까지는 이 방법이 사용되지 않고 있다.According to the above-described conventional SOI fabrication method using the etch stop layer, since the back surface of the device wafer is etched by using the etch stop layer, the silicon layer, that is, the device layer can be left thin and the TTV controllability is high. However, since various kinds of sources are used to ion implant the mirror surface of the device wafer to form an etch stop layer, etch stopping is performed in a considerably high dose. Thus, there is still a high positive dose in the finally remaining device layer, which affects the electrical properties when fabricating the device. Further, it is difficult to control the TTV when CMP is further performed to remove a region where defects generated by ion implantation are removed after etching to the etch stop layer to obtain an element layer. Accordingly, this method has not been used so far.

본 발명이 이루고자 하는 기술적 과제는, 상술한 종래방법들의 문제점들을 해결하기 위한 것으로, 식각저지층을 이용하여 PBSOI 웨이퍼를 제작함으로써 소자층의 TTV제어성을 높이면서 결함이 없는 소자층을 얻을 수 있는 SOI 웨이퍼 제작방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing a PBSOI wafer by using an etch stop layer to improve a TTV controllability of an element layer, And to provide a method of manufacturing an SOI wafer.

도 1a 내지 1c는 종래의 PBSOI 웨이퍼 제작방법을 설명하기 위한 단면도들.1A to 1C are cross-sectional views illustrating a conventional PBSOI wafer fabrication method.

도 2a 내지 2c는 종래의 식각저지층을 이용한 SOI 웨이퍼 제작방법을 설명하기 위한 단면도들.FIGS. 2A to 2C are cross-sectional views illustrating a method of fabricating an SOI wafer using a conventional etch stop layer.

도 3a 내지 3e는 본 발명에 의한 식각저지층을 이용한 PBSOI 웨이퍼 제작방법을 설명하기 위한 단면도들.3A to 3E are cross-sectional views illustrating a method of manufacturing a PBSOI wafer using an etch stop layer according to the present invention.

도 4는 기판의 도핑 농도를 웨이퍼 본딩계면으로부터의 두께의 함수로 나타낸 그래프.4 is a graph showing the doping concentration of the substrate as a function of thickness from the wafer bonding interface.

도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10 ... 제1 웨이퍼11 ... 식각저지층10 ... first wafer 11 ... etch stop layer

12 ... 소자분리막14 ... 패턴12 ... element isolation film 14 ... pattern

17 ... 산화막18, 19 ... BPSG막17 oxide film 18, 19 BPSG film

20 ... 제2 웨이퍼20 ... second wafer

상기 과제를 이루기 위하여 본 발명에 의한 SOI 웨이퍼 제작방법은, 제1 웨이퍼 상에 이온주입을 실시하여 상기 제1 웨이퍼의 소정깊이에 식각저지층을 형성하는 단계; 상기 식각저지층이 형성된 제1 웨이퍼 상에 소자분리막 및 소정 패턴을 형성하는 단계; 상기 패턴이 형성된 제1 웨이퍼 상에 제1 절연막을 형성하는 단계; 그 표면 상에 제2 절연막이 형성되어 있는 제2 웨이퍼를 상기 제1 웨이퍼와 본딩시키는 단계; 및 상기 제1 웨이퍼의 이면을 식각저지층까지 식각한 후, 계속해서 상기 소자분리막을 스토퍼로 이용하여 CMP를 진행하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating an SOI wafer, including: forming an etch stop layer at a predetermined depth of a first wafer by performing ion implantation on a first wafer; Forming a device isolation film and a predetermined pattern on a first wafer on which the etch stop layer is formed; Forming a first insulating film on the first wafer on which the pattern is formed; Bonding a second wafer, on which a second insulating film is formed, with the first wafer; And etching the back surface of the first wafer to the etch stop layer, and then continuing the CMP using the device isolation film as a stopper.

상기 제1 웨이퍼의 이면을 식각저지층까지 식각하기 전에, 상기 식각저지층에 도달하기 전까지 거칠게 그라인딩하는 단계를 더 구비할 수 있다.The method may further include roughly grinding the back surface of the first wafer before reaching the etch stop layer before etching the back surface of the first wafer to the etch stop layer.

상기 소자분리막을 스토퍼로 이용한 CMP를 진행할 때, 상기 식각저지층을 형성하기 위한 이온주입에 의해 생성된 결함들이 많고 도즈가 높은 영역이 제거된다.When CMP using the device isolation film as a stopper is performed, there are many defects generated by ion implantation for forming the etch stop layer and a high dose region is removed.

상기 제1 및 제2 절연막은 BPSG막으로 형성하는 것이 바람직하다.The first and second insulating films are preferably formed of a BPSG film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 3e는 본 발명에 의한 식각저지층을 이용한 PBSOI 웨이퍼 제작방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a PBSOI wafer using an etch stop layer according to the present invention.

도 3a는 식각저지층(11)을 형성하는 단계를 도시한다. 제1 웨이퍼 (소자 웨이퍼)(10) 상에 이온주입을 실시하여 상기 제1 웨이퍼(10)의 소정깊이에 식각저지층(11)을 형성한다. 이때, 상기 이온주입의 도즈와 에너지는 원하는 소자층의 두께에 따라 결정해야 한다.3A shows the step of forming the etch stop layer 11. Ion implantation is performed on a first wafer (device wafer) 10 to form an etch stop layer 11 at a predetermined depth of the first wafer 10. At this time, the dose and energy of the ion implantation should be determined according to the thickness of the desired device layer.

도 3b를 참조하면, 상기 식각저지층(11)이 형성된 제1 웨이퍼 상에 통상의 소자분리방법, 예컨대 LOCOS법에 의해 소자분리막(12)을 형성한 후, 트랜지스터, 캐패시터 등의 패턴(14)을 형성한다. 이때, 상기 식각저지층(11)의 두께는 상기 패턴(14)의 두께보다 깊어야 한다. 이어서, 상기 패턴(14)이 형성된 결과물 전면에 평탄화막(16)을 형성한 후, 다른 웨이퍼와의 본딩이 잘 되도록 하기 위하여 그 위에 절연막으로 예컨대 BPSG막(18)을 약 3500Å의 두께로 증착한다.3B, an element isolation film 12 is formed on a first wafer having the etch stop layer 11 formed thereon by a conventional element isolation method such as a LOCOS method. Thereafter, a pattern 14 of a transistor, a capacitor, . At this time, the thickness of the etch stop layer 11 should be greater than the thickness of the pattern 14. After the planarization layer 16 is formed on the entire surface of the resultant structure having the pattern 14 formed thereon, a BPSG layer 18, for example, a BPSG layer 18 is deposited thereon to a thickness of about 3500 Å on the planarization layer 16 to facilitate bonding with other wafers .

도 3c를 참조하면, 그 표면에 절연막, 예컨대 BPSG막(19)이 소정 두께로 증착되어 있는 제2 웨이퍼(핸들 웨이퍼)(20)를 상기 제1 웨이퍼(10)와 본딩시킨다.Referring to FIG. 3C, a second wafer (handle wafer) 20 on which an insulating film such as a BPSG film 19 is deposited to a predetermined thickness is bonded to the first wafer 10.

도 3d를 참조하면, 상기 제1 및 제2 웨이퍼(10, 20)들이 잘 본딩되도록 어닐링(annealing)을 실시한 후, 상기 제1 웨이퍼(10)의 이면을 식각저지층(11)보다 더 두껍게 거칠게 그라인딩한다. 계속해서, 화학용액을 이용하여 상기 식각저지층(11) 위에 남아있는 실리콘층을 식각시키면, 식각저지층(11)에서 식각이 멈추게 된다. 이때, 상기 그라인딩 과정없이 식각저지층(11)까지 곧바로 식각할 수도 있으나, 그라인딩 시간이 훨씬 빠르다.Referring to FIG. 3D, annealing is performed so that the first and second wafers 10 and 20 are well bonded, and then the back surface of the first wafer 10 is roughened to be thicker than the etch stop layer 11 Grinding. Subsequently, when the silicon layer remaining on the etch stop layer 11 is etched by using a chemical solution, the etch stop layer 11 stops etching. At this time, the etch stop layer 11 may be etched directly without the grinding process, but the grinding time is much faster.

도 3e를 참조하면, 상기 소자분리막(12)을 폴리싱 스토퍼로 이용하여 상기 식각저지층(11)에서부터 소자분리막(12)까지 CMP를 진행함으로써, 최종적인 PBSOI 웨이퍼를 얻는다.Referring to FIG. 3E, the final PBSOI wafer is obtained by performing CMP from the etch stop layer 11 to the device isolation film 12 using the device isolation film 12 as a polishing stopper.

도 4는 기판의 도핑 농도를 웨이퍼 본딩계면으로부터의 두께의 함수로 나타낸 그래프이다.4 is a graph showing the doping concentration of the substrate as a function of thickness from the wafer bonding interface.

도 4를 참조하면, 이온주입에 의해 형성되는 식각저지층에서 식각저지가 이루어지는 위치는 이온주입의 투사범위(projected range; 이하 Rp라 한다), 즉 도핑 농도가 최대점인 곳이다. 본 발명에서는 소자 웨이퍼의 이면을 거칠게 그라인딩하거나 식각하여 상기 식각저지층까지 실리콘층을 남긴 후, 소자분리막을 폴리싱 스토퍼로 이용하여 소자 웨이퍼와 핸들 웨이퍼의 본딩계면으로부터 상기 Rp까지의 영역(빗금친 영역), 즉 도즈가 높고 결함이 많아 소자층으로 사용하지 못하는 영역을 CMP로 쉽게 제거해낸다.Referring to FIG. 4, the position where the etching stopping is performed in the etching stop layer formed by the ion implantation is a projected range (hereinafter referred to as Rp) of the ion implantation, that is, the maximum doping concentration. In the present invention, after the back surface of the device wafer is roughly ground or etched to leave a silicon layer up to the etch stop layer, the device isolation film is used as a polishing stopper to form a region from the bonding interface of the device wafer and the handle wafer to the Rp ), That is, a region having a high dose and a large number of defects and which can not be used as a device layer is easily removed by CMP.

상술한 바와 같이 본 발명에 의하면, 이온주입을 이용하여 식각저지층을 형성하고, 폴리싱 스토퍼를 이용한 CMP 공정을 진행하여 PBSOI 웨이퍼를 제작한다. 따라서, 식각저지층을 이용하여 실리콘층을 얇게 남길 수 있기 때문에 소자층의 TTV 제어성을 높일 수 있으며, 폴리싱 스토퍼를 이용한 CMP 공정에 의해 도즈가 높고 결함이 많아 소자층으로 적당하지 못한 영역을 쉽게 제거할 수 있다.As described above, according to the present invention, an etching stop layer is formed using ion implantation, and a CMP process using a polishing stopper is performed to fabricate a PBSOI wafer. Therefore, since the silicon layer can be left thin by using the etch stop layer, the TTV controllability of the device layer can be enhanced, and the CMP process using the polishing stopper makes it possible to easily obtain an area which is not suitable for the device layer Can be removed.

Claims

Implanting ions on a first wafer to form an etch stop layer at a predetermined depth of the first wafer;

Forming a device isolation film and a predetermined pattern on a first wafer on which the etch stop layer is formed;

Forming a first insulating film on the first wafer on which the pattern is formed;

Bonding a second wafer, on which a second insulating film is formed, with the first wafer; And

Etching the back surface of the first wafer to the etch stop layer, and then continuing chemical mechanical polishing (CMP) using the device isolation film as a stopper.

2. The method of claim 1, further comprising roughly grinding the back surface of the first wafer until it reaches the etch stop layer before etching the back surface of the first wafer to the etch stop layer.

The silicon-on-insulator according to claim 1, wherein, when CMP using the device isolation film as a stopper is performed, defects generated by ion implantation for forming the etch stop layer are large and regions having a high dose are removed. Method of making wafers.

The method according to claim 1, wherein the first and second insulating films are formed of a BPSG film.