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KR102848213B1 - 호스트 장치, 데이터 저장 장치, 데이터 처리 시스템 및 데이터 처리 방법 - Google Patents

호스트 장치, 데이터 저장 장치, 데이터 처리 시스템 및 데이터 처리 방법

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KR102848213B1
KR102848213B1 KR1020200127937A KR20200127937A KR102848213B1 KR 102848213 B1 KR102848213 B1 KR 102848213B1 KR 1020200127937 A KR1020200127937 A KR 1020200127937A KR 20200127937 A KR20200127937 A KR 20200127937A KR 102848213 B1 KR102848213 B1 KR 102848213B1
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예에 따른 데이터 처리 시스템은, 예비 저장 영역이 할당된 복수의 커맨드 저장 영역을 포함하는 커맨드 큐에 제2 커맨드를 인서트(insert)할 때, 제2 커맨드의 이전 커맨드인 제1 커맨드를 저장한 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약(summary) 정보를 저장하는 호스트 장치; 및 호스트 장치로부터 신규 커맨드 알림을 수신함에 따라, 커맨드 큐로부터 제1 커맨드를 페치하여 저장하는 데이터 저장 장치를 포함할 수 있다.

Description

호스트 장치, 데이터 저장 장치, 데이터 처리 시스템 및 데이터 처리 방법{Host device, Data storage device, Data processing system and Data processing method}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 호스트 장치, 데이터 저장 장치, 데이터 처리 시스템 및 데이터 처리 방법에 관한 것이다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
한편, UFS 및 NVMe 프로토콜과 같이 플래시 스토리지를 위한 스펙 표준화 기술은 기존 인터페이스 제약에서 벗어나 새로운 인터페이스 정의를 통한 성능 향상을 추구하고 있는 실정이다.
운용자들은 UFS의 성능 개선을 위해서는 호스트 장치의 하드웨어 스펙 또는 데이터 저장 장치 소프트웨어의 단독 개선만으로는 한계가 있음을 인지하고, 호스트 장치와 데이터 저장 장치 상호 간의 동작 효율성을 향상시키는 방안을 모색하게 되었다.
본 발명의 실시 예는 호스트 장치에서 데이터 저장 장치가 다음 커맨드를 사전에 인지할 수 있도록 커맨드 인서트 방식을 변경하여 데이터 저장 장치에서의 커맨드 처리 성능을 향상시킬 수 있도록 하는 호스트 장치, 데이터 저장 장치, 데이터 처리 시스템 및 데이터 처리 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 데이터 처리 시스템은, 예비 저장 영역이 할당된 복수의 커맨드 저장 영역을 포함하는 커맨드 큐에 제2 커맨드를 인서트(insert)할 때, 상기 제2 커맨드의 이전 커맨드인 제1 커맨드를 저장한 커맨드 저장 영역의 예비 저장 영역에 상기 제2 커맨드의 요약(summary) 정보를 저장하는 호스트 장치; 및 상기 호스트 장치로부터 신규 커맨드 알림을 수신함에 따라, 상기 커맨드 큐로부터 상기 제1 커맨드를 페치하여 저장하는 데이터 저장 장치를 포함할 수 있다.
본 발명의 실시 예에 따른 호스트 장치는, 복수의 커맨드 저장 영역을 포함하고 인서트(insert)되는 복수의 커맨드 정보를 상기 복수의 커맨드 저장 영역에 각각 순차적으로 저장하는 커맨드 큐를 포함하는 호스트 메모리; 및 상기 커맨드 큐에 제2 커맨드를 인서트할 때, 제1 커맨드의 커맨드 저장 영역에 상기 제2 커맨드의 요약(summary) 정보를 저장하는 프로세서를 포함하고, 상기 복수의 커맨드 저장 영역은 다음 커맨드의 요약 정보를 저장하기 위한 예비 저장 영역을 포함하고, 상기 제2 커맨드의 요약 정보는 상기 예비 저장 영역에 저장될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 호스트 장치로부터 신규 커맨드 알림을 수신함에 따라, 상기 호스트 장치의 커맨드 큐로부터 제1 커맨드를 페치하여 저장하고, 상기 제1 커맨드에 포함된 제2 커맨드의 요약 정보를 기초로 상기 제2 커맨드와 관련된 예비 동작을 수행하는 컨트롤러를 포함하고, 상기 제2 커맨드는 상기 제1 커맨드의 다음 커맨드일 수 있다.
본 발명의 실시 예에 따른 데이터 처리 방법은, 커맨드 큐에 포함된 복수의 커맨드 저장 영역 각각에 예비 저장 영역을 할당하는 단계; 상기 커맨드 큐의 제1 커맨드 저장 영역에 제1 커맨드를 인서트하는 단계; 상기 커맨드 큐의 제2 커맨드 저장 영역에 제2 커맨드를 인서트할 때, 상기 제2 커맨드의 이전 커맨드인 상기 제1 커맨드의 예비 저장 영역에 상기 제2 커맨드의 요약(summary) 정보를 저장하고 신규 커맨드 알림을 발생시키는 단계; 상기 제1 커맨드를 페치하는 단계; 및 상기 제1 커맨드와 함께 전달된 상기 제2 커맨드 요약 정보를 기초로 상기 제2 커맨드와 관련된 예비 동작을 수행하는 단계를 포함할 수 있다.
본 실시 예들에 따르면, 호스트 장치에서 커맨드 큐에 커맨드를 저장할 때 다음 커맨드의 요약 정보도 함께 저장하여 데이터 저장 장치로 미리 전달되도록 하기 때문에, 데이터 저장 장치에서는 다음 커맨드를 페치하기 이전에 다음 커맨드의 요약 정보를 기초로 다음 커맨드 처리에 요구되는 예비 동작을 수행하여 커맨드 처리 성능을 향상시킬 수 있다는 효과를 기대할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 데이터 처리 시스템의 제어 블록도를 나타낸 도면이다.
도 3 내지 도 7은 본 발명의 실시 예에 따른 커맨드 큐에 커맨드를 저장하는 방법을 설명하기 위한 예시도이다.
도 8은 도 2의 데이터 저장 장치의 일부 구성을 상세하게 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 처리 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 11은 도 10의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 1을 참고하면, 데이터 처리 시스템(10)은 호스트 장치(100) 및 데이터 저장 장치측 컨트롤러(210)를 포함할 수 있다. 이때, 컨트롤러(210)는 NVMe(Non-Volatile Memory express) 컨트롤러일 수 있다.
도 1을 참고하여, 호스트 장치(100)에 설치된 커맨드 큐를 통해 컨트롤러(210)로 I/O 명령어를 전달 및 실행하는 과정은 다음과 같을 수 있다.
먼저, 호스트 장치(100)는 서브미션 큐(submission queue)(131-1)에 커맨드를 인서트(insert)하고(① Queue Command), 컨트롤러(210)로 새로운 명령어의 존재를 알릴 수 있다(② Ring Doorbell New Tail).
본 실시예에서, 호스트 장치(100)는 커맨드를 인서트할 때, 커맨드 큐의 이전 커맨드가 저장된 저장영역에 현재 인서트할 커맨드의 요약 정보를 추가로 저장하여 컨트롤러(210)가 다음 페치할 커맨드와 관련된 예비 동작을 수행할 수 있도록 할 수 있다. 이에 대한 상세 설명은 후술하기로 한다.
컨트롤러(210)는 새로운 명령어의 존재를 인지한 후, 호스트 장치(100)의 서브미션 큐(131-1)로부터 커맨드를 페치하고(③ Fetch Command), 해당 커맨드를 처리할 수 있다(④ Process Command).
컨트롤러(210)는 커맨드 처리를 완료하면 컴플리션 큐(completion queue)(131-2)에 처리 결과를 인서트하고(⑤ Queue Completion), MSI_X 인터럽트를 발생시킬 수 있다(⑥ Generate Interrupt).
호스트 장치(100)는 컴플리션 큐(133)를 통해 커맨드 처리 결과를 확인하고(⑦ Process Completion), 인터럽트 확인을 완료했다는 알림을 컨트롤러(210)로 전송할 수 있다(⑧ Ring Doorbell New Head).
도 2는 본 발명의 실시 예에 따른 데이터 처리 시스템의 제어 블록도를 나타낸 도면이다.
이하에서는, 본 발명의 실시 예에 따른 커맨드 큐에 커맨드를 저장하는 방법을 설명하기 위한 예시도인 도 3 내지 도 7을 참조하여 설명하기로 한다.
도 2를 참조하면, 데이터 처리 시스템(10)은 호스트 장치(100) 및 데이터 저장 장치(200)를 포함할 수 있다.
호스트 장치(100)는 예비 저장 영역이 할당된 복수의 커맨드 저장 영역을 포함하는 커맨드 큐(131)에 제2 커맨드를 인서트(insert)할 때, 제2 커맨드의 이전 커맨드인 제1 커맨드를 저장한 커맨드 저장 영역의 예비 저장 영역에 상기 제2 커맨드의 요약(summary) 정보를 저장할 수 있다. 이때, 제2 커맨드는 제1 커맨드 다음에 발생하는 커맨드를 의미하는 것일 수 있다. 상기 제1 커맨드는 단일 커맨드를 의미하는 것일 수도 있고, 제2 커맨드가 발생하기 이전에 발생된 복수의 커맨드를 의미하는 것일 수도 있다.
이때, 제1 커맨드는 커맨드 처리를 위한 커맨드 디스크립션 정보(command description information)를 포함할 수 있다.
또한, 제2 커맨드의 요약 정보는 제2 커맨드에 대한 예비 동작을 수행할 수 있도록 하는 간략 정보를 의미하는 것으로서, 커맨드 디스크립션 정보 보다는 적은 정보를 포함할 수 있다.
예를 들어, 제2 커맨드의 요약 정보는 커맨드 타입, 시작 LBA 및 사이즈를 포함할 수 있으며, 이에 한정되지 않고, 운용자의 필요에 따라 포함하는 정보가 변경될 수 있음은 당연하다 할 것이다.
상술한 제1 커맨드를 저장한 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약(summary) 정보를 저장한다는 것은 제1 커맨드가 데이터 저장 장치(200)로 페치될 때 제2 커맨드의 요약 정보 역시 함께 페치될 수 있도록 제1 커맨드의 커맨드 저장 영역에 저장한다는 것을 의미할 수 있다.
구체적으로, 호스트 장치(100)는 프로세서(110), 호스트 메모리(130), 디바이스 인터페이스(150), 사용자 인터페이스(170) 및 부가 장치(190)를 포함할 수 있다.
프로세서(110)는 데이터 처리 시스템(10)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(110)는 코드 또는 프로그램에 포함된 명령들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다.
프로세서(110)는 커맨드 큐(131)에 제2 커맨드를 인서트할 때, 제1 커맨드의 커맨드 저장 영역 내부에 할당된 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
일반적으로, 도 3과 같이, 프로세서(110)는 커맨드 큐(131)에 커맨드(CMD info)를 순차적으로 인서트할 수 있다.
본 실시예서는, 도 4와 같이, 프로세서(110)가 커맨드 큐(131)에 제2 커맨드(CMD info #2)를 인서트할 때, 제1 커맨드(CMD info #1)가 저장된 커맨드 저장 영역(A) 내부에 할당된 예비 저장 영역(A-1)에 제2 커맨드의 요약 정보를 저장할 수 있다. 이때, 예비 저장 영역은 다음 커맨드의 요약 정보를 저장하기 위해 사전에 할당된 영역을 의미할 수 있다.
한편, 프로세서(110)는 제2 커맨드를 커맨트 큐(131)에 인서트할 때, 제1 커맨드가 페치(fetch)되었는지 여부를 확인하고, 페치 전인 경우, 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
예를 들어, 도 7을 참고하면, 프로세서(110)는 CMD info #4를 인서트할 때, CMD info #3이 페치되었는지 여부를 확인하고, 페치 전인 경우, C-1에 CMD sum #4를 저장할 수 있다.
다른 한편, 프로세서(110)는 제2 커맨드를 커맨트 큐(131)에 인서트할 때, 제1 커맨드의 페치 여부의 미확인 상태에서, 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
상술한 바와 같이, 프로세서(110)는 이전 커맨드에 현재 인서트할 커맨드의 요약 정보를 포함시킬 때, 이전 커맨드가 데이터 저장 장치(200)로 페치되었는지 여부를 확인한 후 진행하거나, 또는 페치여부에 관계없이 진행할 수 있다.
프로세서(110)는 커맨드 저장 영역에 예비 저장 영역을 할당할 때, 적어도 하나 이상의 제2 커맨드의 요약 정보를 저장할 수 있는 사이즈의 예비 저장 영역을 할당할 수 있다.
본 실시예에서 제1 커맨드는 제2 커맨드가 발생하기 이전에 발생된 커맨드를 의미하는 것으로서, 단일 또는 복수의 커맨드를 의미할 수 있다.
만약, 제2 커맨드의 요약 정보를 저장할 때 직전 하나의 이전 커맨드에 요약 정보를 저장하도록 설정된 경우, 프로세서(110)는 제2 커맨드 직전의 하나의 제1 커맨드의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
예를 들어, 도 4를 참고하면, 프로세서(110)는 제1 커맨드(CMD info #1)가 저장된 커맨드 저장 영역(A) 내부에 할당된 예비 저장 영역(A-1)에만 제2 커맨드의 요약 정보를 저장할 수 있다.
또한, 도 5를 참고하면, 프로세서(110)는 제2 커맨드(CMD info #2)가 저장된 커맨드 저장 영역(B) 내부에 할당된 예비 저장 영역(B-1)에만 제3 커맨드의 요약 정보를 저장할 수 있다. 도 5에서 CMD info #1 및 CMD info #2가 제2 커맨드인 CMD info #3의 이전 커맨드인 제1 커맨드일 수 있는 것이다.
제1 커맨드는 각각 별도로 구분된 복수의 제1 커맨드를 포함하고, 제2 커맨드의 요약 정보를 저장할 때 복수의 이전 커맨드에 요약 정보를 저장하도록 설정된 경우, 프로세서(110)는 복수의 제1 커맨드의 예비 저장 영역 각각에 제2 커맨드의 요약 정보를 저장할 수 있다.
이때, 프로세서(110)는 복수의 제1 커맨드의 예비 저장 영역 중 기 설정된 예비 저장 수에 대응되는 제1 커맨드의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
예를 들어, 도 5를 참고하면, 프로세서(110)는 제2 커맨드(CMD info #1, CMD info #2)가 저장된 커맨드 저장 영역(A, B) 내부에 할당된 예비 저장 영역 A-1 및 B-1에 제3 커맨드의 요약 정보를 저장할 수 있다.
한편, 도 6을 참고하면, 예비 저장 영역은 하나의 제2 커맨드 요약 정보뿐만 아니라 복수의 제2 커맨드 요약 정보를 저장하는 것 역시 가능하다 할 것이다. 이를 위해, 프로세서(110)는 커맨드 저장 영역에 예비 저장 영역을 할당할 때, 적어도 하나 이상의 제2 커맨드의 요약 정보를 저장할 수 있는 사이즈의 예비 저장 영역을 할당할 수 있다.
도 6과 같이, CMD info #1의 예비 저장 영역 A-1에 CMD sum #2 및 CMD sum #3을 저장할 수 있는 것이다. 프로세서(110)는 CMD info #3을 인서트할 때, B-1에 CMD sum #3을 저장한 이후, 이후 발생되는 커맨드의 요약 정보를 운용자의 설정 정보에 따라 B-1 또는 A-1에 저장할 수 있다.
호스트 메모리(130)는 프로세서(110)와 통신하는 호스트 장치(100) 또는 데이터 처리 시스템(10)의 메인 메모리를 포함할 수 있다. 프로세서(110)에서 실행 및 참조할 코드와 데이터는 호스트 메모리(130)에 임시 저장될 수 있다. 프로세서(110)는 호스트 메모리(130)를 이용하여 운영체제, 어플리케이션 등의 코드를 실행하고, 데이터를 처리할 수 있다. 호스트 메모리(130)는 SRAM(Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함하는 랜덤 액세스 메모리에서 선택될 수 있다.
호스트 메모리(130)는 복수의 커맨드 저장 영역을 포함하고 인서트되는 복수의 커맨드 정보를 복수의 커맨드 저장 영역에 각각 순차적으로 저장하는 커맨드 큐(131)를 포함할 수 있다.
상기 복수의 커맨드 저장 영역은 다음 커맨드의 요약 정보를 저장하기 위한 예비 저장 영역을 포함할 수 있다.
도 2를 참조하면, 커맨드 큐(131)는 서브미션 큐(131-1) 및 컴플리션 큐(131-2)를 포함할 수 있다. 이때, 서브미션 큐(131-1) 및 컴플리션 큐(131-2) 중 상술한 제2 커맨드의 요약 정보가 저장되는 큐는 서브미션 큐(131-1)일 수 있다.
디바이스 인터페이스(150)는 호스트 장치(100)와 데이터 저장 장치(200) 간의 물리적 연결을 제공할 수 있다.
사용자 인터페이스(170)는 프로세서(110)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(170)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
부가 장치(190)는 데이터 처리 시스템(10)이 다양한 유선 또는 무선 통신 프로토콜에 의해 외부 장치와 통신할 수 있도록 하는 모뎀을 포함할 수 있다.
데이터 저장 장치(200)는 호스트 장치(100)로부터 신규 커맨드 알림을 수신함에 따라, 커맨드 큐(131)로부터 제1 커맨드를 페치하여 저장할 수 있다.
이때, 제1 커맨드는 호스트 장치(100)로부터 페치할 순서의 커맨드를 의미할 수 있다.
본 실시 예에 따른 데이터 저장 장치(200)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(200)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(200)는 호스트 장치(100)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(200)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(200)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(200)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(200)는 컨트롤러(210) 및 불휘발성 메모리 장치(230)를 포함할 수 있다.
컨트롤러(210)는 호스트 장치(100)로부터 신규 커맨드 알림을 수신함에 따라, 커맨드 큐(131)로부터 제1 커맨드를 페치하여 저장하고, 제1 커맨드에 포함된 제2 커맨드의 요약 정보를 기초로 제2 커맨드와 관련된 예비 동작을 수행할 수 있다.
이때, 제1 커맨드는 페치된 커맨드를 의미하고, 제2 커맨드는 제1 커맨드가 발생된 이후 발생된 커맨드로 컨트롤러(210)가 아직 페치하지 않은 다음 커맨드를 의미할 수 있다.
이하에서는, 컨트롤러(210)가 제2 커맨드의 요약 정보를 기초로 예비 동작을 수행하는 경우를 예로 들어 설명하기로 한다.
일 예로, 제2 커맨드의 요약 정보가 리드 커맨드, 시작 LBA 및 사이즈를 포함하고 있는 경우, 컨트롤러(210)는 리드 커맨드, 시작 LBA 및 사이즈 정보를 기초로 불휘발성 메모리 장치(230)로부터 해당 데이터를 프리페치(prefetch)하여 저장할 수 있다.
다른 예로, 제2 커맨드의 요약 정보가 리드 커맨드, 시작 LBA 및 사이즈를 포함하고 있는 경우, 컨트롤러(210)는 리드 커맨드, 시작 LBA 및 사이즈 정보를 기초로 상기 리드 커맨드에 대한 L2P(logical-to-physical) 어드레스 맵핑 정보를 사전에 파악할 수 있다.
또 다른 예로, 제2 커맨드의 요약 정보가 디바이스의 재부팅을 요청하는 리셋 커맨드(Reset CMD)를 포함하고 있는 경우, 컨트롤러(210)는 휘발성 타입의 메모리(215)에 저장된 시스템 데이터를 불휘발성 메모리 장치(230)로 미리 저장할 수 있다.
또 다른 예로, 제2 커맨드의 요약 정보가 커맨드 타입, 시작 LBA 및 사이즈를 포함하고 있는 경우, 컨트롤러(210)는 커맨드 타입, 시작 LBA 및 사이즈에 따라 라이트 커맨드 처리 또는 리드 커맨드 처리 시 데이터 입출력을 위한 버퍼의 크기를 사전에 조절할 수 있다.
구체적으로, 도 8은 도 2의 데이터 저장 장치의 일부 구성을 상세하게 나타낸 도면이다.
도 8을 참고하면, 호스트 인터페이스(211)는 커맨드 처리부(2111), 제 1 라이트 버퍼(2113), 제 1 리드 버퍼(2115) 및 제 1 DMA 엔진(2117)을 포함할 수 있다.
커맨드 처리부(2111)는 호스트 장치(100)로부터 제공되는 커맨드를 페치하고 커맨드의 처리 순서를 스케쥴링하여 순차적으로 프로세서(213)로 제공할 수 있다.
제 1 라이트 버퍼(2113)는 호스트 장치(100)가 제공하는 라이트 데이터를 임시 저장할 수 있다.
제 1 리드 버퍼(2115)는 불휘발성 메모리 장치(230)에서 리드된 리드 데이터를 임시 저장할 수 있다.
제 1 DMA 엔진(2117)은 라이트 동작 시 제 1 라이트 버퍼(2113)에 저장된 데이터를 컨트롤러(210)의 내부 또는 외부에 구비될 수 있는 버퍼 메모리(미도시)로 전달하여 저장할 수 있고, 리드 동작 시 버퍼 메모리에 저장된 데이터를 리드하여 제 1 리드 버퍼(2115)에 저장할 수 있다.
메모리 인터페이스(217)는 컨트롤러(210)와 불휘발성 메모리 장치(230) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(217)는 프로세서(213)의 제어에 따라 버퍼 메모리에 저장된 데이터를 불휘발성 메모리 장치(230)에 기입할 수 있다. 그리고 불휘발성 메모리 장치(230)로부터 독출되는 데이터를 버퍼 메모리로 전달하여 저장할 수 있다.
메모리 인터페이스(217)는 커맨드 제어부(2171), 제 2 라이트 버퍼(2173), 제 2 리드 버퍼(2175) 및 제 2 DMA 엔진(2177)을 포함할 수 있다.
커맨드 제어부(2171)는 프로세서(213)로부터 제공되는 커맨드에 기초하여 불휘발성 메모리 장치(230)로 제어신호를 전송할 수 있다.
제 2 라이트 버퍼(2173)는 라이트 동작 시 버퍼 메모리로부터 전송되는 라이트 데이터를 임시 저장할 수 있다.
제 2 리드 버퍼(2175)는 리드 동작 시 불휘발성 메모리 장치(230)로부터 리드한 데이터를 임시 저장할 수 있다.
제 2 DMA 엔진(2177)은 라이트 동작 시 버퍼 메모리에 저장된 라이트 데이터를 제 2 라이트 버퍼(2173)로 전달하여 저장할 수 있고, 리드 동작 시 제 2 리드 버퍼(2175)에 저장된 리드 데이터를 버퍼 메모리로 전달하여 저장할 수 있다.
컨트롤러(210)는 제2 커맨드의 요약 정보에 포함된 커맨드 타입, 시작 LBA 및 사이즈를 기초로 상술한 제 1 라이트 버퍼(2113), 제 1 리드 버퍼(2115), 제 2 라이트 버퍼(2173) 및 제 2 리드 버퍼(2175) 중 적어도 하나 이상의 사이즈를 상기 제2 커맨드 처리를 위해 사전에 조정할 수 있다.
컨트롤러(210)는 메모리(215)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(200)의 제반 동작을 제어할 수 있다. 컨트롤러(210)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(210)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(210)는 호스트 인터페이스(211), 프로세서(213), 메모리(215) 및 메모리 인터페이스(217)를 포함할 수 있다. 도 2에 도시하지는 않았으나, 컨트롤러(210)는 호스트로부터 제공된 라이트 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(230)로부터 독출된 리드 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수도 있다. ECC 엔진은 메모리 인터페이스(217) 내부 또는 외부에 구비될 수 있다.
호스트 인터페이스(211)는 호스트의 프로토콜에 대응하여 호스트와 데이터 저장 장치(200) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(211)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI express) 프로토콜 중 어느 하나를 통해 호스트와 통신할 수 있다.
프로세서(213)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(213)는 호스트로부터 전송된 요청을 처리할 수 있다. 호스트로부터 전송된 요청을 처리하기 위해서, 프로세서(213)는 메모리(215)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(211), 메모리(215) 및 메모리 인터페이스(217) 등과 같은 내부 장치들 및 불휘발성 메모리 장치(230)의 동작을 제어할 수 있다.
프로세서(213)는 호스트로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(230)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(217)를 통해 불휘발성 메모리 장치(230)로 제공할 수 있다.
메모리(215)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있다. 메모리(215)는 프로세서(213)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(215)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(215)는 프로세서(213)의 동작 메모리(working memory)로서 동작할 수 있다. 도 2에 도시되지는 않았으나, 컨트롤러(210)는 프로세서(213)에 인접하게 배치되는 프로세서 전용 메모리를 더 포함할 수 있으며, 메모리(215)에 저장된 펌웨어 및 메타 데이터는 프로세서 전용 메모리에 로드될 수도 있다.
메모리(215)는 호스트로부터 불휘발성 메모리 장치(230)로 전송될 라이트 데이터 또는 불휘발성 메모리 장치(230)로부터 독출되어 호스트로 전송될 리드 데이터를 임시 저장하기 위한 데이터 버퍼를 포함하도록 구성될 수 있다. 즉, 메모리(215)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
도 2에서는 메모리(215)가 컨트롤러(210)의 내부에 구비된 것을 예를 들어 도시하였으나, 메모리(215)는 컨트롤러(210)의 외부에 구비될 수도 있다.
메모리 인터페이스(217)는 프로세서(213)의 제어에 따라 불휘발성 메모리 장치(230)를 제어할 수 있다. 불휘발성 메모리 장치(230)가 낸드 플래시 메모리로 구성되는 경우, 메모리 인터페이스(217)는 플래시 컨트롤 탑(flash control top, FCT)으로도 불릴 수 있다. 메모리 인터페이스(217)는 프로세서(213)에 의해 생성된 제어 신호들을 불휘발성 메모리 장치(230)로 전송할 수 있다. 제어 신호들은 불휘발성 메모리 장치(230)의 동작을 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 여기에서, 동작 제어 신호는 예를 들어, 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 라이트 인에이블 신호, 리드 인에이블 신호, 데이터 스트로브 신호 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 메모리 인터페이스(217)는 라이트 데이터를 불휘발성 메모리 장치(230)로 전송하거나, 불휘발성 메모리 장치(230)로부터 리드 데이터를 수신할 수 있다.
메모리 인터페이스(217)와 불휘발성 메모리 장치(230)는 복수의 채널들(CH1~CHn))을 통해 연결될 수 있다. 메모리 인터페이스(217)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(230)로 커맨드, 어드레스, 동작 제어 신호 및 데이터(즉, 라이트 데이터) 등과 같은 신호들을 전송할 수 있다. 또한, 메모리 인터페이스(217)는 복수의 채널들(CH1~CHn)을 통해 불휘발성 메모리 장치(230)로부터 상태 신호(예컨대, 레디/비지(ready/busy)) 및 데이터(즉, 리드 데이터) 등을 수신할 수 있다.
불휘발성 메모리 장치(230)는 데이터 저장 장치(200)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(230)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
불휘발성 메모리 장치(230)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi-level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
도 9는 본 발명의 실시 예에 따른 데이터 처리 방법을 설명하기 위한 흐름도이다.
먼저, 호스트 장치(100)는 커맨드 큐(131)에 포함된 복수의 커맨드 저장 영역 각각에 예비 저장 영역을 할당할 수 있다(S101).
다음, 호스트 장치(100)는 커맨드 큐(131)의 제1 커맨드 저장 영역에 제1 커맨드를 인서트(insert)할 수 있다(S103).
다음, 호스트 장치(100)는 커맨드 큐(131)의 제2 커맨드 저장 영역에 제2 커맨드를 인서트할 때(S105), 제2 커맨드의 이전 커맨드인 제1 커맨드의 예비 저장 영역에 제2 커맨드의 요약(summary) 정보를 저장하고, 신규 커맨드 알림을 발생시킬 수 있다(S107).
이때, 호스트 장치(100)는 제1 커맨드의 예비 저장 영역에 제2 커맨드의 요약(summary) 정보를 저장한 후, 제2 커맨드를 커맨드 큐(131)에 인서트하거나, 또는 제1 커맨드의 예비 저장 영역에 제2 커맨드의 요약(summary) 정보를 저장하기 이전에 제2 커맨드를 커맨드 큐(131)에 인서트할 수 있다. 즉, 단계 S105는 운용자의 필요에 따라 순서가 변경될 수 있다.
도시하지 않았지만, 일 예로, 단계 S107는 제2 커맨드를 인서트할 때, 제1 커맨드가 페치(fetch)되었는지 여부를 확인하는 단계 및 확인 결과, 제1 커맨드가 페치 전인 경우, 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장하는 단계를 포함할 수 있다.
다른 예로, 단계 S107에서, 호스트 장치(100)는 제2 커맨드를 인서트할 때, 제1 커맨드의 페치 여부의 미확인 상태에서, 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 제2 커맨드의 요약 정보를 저장할 수 있다.
상술한 바와 같이, 호스트 장치(100)는 제2 커맨드의 요약 정보를 예비 저장 영역에 저장할 때, 제1 커맨드의 페치 여부를 확인하여 결과에 따라 제2 커맨드의 요약 정보를 저장하거나, 또는 제1 커맨드의 페치 여부와 관계없이 제2 커맨드의 요약 정보를 저장할 수 있다.
다음, 데이터 저장 장치(200)는 호스트 장치(100)로부터 전달되는 신규 커맨드 알림을 수신함에 따라, 제1 커맨드를 페치할 수 있다(S109).
다음, 데이터 저장 장치(200)는 제1 커맨드와 함께 전달된 제2 커맨드 요약 정보를 기초로 제2 커맨드와 관련된 예비 동작을 수행할 수 있다(S111).
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(⑧solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 도 10의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽힌 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(200), 도 10의 데이터 저장 장치(2200), 도 12의 데이터 저장 장치(3200) 및 도 13의 데이터 저장 장치(4200)로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 장치(230)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(230)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(230)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(230)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(230)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 처리 시스템 100: 호스트 장치
110, 213: 프로세서 130: 호스트 메모리
131: 커맨드 큐 150: 디바이스 인터페이스
170: 사용자 인터페이스 190: 부가 장치
200: 데이터 저장 장치 210: 컨트롤러
211: 호스트 인터페이스 215: 메모리
217: 메모리 인터페이스 230: 불휘발성 메모리 장치

Claims (24)

  1. 복수의 커맨드 저장 영역들을 포함하는 커맨드 큐를 포함하고, 상기 커맨드 큐에 제1 커맨드를 인서트하고, 상기 커맨드 큐에 상기 제1 커맨드의 다음 커맨드인 제2 커맨드를 인서트할 때 상기 복수의 커맨드 저장 영역들 중 상기 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 상기 제2 커맨드의 요약 정보를 저장하는 호스트 장치; 및
    상기 호스트 장치로부터 신규 커맨드 알림을 수신함에 따라, 상기 커맨드 큐로부터 상기 제1 커맨드 및 상기 제2 커맨드의 상기 요약 정보를 함께 페치하여 저장하는 데이터 저장 장치,
    를 포함하는 데이터 처리 시스템.
  2. 제1항에 있어서,
    상기 호스트 장치는,
    상기 복수의 커맨드 저장 영역들을 포함하고 인서트되는 복수의 커맨드 정보를 상기 복수의 커맨드 저장 영역들에 각각 순차적으로 저장하는 상기 커맨드 큐를 포함하는 호스트 메모리;
    상기 커맨드 큐에 상기 제2 커맨드를 인서트할 때, 상기 제1 커맨드가 저장된 상기 커맨드 저장 영역 내부에 할당된 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 프로세서,
    포함하는 데이터 처리 시스템.
  3. 제2항에 있어서,
    상기 프로세서는,
    상기 제2 커맨드를 상기 커맨드 큐에 인서트할 때, 상기 제1 커맨드가 페치(fetch)되었는지 여부를 확인하고, 페치 전인 경우, 상기 제1 커맨드가 저장된 상기 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 데이터 처리 시스템.
  4. 제2항에 있어서,
    상기 프로세서는,
    상기 제2 커맨드를 상기 커맨드 큐에 인서트할 때, 상기 제1 커맨드의 페치 여부의 미확인 상태에서, 상기 제1 커맨드가 저장된 상기 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 데이터 처리 시스템.
  5. 제2항에 있어서,
    상기 제2 커맨드의 상기 요약 정보를 저장할 때 상기 제2 커맨드 직전의 하나의 이전 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 요약 정보를 저장하도록 설정된 경우,
    상기 프로세서는,
    상기 제2 커맨드 직전의 상기 제1 커맨드가 저장된 상기 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 데이터 처리 시스템.
  6. 제2항에 있어서,
    상기 제1 커맨드는 서로 구분된 복수의 제1 커맨드들을 포함하고,
    상기 제2 커맨드의 상기 요약 정보를 저장할 때 복수의 이전 커맨드들이 저장된 커맨드 저장 영역들의 예비 저장 영역들에 요약 정보를 저장하도록 설정된 경우,
    상기 프로세서는,
    상기 복수의 제1 커맨드들이 저장된 커맨드 저장 영역들의 예비 저장 영역들 각각에 상기 제2 커맨드의 상기 요약 정보를 저장하는 데이터 처리 시스템.
  7. 제6항에 있어서,
    상기 프로세서는,
    상기 복수의 제1 커맨드들이 저장된 상기 커맨드 저장 영역들의 상기 예비 저장 영역들 중 기 설정된 예비 저장 수에 대응되는 하나 이상의 예비 저장 영역들에 상기 제2 커맨드의 상기 요약 정보를 저장하는 데이터 처리 시스템.
  8. 제2항에 있어서,
    상기 프로세서는,
    상기 커맨드 저장 영역에 상기 예비 저장 영역을 할당할 때, 적어도 하나의 제2 커맨드의 요약 정보를 저장할 수 있는 사이즈의 예비 저장 영역을 할당하는 데이터 처리 시스템.
  9. 제1항에 있어서,
    상기 제2 커맨드의 요약 정보는 커맨드 타입, 시작 LBA 및 사이즈를 포함하는 데이터 처리 시스템.
  10. 제1항에 있어서,
    상기 데이터 저장 장치는,
    상기 호스트 장치로부터 상기 신규 커맨드 알림을 수신함에 따라, 상기 커맨드 큐로부터 상기 제1 커맨드 및 상기 제2 커맨드의 상기 요약 정보를 페치하여 저장하고, 상기 제2 커맨드의 상기 요약 정보를 기초로 상기 제2 커맨드와 관련된 예비 동작을 수행하는 컨트롤러; 및
    불휘발성 메모리 장치,
    를 포함하는 데이터 처리 시스템.
  11. 제10항에 있어서,
    상기 제2 커맨드의 상기 요약 정보는 리드 커맨드, 시작 LBA 및 사이즈를 포함하고,
    상기 컨트롤러는,
    상기 리드 커맨드, 상기 시작 LBA 및 상기 사이즈를 기초로 상기 불휘발성 메모리 장치로부터 해당 데이터를 프리페치(prefetch)하여 저장하는 데이터 처리 시스템.
  12. 제10항에 있어서,
    상기 제2 커맨드의 상기 요약 정보는 리드 커맨드, 시작 LBA 및 사이즈를 포함하고,
    상기 컨트롤러는,
    상기 리드 커맨드, 상기 시작 LBA 및 상기 사이즈를 기초로 상기 리드 커맨드에 대한 L2P(logical-to-physical) 어드레스 맵핑 정보를 파악하는 데이터 처리 시스템.
  13. 제10항에 있어서,
    상기 제2 커맨드의 상기 요약 정보는 커맨드 타입, 시작 LBA 및 사이즈를 포함하고 있는 경우,
    상기 컨트롤러는,
    상기 커맨드 타입, 상기 시작 LBA 및 상기 사이즈에 따라 라이트 커맨드 처리 또는 리드 커맨드 처리 시 데이터 입출력을 위한 버퍼의 크기를 조절하는 데이터 처리 시스템.
  14. 복수의 커맨드 저장 영역들을 포함하는 커맨드 큐를 포함하고 인서트되는 복수의 커맨드 정보들을 상기 복수의 커맨드 저장 영역들에 각각 순차적으로 저장하되, 상기 복수의 커맨드 저장 영역들은 예비 저장 영역들을 각각 포함하는, 호스트 메모리; 및
    상기 커맨드 큐에 제1 커맨드를 인서트하고, 상기 커맨드 큐에 상기 제1 커맨드의 다음 커맨드인 제2 커맨드를 인서트할 때, 상기 복수의 커맨드 저장 영역들 중 상기 제1 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 상기 제2 커맨드의 요약 정보를 더 저장하는 프로세서를 포함하는 호스트 장치.
  15. 제14항에 있어서,
    상기 프로세서는,
    상기 제2 커맨드를 인서트할 때, 상기 제1 커맨드가 페치(fetch)되었는지 여부를 확인하고, 페치 전인 경우, 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 호스트 장치.
  16. 제14항에 있어서,
    상기 프로세서는,
    상기 제2 커맨드를 인서트할 때, 상기 제1 커맨드의 페치 여부의 미확인 상태에서, 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 호스트 장치.
  17. 제14항에 있어서,
    상기 제2 커맨드의 상기 요약 정보를 저장할 때 상기 제2 커맨드의 직전의 하나의 이전 커맨드가 저장된 커맨드 저장 영역의 예비 저장 영역에 요약 정보를 저장하도록 설정된 경우,
    상기 프로세서는,
    상기 제2 커맨드 직전의 제1 커맨드가 저장된 상기 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 호스트 장치.
  18. 제14항에 있어서,
    상기 제1 커맨드는 서로 구분된 복수의 제1 커맨드들을 포함하고,
    상기 제2 커맨드의 상기 요약 정보를 저장할 때 복수의 이전 커맨드들이 저장된 커맨드 저장 영역들의 예비 저장 영역들에 요약 정보를 저장하도록 설정된 경우,
    상기 프로세서는,
    상기 복수의 제1 커맨드들이 저장된 커맨드 저장 영역들의 예비 저장 영역들에 각각에 상기 제2 커맨드의 상기 요약 정보를 저장하는 호스트 장치.
  19. 제18항에 있어서,
    상기 프로세서는,
    상기 복수의 제1 커맨드들이 저장된 상기 커맨드 저장 영역들의 상기 예비 저장 영역들 중 기 설정된 예비 저장 수에 대응되는 하나 이상의 예비 저장 영역들에 상기 제2 커맨드의 상기 요약 정보를 저장하는 호스트 장치.
  20. 제14항에 있어서,
    상기 프로세서는,
    상기 커맨드 저장 영역에 상기 예비 저장 영역을 할당할 때, 적어도 하나의 제2 커맨드의 요약 정보를 저장할 수 있는 사이즈의 예비 저장 영역을 할당하는 호스트 장치.
  21. 불휘발성 메모리 장치; 및
    호스트 장치로부터 신규 커맨드 알림을 수신함에 따라, 상기 호스트 장치의 커맨드 큐로부터 제1 커맨드 및 제2 커맨드의 요약 정보를 함께 페치하여 저장하고, 상기 제2 커맨드의 상기 요약 정보를 기초로 상기 제2 커맨드와 관련된 예비 동작을 수행하는 컨트롤러를 포함하고,
    상기 제2 커맨드는 상기 제1 커맨드의 다음 커맨드인 데이터 저장 장치.
  22. 호스트 장치가 커맨드 큐에 포함된 복수의 커맨드 저장 영역들 각각에 예비 저장 영역을 할당하는 단계;
    상기 호스트 장치가 상기 커맨드 큐의 제1 커맨드 저장 영역에 제1 커맨드를 인서트하는 단계;
    상기 호스트 장치가 상기 커맨드 큐의 제2 커맨드 저장 영역에 상기 제1 커맨드의 다음 커맨드인 제2 커맨드를 인서트할 때, 상기 제1 커맨드 저장 영역의 예비 저장 영역에 상기 제2 커맨드의 요약 정보를 저장하고 신규 커맨드 알림을 발생시키는 단계;
    데이터 저장 장치가 상기 제1 커맨드 및 상기 제2 커맨드의 상기 요약 정보를 함께 페치하는 단계; 및
    상기 데이터 저장 장치가 상기 제2 커맨드의 상기 요약 정보를 기초로 상기 제2 커맨드와 관련된 예비 동작을 수행하는 단계,
    를 포함하는 데이터 처리 방법.
  23. 제22항에 있어서,
    상기 제2 커맨드의 상기 요약 정보를 저장하는 단계는,
    상기 호스트 장치가 상기 제2 커맨드를 인서트할 때, 상기 제1 커맨드가 페치(fetch)되었는지 여부를 확인하는 단계; 및
    확인 결과, 상기 제1 커맨드가 페치 전인 경우, 상기 호스트 장치가 상기 제1 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 단계를 포함하는 데이터 처리 방법.
  24. 제22항에 있어서,
    상기 제2 커맨드의 요약 정보를 저장하는 단계는,
    상기 호스트 장치가 상기 제2 커맨드를 인서트할 때, 상기 제1 커맨드의 페치 여부의 미확인 상태에서, 상기 제1 커맨드 저장 영역의 상기 예비 저장 영역에 상기 제2 커맨드의 상기 요약 정보를 저장하는 단계를 포함하는 데이터 처리 방법.
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