KR102788784B1

KR102788784B1 - 게이트 구동부 및 이를 포함하는 표시 장치

Info

Publication number: KR102788784B1
Application number: KR1020200103512A
Authority: KR
Inventors: 노진영; 김홍수; 박세혁; 이효진; 임재근
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-08-18
Filing date: 2020-08-18
Publication date: 2025-04-01
Anticipated expiration: 2040-08-18
Also published as: CN114078446A; US11468853B2; KR20220022526A; US20220059039A1

Abstract

게이트 구동부는 제1 스테이지, 제2 스테이지, 제3 스테이지 및 제4 스테이지를 포함한다. 상기 제1 스테이지는 제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제2 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제3 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제4 스테이지는 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함한다.

Description

게이트 구동부 및 이를 포함하는 표시 장치 {GATE DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것으로, 저주파 구동을 위해 게이트 라인을 2개의 그룹으로 나누어 구동하는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 복수의 에미션 라인들 및 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부, 상기 에미션 라인들에 에미션 신호를 제공하는 에미션 구동부 및 상기 게이트 구동부, 상기 데이터 구동부 및 상기 에미션 구동부를 제어하는 구동 제어부를 포함한다. 또한, 상기 표시 패널 구동부는 상기 표시 패널에 전원 전압 및 초기화 전압을 인가하는 전원 전압 생성부를 더 포함할 수 있다.

상기 구동 제어부는 입력 영상 데이터를 기초로 표시 패널의 구동 주파수를 결정할 수 있다. 상기 입력 영상 데이터가 정지 영상을 갖는 경우 상기 구동 제어부는 상기 표시 패널을 상대적으로 낮은 구동 주파수로 구동하여 표시 장치의 소비 전력을 감소시킬 수 있다.

상기 표시 패널을 낮은 구동 주파수로 구동하기 위해 게이트 구동부는 게이트 라인을 2개의 그룹으로 나누어 구동할 수 있다. 이 때, 게이트 라인을 2개의 그룹으로 나누어 구동하기 위해 상기 게이트 구동부의 스테이지들에 인가되는 클럭 라인이 2배로 증가하여 표시 장치의 데드 스페이스가 증가하는 문제가 있다.

본 발명의 목적은 저주파 구동에서 2개의 게이트 클럭 라인을 이용하여 게이트 라인을 2개의 그룹으로 나누어 구동하는 게이트 구동부를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동부를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동부는 제1 스테이지, 제2 스테이지, 제3 스테이지 및 제4 스테이지를 포함한다. 상기 제1 스테이지는 제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제2 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제3 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제4 스테이지는 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함한다.

본 발명의 일 실시예에 있어서, 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동될 수 있다. 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동될 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 스테이지는 상기 제1 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자, 제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자, 상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자, 상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자, 상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자, 상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자 및 상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 스테이지는 상기 제2 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자, 제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자, 상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자, 상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자, 상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자, 상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자 및 상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제1 스테이지가 상기 제1 게이트 출력 신호를 출력할 수 있다. 상기 제2 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제2 스테이지가 상기 제2 게이트 출력 신호를 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 제1 스테이지의 상기 캐리 단자 및 상기 제2 스테이지의 상기 캐리 단자에 공통적으로 연결되는 수직 개시 신호 라인을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 제1 스테이지의 상기 캐리 단자에 연결되는 제1 수직 개시 신호 라인 및 상기 제2 스테이지의 상기 캐리 단자에 연결되는 제2 수직 개시 신호 라인을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동부는 제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지, 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지, 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지, 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제3 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지, 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제5 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제5 스테이지, 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제5 게이트 출력 신호가 인가되는 캐리 단자 및 제6 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제6 스테이지, 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제4 게이트 출력 신호가 인가되는 캐리 단자 및 제7 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제7 스테이지 및 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제7 게이트 출력 신호가 인가되는 캐리 단자 및 제8 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제8 스테이지를 포함한다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 4N-3 게이트 라인 및 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 4N-1 게이트 라인 및 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력할 수 있다. N은 자연수이다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부 및 구동 제어부를 포함한다. 상기 표시 패널은 복수의 픽셀들을 포함하며 입력 영상 데이터를 기초로 영상을 표시한다. 상기 게이트 구동부는 상기 표시 패널의 게이트 라인에 게이트 신호를 인가한다. 상기 데이터 구동부는 상기 표시 패널의 데이터 라인에 데이터 전압을 인가한다. 상기 구동 제어부는 상기 입력 영상 데이터에 따라 동영상 모드 및 정지 영상 모드를 결정한다. 상기 게이트 구동부는 제1 스테이지, 제2 스테이지, 제3 스테이지 및 제4 스테이지를 포함한다. 상기 제1 스테이지는 제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제2 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제3 스테이지는 상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함한다. 상기 제4 스테이지는 상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함한다.

본 발명의 일 실시예에 있어서, 상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동될 수 있다. 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동될 수 있다.

본 발명의 일 실시예에 있어서, 상기 픽셀들 중 적어도 어느 하나는 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 픽셀 스위칭 소자, 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제2 픽셀 스위칭 소자, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 픽셀 스위칭 소자, 데이터 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 픽셀 스위칭 소자, 상기 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 픽셀 스위칭 소자, 상기 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 유기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 픽셀 스위칭 소자, 상기 데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 유기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 픽셀 스위칭 소자, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 애노드 전극 및 로우 전원 전압이 인가되는 캐소드 전극을 포함하는 상기 유기 발광 소자를 포함할 수 있다.

이와 같은 게이트 구동부 및 상기 게이트 구동부를 포함하는 표시 장치에 따르면, 상기 동영상 모드에서 상기 구동 제어부는 상기 표시 패널을 동영상 구동 주파수로 구동하고, 상기 정지 영상 모드에서 상기 구동 제어부는 상기 표시 패널을 정지 영상 구동 주파수로 구동할 수 있다. 따라서, 표시 장치의 소비 전력을 감소시킬 수 있다.

또한, 상기 정지 영상 모드에서 상기 게이트 구동부는 제1 구간 동안 제1 그룹의 게이트 라인들을 스캐닝하고, 제2 구간 동안 제2 그룹의 게이트 라인들을 스캐닝하여, 픽셀의 전류 리키지로 인한 플리커를 방지할 수 있다.

또한, 상기 정지 영상 모드에서 2개의 게이트 클럭 라인만을 이용하여 게이트 라인을 2개의 그룹으로 나누어 구동하여 표시 장치의 데드 스페이스를 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널의 픽셀을 나타내는 회로도이다.
도 3은 도 2의 픽셀에 인가되는 입력 신호들을 나타내는 타이밍도이다.
도 4는 제1 구동 주파수에서 상기 도 2의 픽셀의 전류 리키지로 인한 휘도의 감소를 나타내는 그래프이다.
도 5는 제2 구동 주파수에서 상기 도 2의 픽셀의 전류 리키지로 인한 휘도의 감소를 나타내는 그래프이다.
도 6은 도 1의 구동 제어부를 나타내는 블록도이다.
도 7은 정지 영상 모드의 도 1의 표시 패널의 휘도를 나타내는 그래프이다.
도 8은 도 1의 게이트 구동부를 나타내는 블록도이다.
도 9는 도 8의 제1 스테이지를 나타내는 회로도이다.
도 10은 도 9의 제1 스테이지의 입출력 신호를 나타내는 타이밍도이다.
도 11은 도 8의 제2 스테이지를 나타내는 회로도이다.
도 12는 도 11의 제2 스테이지의 입출력 신호를 나타내는 타이밍도이다.
도 13은 정지 영상 모드의 제1 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다.
도 14는 정지 영상 모드의 제2 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다.
도 15는 동영상 모드의 제1 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 에미션 구동부(600)를 포함한다. 상기 표시 패널 구동부는 전원 전압 생성부(700)를 더 포함할 수 있다.

예를 들어, 상기 구동 제어부(200) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 데이터 구동부(500) 및 상기 전원 전압 생성부(700)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 게이트 구동부(300), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 게이트 구동부(300), 상기 감마 기준 전압 생성부(400), 상기 데이터 구동부(500) 및 상기 에미션 구동부(600)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 게이트 구동부(300), 상기 감마 기준 전압 생성부(400), 상기 데이터 구동부(500), 상기 에미션 구동부(600) 및 상기 전원 전압 생성부(700)는 일체로 형성될 수 있다.

상기 표시 패널(100)은 복수의 게이트 라인들(GWL, GIL, GBL), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EL) 및 상기 게이트 라인들(GWL, GIL, GBL), 상기 데이터 라인들(DL) 및 상기 에미션 라인들(EL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GWL, GIL, GBL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되며, 상기 에미션 라인들(EL)은 상기 제1 방향(D1)으로 연장된다.

상기 구동 제어부(200)는 외부의 장치로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 백색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 제4 제어 신호(CONT4) 및 데이터 신호(DATA)를 생성한다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 구동 제어부(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 에미션 구동부(600)의 동작을 제어하기 위한 상기 제4 제어 신호(CONT4)를 생성하여 상기 에미션 구동부(600)에 출력한다.

상기 게이트 구동부(300)는 상기 구동 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GWL, GIL, GBL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GWL, GIL, GBL)에 출력할 수 있다. 예를 들어, 상기 게이트 구동부(300)는 상기 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 상기 게이트 구동부(300)는 상기 표시 패널(100) 상에 집적될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

예를 들어, 상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 구동 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 에미션 구동부(600)는 상기 구동 제어부(200)로부터 입력 받은 상기 제4 제어 신호(CONT4)에 응답하여 상기 에미션 라인들(EL)을 구동하기 위한 에미션 신호들을 생성한다. 상기 에미션 구동부(600)는 상기 에미션 신호들을 상기 에미션 라인들(EL)에 출력할 수 있다.

상기 전원 전압 생성부(700)는 상기 표시 패널(100) 및 상기 표시 패널 구동부의 동작에 필요한 전원 전압을 생성할 수 있다. 예를 들어, 상기 전원 전압 생성부(700)는 상기 표시 패널(100)의 픽셀 회로에 하이 전원 전압(ELVDD)을 출력할 수 있다. 예를 들어, 상기 전원 전압 생성부(700)는 상기 표시 패널(100)의 픽셀 회로에 로우 전원 전압(ELVSS)을 출력할 수 있다. 예를 들어, 상기 전원 전압 생성부(700)는 상기 표시 패널(100)의 픽셀 회로에 초기화 전압(VI)을 출력할 수 있다.

도 2는 도 1의 표시 패널(100)의 픽셀을 나타내는 회로도이다. 도 3은 도 2의 픽셀에 인가되는 입력 신호들을 나타내는 타이밍도이다.

도 1 내지 도 3을 참조하면, 상기 표시 패널(100)은 복수의 픽셀들을 포함하고, 상기 픽셀들은 각각 유기 발광 소자(OLED)를 포함한다.

상기 픽셀들은 데이터 기입 게이트 신호(GW), 데이터 초기화 게이트 신호(GI), 유기 발광 소자 초기화 게이트 신호, 상기 데이터 전압(VDATA) 및 상기 에미션 신호(EM)를 입력 받아, 상기 데이터 전압(VDATA)의 레벨에 따라 상기 유기 발광 소자(OLED)를 발광시켜 상기 영상을 표시한다. 본 발명의 일 실시예에서, 상기 유기 발광 소자 초기화 게이트 신호는 상기 데이터 초기화 게이트 신호(GI)와 동일한 신호일 수 있다.

상기 픽셀들 중 적어도 하나는 제1 내지 제7 픽셀 스위칭 소자(T1 내지 T7), 스토리지 캐패시터(CST) 및 상기 유기 발광 소자(OLED)를 포함할 수 있다.

상기 제1 픽셀 스위칭 소자(T1)는 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 입력 전극 및 제3 노드(N3)에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제1 픽셀 스위칭 소자(T1)는 P형 박막 트랜지스터일 수 있다. 상기 제1 픽셀 스위칭 소자(T1)의 제어 전극은 게이트 전극, 상기 제1 픽셀 스위칭 소자(T1)의 입력 전극은 소스 전극, 상기 제1 픽셀 스위칭 소자(T1)의 출력 전극은 드레인 전극일 수 있다.

상기 제2 픽셀 스위칭 소자(T2)는 상기 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 상기 데이터 전압(VDATA)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제2 픽셀 스위칭 소자(T2)는 P형 박막 트랜지스터일 수 있다. 상기 제2 픽셀 스위칭 소자(T2)의 제어 전극은 게이트 전극, 상기 제2 픽셀 스위칭 소자(T2)의 입력 전극은 소스 전극, 상기 제2 픽셀 스위칭 소자(T2)의 출력 전극은 드레인 전극일 수 있다.

상기 제3 픽셀 스위칭 소자(T3-1, T3-2)는 상기 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제3 노드(N3)에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제3 픽셀 스위칭 소자(T3-1, T3-2)는 P형 박막 트랜지스터일 수 있다. 상기 제3 픽셀 스위칭 소자(T3-1, T3-2)의 제어 전극은 게이트 전극, 상기 제3 픽셀 스위칭 소자(T3-1, T3-2)의 입력 전극은 소스 전극, 상기 제3 픽셀 스위칭 소자(T3-1, T3-2)의 출력 전극은 드레인 전극일 수 있다.

도 2에서 보듯이, 상기 제3 픽셀 스위칭 소자는 직렬로 연결되는 2개의 픽셀 스위칭 소자(T3-1, T3-2)로 구성될 수 있다. 이와는 달리, 상기 제3 픽셀 스위칭 소자는 단일 스위칭 소자로 구성될 수도 있다.

상기 제4 픽셀 스위칭 소자(T4-1, T4-2)는 상기 데이터 초기화 게이트 신호(GI)가 인가되는 제어 전극, 초기화 전압(VI)이 인가되는 입력 전극 및 상기 제1 노드(N1)에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)는 P형 박막 트랜지스터일 수 있다. 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)의 제어 전극은 게이트 전극, 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)의 입력 전극은 소스 전극, 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)의 출력 전극은 드레인 전극일 수 있다.

도 2에서 보듯이, 상기 제4 픽셀 스위칭 소자는 직렬로 연결되는 2개의 픽셀 스위칭 소자(T4-1, T4-2)로 구성될 수 있다. 이와는 달리, 상기 제4 픽셀 스위칭 소자는 단일 스위칭 소자로 구성될 수도 있다.

상기 제5 픽셀 스위칭 소자(T5)는 상기 에미션 신호(EM)가 인가되는 제어 전극, 상기 하이 전원 전압(ELVDD)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제5 픽셀 스위칭 소자(T5)는 P형 박막 트랜지스터일 수 있다. 상기 제5 픽셀 스위칭 소자(T5)의 제어 전극은 게이트 전극, 상기 제5 픽셀 스위칭 소자(T5)의 입력 전극은 소스 전극, 상기 제5 픽셀 스위칭 소자(T5)의 출력 전극은 드레인 전극일 수 있다.

상기 제6 픽셀 스위칭 소자(T6)는 상기 에미션 신호(EM)가 인가되는 제어 전극, 상기 제3 노드(N3)에 연결되는 입력 전극 및 상기 유기 발광 소자(OLED)의 애노드 전극에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제6 픽셀 스위칭 소자(T6)는 P형 박막 트랜지스터일 수 있다. 상기 제6 픽셀 스위칭 소자(T6)의 제어 전극은 게이트 전극, 상기 제6 픽셀 스위칭 소자(T6)의 입력 전극은 소스 전극, 상기 제6 픽셀 스위칭 소자(T6)의 출력 전극은 드레인 전극일 수 있다.

상기 제7 픽셀 스위칭 소자(T7)는 상기 유기 발광 소자 초기화 게이트 신호(GI)가 인가되는 제어 전극, 상기 초기화 전압(VI)이 인가되는 입력 전극 및 상기 유기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제7 픽셀 스위칭 소자(T7)는 P형 박막 트랜지스터일 수 있다. 상기 제7 픽셀 스위칭 소자(T7)의 제어 전극은 게이트 전극, 상기 제7 픽셀 스위칭 소자(T7)의 입력 전극은 소스 전극, 상기 제7 픽셀 스위칭 소자(T7)의 출력 전극은 드레인 전극일 수 있다.

상기 스토리지 캐패시터(CST)는 상기 하이 전원 전압(ELVDD)이 인가되는 제1 전극 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함한다.

상기 유기 발광 소자(OLED)는 상기 애노드 전극 및 로우 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함한다.

도 3을 보면, 제N 행에 배치되는 픽셀은 제1 구간(DU1) 동안 상기 데이터 초기화 게이트 신호(GI[N])에 의해 상기 제1 노드(N1) 및 상기 스토리지 캐패시터(CST)가 초기화 된다. 상기 제1 구간(DU1) 동안 상기 유기 발광 소자 초기화 게이트 신호(GI[N])에 의해 상기 유기 발광 소자(OLED)의 상기 애노드 전극이 초기화 된다. 제2 구간(DU2) 동안 상기 데이터 기입 게이트 신호(GW[N])에 의해 상기 제1 픽셀 스위칭 소자(T1)의 쓰레스홀드 전압(|VTH|)이 보상되고, 상기 쓰레스홀드 전압(|VTH|)이 보상된 상기 데이터 전압(VDATA)이 상기 제1 노드(N1)에 기입된다. 제4 구간(DU4), 제5 구간(DU5) 및 그 이후로 상기 에미션 신호(EM[N])에 의해 상기 유기 발광 소자(OLED)가 발광하여 상기 제N 행에 배치되는 픽셀은 영상을 표시한다.

제N+1 행에 배치되는 픽셀은 상기 제2 구간(DU2) 동안 상기 데이터 초기화 게이트 신호(GI[N+1])에 의해 상기 제1 노드(N1) 및 상기 스토리지 캐패시터(CST)가 초기화 된다. 상기 제2 구간(DU2) 동안 상기 유기 발광 소자 초기화 게이트 신호(GI[N+1])에 의해 상기 유기 발광 소자(OLED)의 상기 애노드 전극이 초기화 된다. 상기 제3 구간(DU3) 동안 상기 데이터 기입 게이트 신호(GW[N+1])에 의해 상기 제1 픽셀 스위칭 소자(T1)의 쓰레스홀드 전압(|VTH|)이 보상되고, 상기 쓰레스홀드 전압(|VTH|)이 보상된 상기 데이터 전압(VDATA)이 상기 제1 노드(N1)에 기입된다. 상기 제5 구간(DU5) 및 그 이후로 상기 에미션 신호(EM[N+1])에 의해 상기 유기 발광 소자(OLED)가 발광하여 상기 제N+1 행에 배치되는 픽셀은 영상을 표시한다.

상기 제1 구간(DU1)에 상기 제N 행의 픽셀에 대응하는 상기 데이터 초기화 게이트 신호(GI[N])가 활성화 레벨을 가질 수 있다. 예를 들어, 상기 데이터 초기화 게이트 신호(GI[N])의 상기 활성화 레벨은 로우 레벨일 수 있다. 상기 데이터 초기화 게이트 신호(GI[N])가 상기 활성화 레벨을 가질 때, 상기 제N 행의 픽셀의 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)가 턴 온되어, 상기 초기화 전압(VI)이 상기 제1 노드(N1)에 인가될 수 있다.

상기 제1 구간(DU1)에는 상기 유기 발광 소자 초기화 게이트 신호(GI[N])가 활성화 레벨을 가질 수 있다. 본 실시예에서, 상기 유기 발광 소자 초기화 게이트 신호(GI[N])는 상기 데이터 초기화 게이트 신호(GI[N])와 동일한 신호일 수 있다. 상기 유기 발광 소자 초기화 게이트 신호(GI[N])가 상기 활성화 레벨을 가질 때, 상기 제N 행의 픽셀의 상기 제7 픽셀 스위칭 소자(T7)가 턴 온되어, 상기 초기화 전압(VI)이 상기 제N 행의 픽셀의 상기 유기 발광 소자(OLED)의 애노드 전극에 인가될 수 있다.

상기 제2 구간(DU2)에는 상기 제N 행의 픽셀에 대응하는 상기 데이터 기입 게이트 신호(GW[N])가 활성화 레벨을 가질 수 있다. 예를 들어, 상기 데이터 기입 게이트 신호(GW[N])의 상기 활성화 레벨은 로우 레벨일 수 있다. 상기 데이터 기입 게이트 신호(GW[N])가 상기 활성화 레벨을 가질 때, 상기 제N 행의 픽셀의 상기 제2 픽셀 스위칭 소자(T2) 및 상기 제3 픽셀 스위칭 소자(T3-1, T3-2)가 턴 온된다. 또한, 상기 초기화 전압(VI)에 의해 상기 제N 행의 픽셀의 상기 제1 픽셀 스위칭 소자(T1)도 턴 온된다.

상기 턴 온된 제1 내지 제3 픽셀 스위칭 소자(T1, T2, T3)에 의해 형성된 경로를 따라, 상기 제N 행의 픽셀의 상기 제1 노드(N1)에는 상기 데이터 전압(VDATA)에서 상기 제1 픽셀 스위칭 소자(T1)의 쓰레스홀드 전압의 절대값(|VTH|)만큼 뺀 전압이 설정된다.

상기 제4 구간(DU4) 및 상기 제5 구간(DU5)에는 상기 제N 행의 픽셀에 대응하는 상기 에미션 신호(EM[N])가 활성화 레벨을 가질 수 있다. 예를 들어, 상기 에미션 신호(EM[N])의 상기 활성화 레벨은 로우 레벨일 수 있다. 상기 에미션 신호(EM[N])가 상기 활성화 레벨을 가질 때, 상기 제N 행의 픽셀의 상기 제5 픽셀 스위칭 소자(T5) 및 상기 제6 픽셀 스위칭 소자(T6)가 턴 온된다. 또한, 상기 데이터 전압(VDATA)에 의해 상기 제N 행의 픽셀의 상기 제1 픽셀 스위칭 소자(T1)도 턴 온된다.

도 4는 제1 구동 주파수에서 상기 도 2의 픽셀의 전류 리키지로 인한 휘도의 감소를 나타내는 그래프이다. 도 5는 제2 구동 주파수에서 상기 도 2의 픽셀의 전류 리키지로 인한 휘도의 감소를 나타내는 그래프이다.

도 1 내지 도 5를 참조하면, 상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)에 따라 동영상 모드 및 정지 영상 모드를 결정할 수 있다. 상기 동영상 모드에서 상기 구동 제어부(200)는 상기 표시 패널(100)을 동영상 구동 주파수로 구동하고, 상기 정지 영상 모드에서 상기 구동 제어부(200)는 상기 표시 패널(100)을 정지 영상 구동 주파수로 구동할 수 있다.

예를 들어, 상기 동영상 구동 주파수는 60Hz일 수 있다. 이와 달리, 상기 동영상 구동 주파수는 120Hz 또는 240Hz일 수 있다. 상기 정지 영상 구동 주파수는 상기 동영상 구동 주파수보다 작거나 같을 수 있다. 상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)에 따라 상기 정지 영상 구동 주파수를 적절히 결정할 수 있다.

도 4는 상기 구동 주파수가 60Hz인 경우를 예시하며, 도 5는 상기 구동 주파수가 30Hz인 경우를 예시한다. 상기 픽셀(P)의 상기 제3 픽셀 스위칭 소자(T3-1, T3-2) 및 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)를 통해 전류의 리키지가 발생할 수 있으며, 이러한 전류 리키지를 통해 표시 패널(100)의 휘도가 감소하게 된다. 도 4의 경우, 구동 주파수가 상대적으로 높으며, 상기 데이터 전압(VDATA)이 빠른 주기로 리프레쉬되므로 전류 리키지로 인한 휘도의 감소가 상대적으로 적다. 예를 들어, 도 4에서, 상기 표시 패널(100)의 휘도는 전류 리키지로 인해 제1 휘도(L1)로부터 제2 휘도(L2)로 감소될 수 있다. 반면, 도 5의 경우, 구동 주파수가 상대적으로 낮으며, 상기 데이터 전압(VDATA)이 느린 주기로 리프레쉬되므로 전류 리키지로 인한 휘도의 감소가 상대적으로 크다. 예를 들어, 도 5에서, 상기 표시 패널(100)의 휘도는 전류 리키지로 인해 제1 휘도(L1)로부터 제3 휘도(L3)로 감소될 수 있다. 도 5의 휘도의 감소는 화면이 깜박거리는 플리커 현상을 발생시킬 수 있다.

상기 픽셀(P)이 발광하는 구간에서 제4 노드(N4) 및 제5 노드(N5)의 전압은 플로팅되어 거의 게이트 신호의 하이 레벨에 이르게 되고, 이로 인해 리키지 전류는 상기 제3 픽셀 스위칭 소자(T3-1, T3-2) 및 상기 제4 픽셀 스위칭 소자(T4-1, T4-2)로부터 상기 스토리지 캐패시터(CST) 방향으로 흐르게 된다.

도 6은 도 1의 구동 제어부(200)를 나타내는 블록도이다. 도 7은 정지 영상 모드의 도 1의 표시 패널(100)의 휘도를 나타내는 그래프이다.

도 1 내지 도 7을 참조하면, 상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)에 따라 동영상 모드 및 정지 영상 모드를 결정할 수 있다. 상기 동영상 모드에서 상기 구동 제어부(200)는 상기 게이트 구동부(300)를 동영상 구동 주파수로 구동하고, 상기 정지 영상 모드에서 상기 구동 제어부(200)는 상기 게이트 구동부(300)를 정지 영상 구동 주파수로 구동할 수 있다.

예를 들어, 상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)가 정지 영상인지 동영상인지 판단하는 정지 영상 판단부(220) 및 상기 입력 영상 데이터(IMG)가 정지 영상인지 동영상인지에 따라 상기 게이트 구동부(300)의 구동 주파수를 결정하는 구동 주파수 결정부(240)를 포함할 수 있다.

본 실시예에서, 상기 정지 영상 구동 주파수는 상기 동영상 구동 주파수의 절반일 수 있다. 예를 들어, 상기 동영상 구동 주파수가 60Hz일 때, 상기 정지 영상 구동 주파수는 30Hz일 수 있다. 예를 들어, 상기 동영상 구동 주파수가 120Hz일 때, 상기 정지 영상 구동 주파수는 60Hz일 수 있다.

예를 들어, 상기 입력 영상 데이터(IMG)가 정지 영상일 때(정지 영상 모드), 상기 게이트 구동부(300)는 제1 프레임(F1(ODD)) 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임(F2(EVEN)) 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력할 수 있다. 이와 마찬가지로, 상기 입력 영상 데이터(IMG)가 정지 영상일 때, 상기 게이트 구동부(300)는 제3 프레임(F3(ODD)) 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제4 프레임(F4(EVEN)) 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력할 수 있다.

반면, 상기 입력 영상 데이터(IMG)가 동영상일 때(동영상 모드), 상기 게이트 구동부(300)는 제1 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력할 수 있다.

도 7을 보면, 상기 정지 영상 모드의 경우 제1 구간(F1, F3) 동안 상기 홀수 번째 게이트 라인들이 스캐닝되어, 홀수 번째 게이트 라인에 연결된 픽셀들에 데이터 전압이 기입될 수 있다. 또한, 상기 정지 영상 모드의 경우 제2 구간(F2, F4) 동안 상기 짝수 번째 게이트 라인들이 스캐닝되어, 짝수 번째 게이트 라인에 연결된 픽셀들에 데이터 전압이 기입될 수 있다.

사용자에게는 상기 홀수 번째 게이트 라인에 연결된 픽셀들의 휘도(L(ODD))와 상기 짝수 번째 게이트 라인에 연결된 픽셀들의 휘도(L(EVEN))의 평균 휘도(L(AVG))가 시인될 수 있다. 따라서, 상기 정지 영상 모드에서는 상대적으로 낮은 구동 주파수로도 휘도의 감소를 최소화하여, 사용자에게 플리커가 시인되는 것을 방지할 수 있다.

도 8은 도 1의 게이트 구동부(300)를 나타내는 블록도이다. 도 9는 도 8의 제1 스테이지(ST[1])를 나타내는 회로도이다. 도 10은 도 9의 제1 스테이지(ST[1])의 입출력 신호를 나타내는 타이밍도이다. 도 11은 도 8의 제2 스테이지(ST[2])를 나타내는 회로도이다. 도 12는 도 11의 제2 스테이지(ST[2])의 입출력 신호를 나타내는 타이밍도이다.

도 1 내지 도 12를 참조하면, 상기 게이트 구동부(300)는 복수의 게이트 출력 신호를 출력하는 복수의 스테이지를 포함할 수 있다. 예를 들어, 상기 스테이지에서 출력되는 상기 게이트 출력 신호를 이용하여, 상기 데이터 기입 게이트 신호(GW) 및 데이터 초기화 게이트 신호(GI)를 생성할 수 있다.

도 7에서 도시한 정지 영상 모드의 동작을 구현하기 위해, 상기 게이트 구동부(300)는 제1 구간(예컨대, 홀수 번째 프레임) 동안 제1 그룹의 게이트 라인들(예컨대, 홀수 번째 게이트 라인들)을 스캐닝하고, 제2 구간(예컨대, 짝수 번째 프레임) 동안 제2 그룹의 게이트 라인들(예컨대, 짝수 번째 게이트 라인들)을 스캐닝할 수 있다.

상기 게이트 구동부(300)는 제1 내지 제X 스테이지들(ST[1] 내지 ST[X])을 포함할 수 있다. 여기서 8이상의 자연수이다. X는 상기 표시 패널(100)의 픽셀 행의 개수보다 크거나 같을 수 있다. 도 8에서는 X가 짝수인 경우를 예시하였으나, 이와는 달리, X는 홀수일 수도 있다.

상기 게이트 구동부(300)는 제1 스테이지(ST[1]), 제2 스테이지(ST[2]), 제3 스테이지(ST[3]) 및 제4 스테이지(ST[4])를 포함한다.

상기 제1 스테이지(ST[1])는 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 수직 개시 신호(FLM)가 인가되는 캐리 단자 및 제1 게이트 출력 신호(SCAN[1])를 출력하는 출력 단자를 포함한다.

상기 제2 스테이지(ST[2])는 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 수직 개시 신호(FLM)가 인가되는 캐리 단자 및 제2 게이트 출력 신호(SCAN[1])를 출력하는 출력 단자를 포함한다.

상기 제3 스테이지(ST[3])는 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호(SCAN[1])가 인가되는 캐리 단자 및 제3 게이트 출력 신호(SCAN[3])를 출력하는 출력 단자를 포함한다.

상기 제4 스테이지(ST[4])는 상기 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호(SCAN[2])가 인가되는 캐리 단자 및 제4 게이트 출력 신호(SCAN[4])를 출력하는 출력 단자를 포함한다.

이와 같이, 상기 제1 스테이지(ST[1]) 및 상기 제2 스테이지(ST[2])는 캐리 단자에서 상기 수직 개시 신호(FLM)를 수신하고, 제2 스테이지(ST[2]) 이후의 스테이지들(ST[3] 내지 ST[X])은 캐리 단자에서 2단계 이전 스테이지의 게이트 출력 신호를 캐리 신호로 수신한다. 즉, 제3 스테이지(ST[3])의 캐리 단자는 상기 제1 게이트 출력 신호(SCAN[1])를 수신하고, 제4 스테이지(ST[4])의 캐리 단자는 상기 제3 게이트 출력 신호(SCAN[3])를 수신하며, 제X-1 스테이지(ST[X-1])의 캐리 단자는 제X-3 게이트 출력 신호(SCAN[X-3])를 수신하고, 제X 스테이지(ST[X])의 캐리 단자는 상기 제X-2 게이트 출력 신호(SCAN[X-1])를 수신할 수 있다.

본 실시예에서, 상기 게이트 구동부(300)는 상기 제1 스테이지(ST[1])의 상기 캐리 단자 및 상기 제2 스테이지(ST[2])의 상기 캐리 단자에 공통적으로 연결되는 수직 개시 신호 라인을 더 포함할 수 있다.

또한, 상기 제1 스테이지(ST[1]) 및 상기 제4 스테이지(ST[4])는 제1 클럭 단자 및 제2 클럭 단자에서 상기 제1 클럭 신호(CLK1)와 상기 제2 클럭 신호(CLK2)를 각각 수신하는 반면, 상기 제2 스테이지(ST[2]) 및 상기 제3 스테이지(ST[3])는 제1 클럭 단자 및 제2 클럭 단자에서 상기 제2 클럭 신호(CLK2)와 상기 제1 클럭 신호(CLK1)를 각각 수신할 수 있다. 이와 같은 제1 및 제2 클럭 신호(CLK1, CLK2)의 엇갈림 방식의 인가는 제4 스테이지 이후의 스테이지들(ST[5] 내지 ST[X])에서도 4개의 스테이지 단위로 반복될 수 있다.

도 8에서 보듯이, 상기 게이트 구동부(300)는 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 출력하는 2개의 게이트 클럭 라인을 더 포함할 수 있다. 상기 게이트 구동부(300)는 2개의 게이트 클럭 라인만을 이용하여 게이트 라인을 2개의 그룹으로 나누어 구동할 수 있다.

도 9를 보면, 상기 제1 스테이지(ST[1])는 제1 내지 제7 스위칭 소자(M1 내지 M7), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다.

상기 제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)가 인가되는 제어 전극, 상기 수직 개시 신호(FLM)가 인가되는 입력 전극 및 제1 컨트롤 노드(Q[1])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제1 스위칭 소자(M1)는 P형 박막 트랜지스터일 수 있다. 상기 제1 스위칭 소자(M1)의 제어 전극은 게이트 전극, 상기 제1 스위칭 소자(M1)의 입력 전극은 소스 전극, 상기 제1 스위칭 소자(M1)의 출력 전극은 드레인 전극일 수 있다.

상기 제2 스위칭 소자(M2)는 제2 컨트롤 노드(Qb[1])에 연결되는 제어 전극, 제1 게이트 전원 전압(VGH)이 인가되는 입력 전극 및 제3 스위칭 소자(M3)의 입력 전극에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제2 스위칭 소자(M2)는 P형 박막 트랜지스터일 수 있다. 상기 제2 스위칭 소자(M2)의 제어 전극은 게이트 전극, 상기 제2 스위칭 소자(M2)의 입력 전극은 소스 전극, 상기 제2 스위칭 소자(M2)의 출력 전극은 드레인 전극일 수 있다.

상기 제3 스위칭 소자(M3)는 상기 제2 클럭 신호(CLK2)가 인가되는 제어 전극, 상기 제2 스위칭 소자(M2)의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드(Q[1])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제3 스위칭 소자(M3)는 P형 박막 트랜지스터일 수 있다. 상기 제3 스위칭 소자(M3)의 제어 전극은 게이트 전극, 상기 제3 스위칭 소자(M3)의 입력 전극은 소스 전극, 상기 제3 스위칭 소자(M3)의 출력 전극은 드레인 전극일 수 있다.

상기 제4 스위칭 소자(M4)는 상기 제1 컨트롤 노드(Q[1])에 연결되는 제어 전극, 상기 제2 컨트롤 노드(Qb[1])에 연결되는 입력 전극 및 상기 제1 컨트롤 노드(Q[1])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제4 스위칭 소자(M4)는 P형 박막 트랜지스터일 수 있다. 상기 제4 스위칭 소자(M4)의 제어 전극은 게이트 전극, 상기 제4 스위칭 소자(M4)의 입력 전극은 소스 전극, 상기 제4 스위칭 소자(M4)의 출력 전극은 드레인 전극일 수 있다.

상기 제5 스위칭 소자(M5)는 상기 제1 클럭 신호(CLK1)가 인가되는 제어 전극, 상기 제1 게이트 전원 전압(VGH)과 다른 제2 게이트 전원 전압(VGL)이 인가되는 입력 전극 및 상기 제2 컨트롤 노드(Qb[1])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제5 스위칭 소자(M5)는 P형 박막 트랜지스터일 수 있다. 상기 제5 스위칭 소자(M5)의 제어 전극은 게이트 전극, 상기 제5 스위칭 소자(M5)의 입력 전극은 소스 전극, 상기 제5 스위칭 소자(M5)의 출력 전극은 드레인 전극일 수 있다.

상기 제6 스위칭 소자(M6)는 상기 제2 컨트롤 노드(Qb[1])에 연결되는 제어 전극, 상기 제1 게이트 전원 전압(VGH)이 인가되는 입력 전극 및 출력 단자(SCAN[1])에 연결되는 출력 전극을 포함한다. 상기 출력 단자(SCAN[1])는 현재 스테이지의 스캔 신호를 출력하는 노드일 수 있다. 예를 들어, 상기 제6 스위칭 소자(M6)는 P형 박막 트랜지스터일 수 있다. 상기 제6 스위칭 소자(M6)의 제어 전극은 게이트 전극, 상기 제6 스위칭 소자(M6)의 입력 전극은 소스 전극, 상기 제6 스위칭 소자(M6)의 출력 전극은 드레인 전극일 수 있다.

상기 제7 스위칭 소자(M7)는 상기 제1 컨트롤 노드(Q[1])에 연결되는 제어 전극, 상기 제2 클럭 신호(CLK2)가 인가되는 입력 전극 및 상기 출력 단자(SCAN[1])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제7 스위칭 소자(M7)는 P형 박막 트랜지스터일 수 있다. 상기 제7 스위칭 소자(M7)의 제어 전극은 게이트 전극, 상기 제7 스위칭 소자(M7)의 입력 전극은 소스 전극, 상기 제7 스위칭 소자(M7)의 출력 전극은 드레인 전극일 수 있다.

상기 제1 캐패시터(C1)는 상기 출력 단자(SCAN[1])에 연결되는 제1 전극 및 상기 제1 컨트롤 노드(Q[1])에 연결되는 제2 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 제1 게이트 전원 전압(VGH)이 인가되는 제1 전극 및 상기 제2 컨트롤 노드(Qb[1])에 연결되는 제2 전극을 포함한다.

도 10을 보면, 제1, 제3, 제5, 제7 구동 구간(TM1, TM3, TM5, TM7) 내에서 상기 제1 클럭 신호(CLK1)가 활성화 레벨을 가질 수 있다. 제2, 제4, 제6 구동 구간(TM2, TM4, TM6) 내에서 상기 제2 클럭 신호(CLK2)가 활성화 레벨을 가질 수 있다.

상기 제3 구동 구간(TM3)에서 상기 제1 클럭 신호(CLK1)에 의해 상기 제1 스위칭 소자(M1)가 턴 온되고, 상기 수직 개시 신호(FLM)가 활성화 레벨을 가지므로, 상기 제1 컨트롤 노드의 전압(Q[1])은 제1 로우 레벨을 가질 수 있다.

상기 제3 구동 구간(TM3)에서 상기 제2 컨트롤 노드의 전압(Qb[1])도 상기 제4 스위칭 소자(M4) 및 상기 제5 스위칭 소자(M5)에 의해 로우 레벨을 가질 수 있다.

상기 제4 구동 구간(TM4)에 상기 제1 컨트롤 노드의 전압(Q[1])은 상기 제3 스위칭 소자(M3) 및 상기 제1 캐패시터(C1)에 의해 차지 부스팅되어 제2 로우 레벨을 가질 수 있다.

상기 제4 구동 구간(TM4)에서 상기 제1 컨트롤 노드의 전압(Q[1])에 의해 상기 제7 스위칭 소자(M7)가 턴 온되며, 상기 출력 단자는 상기 제2 클럭 신호(CLK2)의 펄스를 상기 제1 스테이지의 게이트 출력 신호(SCAN[1])로 출력한다.

상기 제5 구동 구간(TM5)에서 상기 제1 컨트롤 노드의 전압(Q[1])은 다시 하이 레벨로 복귀하고, 상기 제1 스테이지(ST[1])의 게이트 출력 신호(SCAN[1]) 역시 하이 레벨로 복귀한다.

상기 제2 컨트롤 노드의 전압(Qb[1])은 상기 제3 구동 구간(TM3)의 말미의 상기 수직 개시 신호(FLM)의 라이징 에지에서 상기 제4 스위칭 소자(M4) 및 상기 제5 스위칭 소자(M5)에 의해 하이 레벨로 변할 수 있다.

상기 제2 컨트롤 노드의 전압(Qb[1])은 상기 제4 구동 구간(TM4) 동안 상기 하이 레벨을 유지하며, 상기 제5 구동 구간(TM5) 내의 상기 제1 클럭 신호(CK1)의 폴링 에지에서 상기 로우 레벨로 변할 수 있다.

제3 스테이지(ST[3])는 상기 수직 개시 신호(FLM) 대신에 상기 제1 스테이지(ST[1])의 게이트 출력 신호(SCAN[1])를 캐리 신호로 수신하며, 상기 제3 스테이지(ST[3])는 상기 제1 스테이지(ST[1])에 비해 하나의 구동 구간 이후(TM5)에 펄스를 출력하게 된다.

도 11을 보면, 상기 제3 스테이지(ST[2])는 제1 내지 제7 스위칭 소자(M1 내지 M7), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다.

상기 제1 스위칭 소자(M1)는 상기 제2 클럭 신호(CLK2)가 인가되는 제어 전극, 상기 수직 개시 신호(FLM)가 인가되는 입력 전극 및 제1 컨트롤 노드(Q[2])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제1 스위칭 소자(M1)는 P형 박막 트랜지스터일 수 있다. 상기 제1 스위칭 소자(M1)의 제어 전극은 게이트 전극, 상기 제1 스위칭 소자(M1)의 입력 전극은 소스 전극, 상기 제1 스위칭 소자(M1)의 출력 전극은 드레인 전극일 수 있다.

상기 제2 스위칭 소자(M2)는 제2 컨트롤 노드(Qb[2])에 연결되는 제어 전극, 제1 게이트 전원 전압(VGH)이 인가되는 입력 전극 및 제3 스위칭 소자(M3)의 입력 전극에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제2 스위칭 소자(M2)는 P형 박막 트랜지스터일 수 있다. 상기 제2 스위칭 소자(M2)의 제어 전극은 게이트 전극, 상기 제2 스위칭 소자(M2)의 입력 전극은 소스 전극, 상기 제2 스위칭 소자(M2)의 출력 전극은 드레인 전극일 수 있다.

상기 제3 스위칭 소자(M3)는 상기 제1 클럭 신호(CLK1)가 인가되는 제어 전극, 상기 제2 스위칭 소자(M2)의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드(Q[2])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제3 스위칭 소자(M3)는 P형 박막 트랜지스터일 수 있다. 상기 제3 스위칭 소자(M3)의 제어 전극은 게이트 전극, 상기 제3 스위칭 소자(M3)의 입력 전극은 소스 전극, 상기 제3 스위칭 소자(M3)의 출력 전극은 드레인 전극일 수 있다.

상기 제4 스위칭 소자(M4)는 상기 제1 컨트롤 노드(Q[2])에 연결되는 제어 전극, 상기 제2 컨트롤 노드(Qb[2])에 연결되는 입력 전극 및 상기 제1 컨트롤 노드(Q[2])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제4 스위칭 소자(M4)는 P형 박막 트랜지스터일 수 있다. 상기 제4 스위칭 소자(M4)의 제어 전극은 게이트 전극, 상기 제4 스위칭 소자(M4)의 입력 전극은 소스 전극, 상기 제4 스위칭 소자(M4)의 출력 전극은 드레인 전극일 수 있다.

상기 제5 스위칭 소자(M5)는 상기 제2 클럭 신호(CLK2)가 인가되는 제어 전극, 상기 제2 게이트 전원 전압(VGL)이 인가되는 입력 전극 및 상기 제2 컨트롤 노드(Qb[2])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제5 스위칭 소자(M5)는 P형 박막 트랜지스터일 수 있다. 상기 제5 스위칭 소자(M5)의 제어 전극은 게이트 전극, 상기 제5 스위칭 소자(M5)의 입력 전극은 소스 전극, 상기 제5 스위칭 소자(M5)의 출력 전극은 드레인 전극일 수 있다.

상기 제6 스위칭 소자(M6)는 상기 제2 컨트롤 노드(Qb[2])에 연결되는 제어 전극, 상기 제1 게이트 전원 전압(VGH)이 인가되는 입력 전극 및 출력 단자(SCAN[2])에 연결되는 출력 전극을 포함한다. 상기 출력 단자(SCAN[2])는 현재 스테이지의 스캔 신호를 출력하는 노드일 수 있다. 예를 들어, 상기 제6 스위칭 소자(M6)는 P형 박막 트랜지스터일 수 있다. 상기 제6 스위칭 소자(M6)의 제어 전극은 게이트 전극, 상기 제6 스위칭 소자(M6)의 입력 전극은 소스 전극, 상기 제6 스위칭 소자(M6)의 출력 전극은 드레인 전극일 수 있다.

상기 제7 스위칭 소자(M7)는 상기 제1 컨트롤 노드(Q[2])에 연결되는 제어 전극, 상기 제1 클럭 신호(CLK1)가 인가되는 입력 전극 및 상기 출력 단자(SCAN[2])에 연결되는 출력 전극을 포함한다. 예를 들어, 상기 제7 스위칭 소자(M7)는 P형 박막 트랜지스터일 수 있다. 상기 제7 스위칭 소자(M7)의 제어 전극은 게이트 전극, 상기 제7 스위칭 소자(M7)의 입력 전극은 소스 전극, 상기 제7 스위칭 소자(M7)의 출력 전극은 드레인 전극일 수 있다.

상기 제1 캐패시터(C1)는 상기 출력 단자(SCAN[2])에 연결되는 제1 전극 및 상기 제1 컨트롤 노드(Q[2])에 연결되는 제2 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 제1 게이트 전원 전압(VGH)이 인가되는 제1 전극 및 상기 제2 컨트롤 노드(Qb[2])에 연결되는 제2 전극을 포함한다.

도 12를 보면, 제1, 제3, 제5, 제7 구동 구간(TM1, TM3, TM5, TM7) 내에서 상기 제1 클럭 신호(CLK1)가 활성화 레벨을 가질 수 있다. 제2, 제4, 제6 구동 구간(TM2, TM4, TM6) 내에서 상기 제2 클럭 신호(CLK2)가 활성화 레벨을 가질 수 있다.

도 12에서는 상기 수직 개시 신호(FLM)가 제3 구동 구간(TM3)이 아닌 제4 구동 구간(TM4)에서 활성화되고, 그에 따라, 상기 제1 컨트롤 노드(Q[2])의 신호, 상기 제2 컨트롤 노드(Qb[2])의 신호가 도 10에 비해 하나의 구동 구간만큼 늦춰지게 된다. 이와 마찬가지로, 상기 제2 스테이지(ST[2])의 게이트 출력 신호(SCAN[2])는 도 10의 상기 제1 스테이지(ST[1])의 게이트 출력 신호(SCAN[2])의 파형보다 하나의 구동 구간만큼 늦춰지고, 상기 제4 스테이지(ST[4])의 게이트 출력 신호(SCAN[4])는 도 10의 상기 제3 스테이지(ST[3])의 게이트 출력 신호(SCAN[3])의 파형보다 하나의 구동 구간만큼 늦춰질 수 있다.

도 10을 보면, 상기 제1 클럭 신호(CLK1)의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호(FLM)에 응답하여, 상기 제1 스테이지(ST[1])가 상기 제1 게이트 출력 신호(SCAN[1])를 출력할 수 있다. 도 12를 보면, 상기 제2 클럭 신호(CLK1)의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호(FLM)에 응답하여, 상기 제2 스테이지(ST[2])가 상기 제2 게이트 출력 신호(SCAN[2])를 출력할 수 있다.

도 13은 정지 영상 모드의 제1 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다. 도 14는 정지 영상 모드의 제2 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다. 도 15는 동영상 모드의 제1 프레임의 도 1의 게이트 구동부의 출력 신호를 나타내는 타이밍도이다.

도 13을 보면, 상기 정지 영상 모드의 제1 프레임(ODD FRAME)에서 상기 홀수 번째 게이트 라인들에는 홀수 번째 게이트 출력 신호들(SCAN[1], SCAN[3], ..., SCAN[X-3], SCAN[X-1])이 출력되고, 상기 짝수 번째 게이트 라인들에는 게이트 출력 신호가 출력되지 않을 수 있다.

도 14를 보면, 상기 정지 영상 모드의 제2 프레임(EVEN FRAME)에서 상기 짝수 번째 게이트 라인들에는 짝수 번째 게이트 출력 신호들(SCAN[2], SCAN[4], ..., SCAN[X-2], SCAN[X])이 출력되고, 상기 홀수 번째 게이트 라인들에는 게이트 출력 신호가 출력되지 않을 수 있다.

도 15를 보면, 상기 동영상 모드에서, 상기 게이트 구동부(300)는 제1 프레임(NORMAL FRAME)의 제1 서브 프레임(ODD SUBFRAME) 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들(SCAN[1], SCAN[3], ..., SCAN[X-3], SCAN[X-1])을 출력하고, 상기 제1 프레임(NORMAL FRAME)의 제2 서브 프레임(EVEN SUBFRAME) 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들(SCAN[2], SCAN[4], ..., SCAN[X-2], SCAN[X])을 출력할 수 있다.

본 실시예에 따르면, 상기 동영상 모드에서 상기 구동 제어부(200)는 상기 표시 패널(100)을 동영상 구동 주파수로 구동하고, 상기 정지 영상 모드에서 상기 구동 제어부(200)는 상기 표시 패널(100)을 정지 영상 구동 주파수로 구동할 수 있다. 따라서, 표시 장치의 소비 전력을 감소시킬 수 있다.

또한, 상기 정지 영상 모드에서 상기 게이트 구동부(300)는 제1 구간 동안 제1 그룹의 게이트 라인들을 스캐닝하고, 제2 구간 동안 제2 그룹의 게이트 라인들을 스캐닝하여, 픽셀의 전류 리키지로 인한 플리커를 방지할 수 있다.

도 16은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.

본 실시예에 따른 게이트 구동부 및 표시 장치는 수직 개시 신호 및 수직 개시 신호 라인을 제외하면, 도 1 내지 도 15의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 7, 도 9 내지 도 16을 참조하면, 상기 게이트 구동부(300)는 복수의 게이트 출력 신호를 출력하는 복수의 스테이지를 포함할 수 있다.

본 실시예에서, 상기 제1 스테이지(ST[1])는 상기 제1 클럭 신호(CLK1)의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 제1 수직 개시 신호(FLM1)에 응답하여, 상기 제1 게이트 출력 신호(SCAN[1])를 출력할 수 있다. 상기 제2 스테이지(ST[2])는 상기 제2 클럭 신호(CLK2)의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 제2 수직 개시 신호(FLM2)에 응답하여, 상기 제2 게이트 출력 신호(SCAN[2])를 출력할 수 있다.

상기 게이트 구동부(300)는 상기 제1 스테이지(ST[1])의 상기 캐리 단자에 연결되어 상기 제1 수직 개시 신호(FLM1)를 출력하는 제1 수직 개시 신호 라인 및 상기 제2 스테이지(ST[2])의 상기 캐리 단자에 연결되어 상기 제2 수직 개시 신호(FLM2)를 출력하는 제2 수직 개시 신호 라인을 더 포함할 수 있다.

도 17은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.

본 실시예에 따른 게이트 구동부 및 표시 장치는 게이트 구동부의 스테이지를 제외하면, 도 1 내지 도 15의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 6, 도 9 내지 도 15 및 도 17을 참조하면, 상기 게이트 구동부(300)는 복수의 게이트 출력 신호를 출력하는 복수의 스테이지를 포함할 수 있다.

상기 게이트 구동부(300)는 제1 내지 제X 스테이지들(ST[1] 내지 ST[X])을 포함할 수 있다. X는 상기 표시 패널(100)의 픽셀 행의 개수보다 크거나 같을 수 있다.

본 실시예에서는 상기 게이트 구동부(300)의 동작을 설명하기 위해 제1 내지 제8 스테이지(ST[1] 내지 ST[8])를 도시하였다.

상기 게이트 구동부(300)는 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 수직 개시 신호(FLM)가 인가되는 캐리 단자 및 제1 게이트 출력 신호(SCAN[1])를 출력하는 출력 단자를 포함하는 제1 스테이지(ST[1]), 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호(SCAN[1])가 인가되는 캐리 단자 및 제2 게이트 출력 신호(SCAN[2])를 출력하는 출력 단자를 포함하는 제2 스테이지(ST[2]), 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 수직 개시 신호(FLM)가 인가되는 캐리 단자 및 제3 게이트 출력 신호(SCAN[3])를 출력하는 출력 단자를 포함하는 제3 스테이지(ST[3]), 상기 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 상기 제3 게이트 출력 신호(SCAN[3])가 인가되는 캐리 단자 및 제4 게이트 출력 신호(SCAN[4])를 출력하는 출력 단자를 포함하는 제4 스테이지(ST[4]), 상기 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호(SCAN[2])가 인가되는 캐리 단자 및 제5 게이트 출력 신호(SCAN[5])를 출력하는 출력 단자를 포함하는 제5 스테이지(ST[5]), 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 제5 게이트 출력 신호(SCAN[5])가 인가되는 캐리 단자 및 제6 게이트 출력 신호(SCAN[6])를 출력하는 출력 단자를 포함하는 제6 스테이지(ST[6]), 상기 제2 클럭 신호(CLK2)가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호(CLK1)가 인가되는 제2 클럭 단자, 상기 제4 게이트 출력 신호(SCAN[4])가 인가되는 캐리 단자 및 제7 게이트 출력 신호(SCAN[7])를 출력하는 출력 단자를 포함하는 제7 스테이지(ST[7]) 및 상기 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호(CLK2)가 인가되는 제2 클럭 단자, 상기 제7 게이트 출력 신호(SCAN[7])가 인가되는 캐리 단자 및 제8 게이트 출력 신호(SCAN[8])를 출력하는 출력 단자를 포함하는 제8 스테이지(ST[8])를 포함할 수 있다.

본 실시예에서, 입력 영상 데이터(IMG)가 동영상일 때, 상기 게이트 구동부(300)는 제1 구동 주파수로 구동되고, 상기 입력 영상 데이터(IMG)가 정지 영상일 때, 상기 게이트 구동부(300)는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동될 수 있다.

상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 4N-3 게이트 라인 및 4N-2 게이트 라인(1, 2, 5, 6, ...)에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 4N-1 게이트 라인 및 4N 게이트 라인(3, 4, 7, 8, ...)에 대응하는 게이트 출력 신호들을 출력할 수 있다.

상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인(1, 2, 5, 6, ...)에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인(3, 4, 7, 8, ...)에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인(1, 2, 5, 6, ...)에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인(3, 4, 7, 8, ...)에 대응하는 게이트 출력 신호들을 출력할 수 있다.

이상에서 설명한 본 발명에 따른 게이트 구동부 및 표시 장치에 따르면, 저주파 구동을 통해 표시 장치의 소비 전력을 감소시킬 수 있고, 플리커 방지를 통해 표시 패널의 표시 품질을 향상시키며, 클럭 라인의 개수를 줄여 데드 스페이스를 감소시킬 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 구동 제어부
220: 정지 영상 판단부 240: 구동 주파수 결정부
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부 600: 에미션 구동부
700: 전원 전압 생성부

Claims

제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
상기 제1 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제1 스테이지가 상기 제1 게이트 출력 신호를 출력하고,
상기 제2 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제2 스테이지가 상기 제2 게이트 출력 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동되고,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동되는 것을 특징으로 하는 게이트 구동부.
제2항에 있어서, 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 게이트 구동부.
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
입력 영상 데이터가 동영상일 때, 게이트 구동부는 제1 구동 주파수로 구동되고,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동되며,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고,
상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 게이트 구동부.
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
상기 제1 스테이지는
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자;
제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자;
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자;
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자;
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자;
상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자; 및
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동부.
제5항에 있어서, 상기 제2 스테이지는
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자;
제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자;
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자;
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자;
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자;
상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자; 및
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동부.
삭제
제1항에 있어서, 상기 제1 스테이지의 상기 캐리 단자 및 상기 제2 스테이지의 상기 캐리 단자에 공통적으로 연결되는 수직 개시 신호 라인을 더 포함하는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 제1 스테이지의 상기 캐리 단자에 연결되는 제1 수직 개시 신호 라인 및 상기 제2 스테이지의 상기 캐리 단자에 연결되는 제2 수직 개시 신호 라인을 더 포함하는 것을 특징으로 하는 게이트 구동부.
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지;
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제3 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지;
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제5 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제5 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제5 게이트 출력 신호가 인가되는 캐리 단자 및 제6 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제6 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제4 게이트 출력 신호가 인가되는 캐리 단자 및 제7 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제7 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제7 게이트 출력 신호가 인가되는 캐리 단자 및 제8 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제8 스테이지를 포함하는 게이트 구동부.
제10항에 있어서, 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동되고,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동되는 것을 특징으로 하는 게이트 구동부.
제11항에 있어서, 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 4N-3 게이트 라인 및 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 4N-1 게이트 라인 및 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 게이트 구동부 (N은 자연수).
제12항에 있어서, 상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 4N-3 게이트 라인 및 상기 4N-2 게이트 라인에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 4N-1 게이트 라인 및 상기 4N 게이트 라인에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 게이트 구동부.
복수의 픽셀들을 포함하며 입력 영상 데이터를 기초로 영상을 표시하는 표시 패널;
상기 표시 패널의 게이트 라인에 게이트 신호를 인가하는 게이트 구동부;
상기 표시 패널의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부; 및
상기 입력 영상 데이터에 따라 동영상 모드 및 정지 영상 모드를 결정하는 구동 제어부를 포함하고,
상기 게이트 구동부는,
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
상기 제1 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제1 스테이지가 상기 제1 게이트 출력 신호를 출력하고,
상기 제2 클럭 신호의 활성화 레벨과 중첩되는 활성화 레벨을 갖는 상기 수직 개시 신호에 응답하여, 상기 제2 스테이지가 상기 제2 게이트 출력 신호를 출력하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동되고,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동되는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 표시 장치.
복수의 픽셀들을 포함하며 입력 영상 데이터를 기초로 영상을 표시하는 표시 패널;
상기 표시 패널의 게이트 라인에 게이트 신호를 인가하는 게이트 구동부;
상기 표시 패널의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부; 및
상기 입력 영상 데이터에 따라 동영상 모드 및 정지 영상 모드를 결정하는 구동 제어부를 포함하고,
상기 게이트 구동부는,
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 구동 주파수로 구동되고,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 상기 제1 구동 주파수의 절반인 제2 구동 주파수로 구동되며,
상기 입력 영상 데이터가 정지 영상일 때, 상기 게이트 구동부는 제1 프레임 동안 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 제2 프레임 동안 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고,
상기 입력 영상 데이터가 동영상일 때, 상기 게이트 구동부는 제1 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제1 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하며, 제2 프레임의 제1 서브 프레임 동안 상기 홀수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하고, 상기 제2 프레임의 제2 서브 프레임 동안 상기 짝수 번째 게이트 라인들에 대응하는 게이트 출력 신호들을 출력하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 픽셀들 중 적어도 어느 하나는 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 픽셀 스위칭 소자, 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제2 픽셀 스위칭 소자, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 픽셀 스위칭 소자, 데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 픽셀 스위칭 소자, 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 픽셀 스위칭 소자, 상기 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 유기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 픽셀 스위칭 소자, 상기 데이터 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 유기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 픽셀 스위칭 소자, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 애노드 전극 및 로우 전원 전압이 인가되는 캐소드 전극을 포함하는 상기 유기 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
복수의 픽셀들을 포함하며 입력 영상 데이터를 기초로 영상을 표시하는 표시 패널;
상기 표시 패널의 게이트 라인에 게이트 신호를 인가하는 게이트 구동부;
상기 표시 패널의 데이터 라인에 데이터 전압을 인가하는 데이터 구동부; 및
상기 입력 영상 데이터에 따라 동영상 모드 및 정지 영상 모드를 결정하는 구동 제어부를 포함하고,
상기 게이트 구동부는,
제1 클럭 신호가 인가되는 제1 클럭 단자, 제2 클럭 신호가 인가되는 제2 클럭 단자, 수직 개시 신호가 인가되는 캐리 단자 및 제1 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제1 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 수직 개시 신호가 인가되는 캐리 단자 및 제2 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제2 스테이지;
상기 제2 클럭 신호가 인가되는 제1 클럭 단자, 상기 제1 클럭 신호가 인가되는 제2 클럭 단자, 상기 제1 게이트 출력 신호가 인가되는 캐리 단자 및 제3 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제3 스테이지; 및
상기 제1 클럭 신호가 인가되는 제1 클럭 단자, 상기 제2 클럭 신호가 인가되는 제2 클럭 단자, 상기 제2 게이트 출력 신호가 인가되는 캐리 단자 및 제4 게이트 출력 신호를 출력하는 출력 단자를 포함하는 제4 스테이지를 포함하고,
상기 제1 스테이지는
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자;
제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자;
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자;
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자;
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자;
상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자; 및
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제1 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제2 스테이지는
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극 및 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제1 스위칭 소자;
제2 컨트롤 노드에 연결되는 제어 전극, 제1 게이트 전원 전압이 인가되는 입력 전극 및 제3 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하는 제2 스위칭 소자;
상기 제1 클럭 신호가 인가되는 제어 전극, 상기 제2 스위칭 소자의 상기 출력 전극에 연결되는 상기 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제3 스위칭 소자;
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 컨트롤 노드에 연결되는 입력 전극 및 상기 제1 컨트롤 노드에 연결되는 출력 전극을 포함하는 제4 스위칭 소자;
상기 제2 클럭 신호가 인가되는 제어 전극, 상기 제1 게이트 전원 전압과 다른 제2 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 컨트롤 노드에 연결되는 출력 전극을 포함하는 제5 스위칭 소자;
상기 제2 컨트롤 노드에 연결되는 제어 전극, 상기 제1 게이트 전원 전압이 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제6 스위칭 소자; 및
상기 제1 컨트롤 노드에 연결되는 제어 전극, 상기 제2 클럭 신호가 인가되는 입력 전극 및 상기 제2 스테이지의 상기 출력 단자에 연결되는 출력 전극을 포함하는 제7 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.