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KR102785080B1 - 포토레지스트 제거용 조성물 - Google Patents

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KR102785080B1
KR102785080B1 KR1020227004395A KR20227004395A KR102785080B1 KR 102785080 B1 KR102785080 B1 KR 102785080B1 KR 1020227004395 A KR1020227004395 A KR 1020227004395A KR 20227004395 A KR20227004395 A KR 20227004395A KR 102785080 B1 KR102785080 B1 KR 102785080B1
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KR
South Korea
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tin
copper
group
composition
photoresist
Prior art date
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KR1020227004395A
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KR20220043131A (ko
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유키히데 나이토
켄스케 오마에
히로시 마츠나가
사토시 타마이
Original Assignee
미쯔비시 가스 케미칼 컴파니, 인코포레이티드
미쓰비시 가스 카가쿠 트레이딩 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은, 구리배선에 더하여, 주석도금 및 주석합금도금도 방식하면서 프린트배선판 또는 반도체웨이퍼로부터 포토레지스트를 제거할 수 있는 수성 조성물 및 그것을 이용한 포토레지스트의 제거방법을 제공한다. 본 발명의 수성 조성물은, 알칸올아민(A), 제4급암모늄하이드록사이드(B), 당알코올(C), 극성 유기용제(D) 및 물(E)을 포함하는 조성물로서, 조성물의 전량기준으로, 알칸올아민(A)의 함유량이 2.5~50질량%이고, 제4급암모늄하이드록사이드(B)의 함유량이 0.5~4질량%이고, 당알코올(C)의 함유량이 0.5~20질량%인 것을 특징으로 한다.

Description

포토레지스트 제거용 조성물
본 발명은, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거하기 위한 조성물 및 그것을 이용한 포토레지스트의 제거방법에 관한 것이다. 또한, 본 발명은, 상기 조성물을 이용한 상기 포토레지스트를 제거하는 공정을 포함하는 반도체소자탑재용 패키지기판, 반도체소자 및 반도체패키지의 제조방법에 관한 것이다.
최근, 전자기기의 소형화, 경량화 및 고기능화에 수반하여, 프린트배선판에는 구리배선의 미세화 및 고밀도화가 강하게 요구되고 있다.
프린트배선판의 제조공정에 있어서는, 구리배선을 일부에 갖는 절연층 상에 시드층이라 불리는 금속층을 형성하고, 그 표면에 포토레지스트층을 형성하고, 노광현상하여 레지스트패턴을 형성한 후, 패턴개구부에 구리도금을 실시하고, 이어서, 포토레지스트 및 시드층을 제거하여 구리배선의 접속단자부가 되는 회로패턴을 형성한다.
포토레지스트로는, 드라이필름레지스트가 사용되는 경우가 많으며, 통상, 수산화나트륨 및 수산화칼륨 등의 무기알칼리의 수용액을 사용하여 포토레지스트를 기판으로부터 제거하고 있다. 또한, 반도체소자탑재용 패키지기판 등의, 배선형성의 난이도가 보다 높은 미세배선을 갖는 프린트배선판에 대해서는, 아민수용액, 예를 들어, 아민, 제4급암모늄염, 극성용매 및 구리방식제 등을 조합한 포토레지스트박리액을 사용하여 포토레지스트를 기판으로부터 제거하고 있다(특허문헌 1 등).
종래, 프린트배선판(예를 들어 반도체소자탑재용 패키지기판)과, 반도체소자 등의 부품과의 전기적인 접속에는, 구리배선의 접속단자부에 땜납볼을 사용했었으나, 최근, 부품의 소형화와 배선의 고밀도화에 수반하여, 땜납볼을 주석도금 또는 주석합금도금으로 바꾸는 움직임이 있다.
일본특허공개 2015-46575호 공보
프린트배선판의 제조공정에 있어서, 주석도금은, 통상, 절연층 상의 패턴개구부에 구리도금을 실시한 후, 구리도금 상에 직접 실시된다. 이 경우, 주석도금을 실시한 후, 포토레지스트를 제거할 때에, 알칼리의 약액을 사용하면, 주석도금이 데미지를 받기 쉽다. 또한, 반도체소자의 제조공정에 있어서도, 반도체웨이퍼 상에 구리도금을 형성하고, 다시 그 표면에 주석도금을 실시한 후, 포토레지스트를 제거할 때에도 동일한 문제가 발생할 수 있다. 주석도금 대신에 주석합금도금을 이용하는 경우, 혹은, 주석도금과 주석합금도금을 병용하는 경우도 마찬가지이다.
이러한 상황하, 구리뿐만 아니라, 주석 및 주석합금도 방식하면서 프린트배선판 또는 반도체웨이퍼로부터 포토레지스트를 제거하는 조성물 및 포토레지스트의 제거방법의 제공이 요망되고 있다.
본 발명은, 이하에 나타낸 포토레지스트 제거용 조성물, 포토레지스트의 제거방법, 그리고, 상기 포토레지스트 제거용 조성물을 이용하여 포토레지스트를 제거하는 공정을 포함하는, 반도체소자탑재용 패키지기판, 반도체소자 및 반도체패키지의 제조방법을 제공하고자 하는 것이다.
[1] 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거하기 위한 조성물로서,
알칸올아민(A), 제4급암모늄하이드록사이드(B), 당알코올(C), 극성 유기용제(D) 및 물(E)을 포함하고,
조성물의 전량기준으로, 알칸올아민(A)의 함유량이 2.5~50질량%이고, 제4급암모늄하이드록사이드(B)의 함유량이 0.5~4질량%이고, 당알코올(C)의 함유량이 0.5~20질량%이고,
극성 유기용제(D)가, 에틸렌글리콜모노에틸에테르, 2-부톡시에탄올, 페닐글리콜, 프로필렌글리콜모노에틸에테르, 디에틸렌글리콜모노에틸에테르, 디에틸렌글리콜모노부틸에테르, 및 디에틸렌글리콜모노페닐에테르로 이루어지는 군으로부터 선택되는 1종 이상이고,
아졸 화합물을 실질적으로 포함하지 않는, 조성물.
[2] 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종의 50℃에 있어서의 에칭레이트가, 0.1μm/분 이하인, [1]에 기재된 조성물.
[3] 물(E)의 함유량이, 조성물의 전량기준으로, 40질량% 이상인, [1] 또는 [2]에 기재된 조성물.
[4] 극성 유기용제(D)의 함유량이, 조성물의 전량기준으로, 0.5~10질량%인, [1] 내지 [3] 중 어느 하나에 기재된 조성물.
[5] 극성 유기용제(D)가, 페닐글리콜 및 디에틸렌글리콜모노페닐에테르로 이루어지는 군으로부터 선택되는 1종 이상인, [1] 내지 [4] 중 어느 하나에 기재된 조성물.
[6] 당알코올(C)이, 솔비톨, 자일리톨, 및 만니톨로 이루어지는 군으로부터 선택되는 1종 이상인, [1] 내지 [5] 중 어느 하나에 기재된 조성물.
[7] 제4급암모늄하이드록사이드(B)가, 테트라메틸암모늄하이드록사이드, 테트라에틸암모늄하이드록사이드, 및 트리에틸메틸암모늄하이드록사이드로 이루어지는 군으로부터 선택되는 1종 이상인, [1] 내지 [6] 중 어느 하나에 기재된 조성물.
[8] 알칸올아민(A)이, 2-아미노에탄올(모노에탄올아민) 및 1-아미노-2-프로판올로 이루어지는 군으로부터 선택되는 1종 이상인, [1] 내지 [7] 중 어느 하나에 기재된 조성물.
[9] 상기 접속단자부가, 프린트배선판에 있어서의 구리배선의 접속단자부인, [1] 내지 [8] 중 어느 하나에 기재된 조성물.
[10] 상기 접속단자부가, 반도체소자탑재용 패키지기판 또는 반도체소자에 있어서의 구리배선의 접속단자부인, [1] 내지 [8] 중 어느 하나에 기재된 조성물.
[11] 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트에 대해, [1] 내지 [10] 중 어느 하나에 기재된 조성물을 접촉시키는 것을 포함하는, 포토레지스트의 제거방법.
[12] 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판의 제조방법으로서,
구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 적어도 1종을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
상기 회로패턴 형성 후, 상기 포토레지스트에 [1] 내지 [10] 중 어느 하나에 기재된 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
을 포함하는, 반도체소자탑재용 패키지기판의 제조방법.
[13] 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자의 제조방법으로서,
구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 적어도 1종을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
상기 회로패턴 형성 후, 상기 포토레지스트에 [1] 내지 [10] 중 어느 하나에 기재된 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
을 포함하는, 반도체소자의 제조방법.
[14] 반도체소자탑재용 패키지기판과 반도체소자를, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는 반도체패키지의 제조방법으로서,
상기 반도체소자탑재용 패키지기판 및 상기 반도체소자의 적어도 일방이, 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있으며,
상기 반도체소자탑재용 패키지기판이 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, [12]에 기재된 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판을 제조하고,
상기 반도체소자가 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, [13]에 기재된 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자를 제조하고,
상기 반도체소자탑재용 패키지기판 및 상기 반도체소자를 각각의 접속부가 대향하도록 배치하고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종이 용융되는 온도까지 가열하여 반도체소자탑재용 패키지기판과 반도체소자를 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는, 반도체패키지의 제조방법.
본 발명의 바람직한 태양에 따르면, 본 발명의 포토레지스트 제거용 조성물을 이용함으로써, 프린트배선판 또는 반도체소자에 있어서, 포토레지스트를 이용하여 구리배선을 적어도 일부에 갖는 절연층 상에 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성한 후, 해당 회로패턴의 데미지를 억제하면서, 포토레지스트를 제거할 수 있다.
도 1은 본 발명의 일 실시태양에 따른 반도체소자탑재용 패키지기판의 제조방법의 공정의 일례를 나타낸 도면이다.
도 2는 본 발명의 일 실시태양에 따른 반도체소자의 제조방법의 공정의 일례를 나타낸 도면이다.
이하, 본 발명의 포토레지스트 제거용 조성물, 포토레지스트의 제거방법, 그리고, 포토레지스트의 제거공정을 포함하는, 반도체소자탑재용 패키지기판, 반도체소자 및 반도체패키지의 제조방법에 대하여 구체적으로 설명한다. 한편, 본 발명은 이것으로 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변형이 가능하다.
1. 포토레지스트 제거용 조성물
본 발명의 포토레지스트 제거용 조성물(이하 「본 발명의 조성물」이라고도 한다.)은, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거하기 위한 조성물로서,
알칸올아민(A), 제4급암모늄하이드록사이드(B), 당알코올(C), 극성 유기용제(D) 및 물(E)을 포함하고,
조성물의 전량기준으로, 알칸올아민(A)의 함유량이 2.5~50질량%이고, 제4급암모늄하이드록사이드(B)의 함유량이 0.5~4질량%이고, 당알코올(C)의 함유량이 0.5~20질량%이고,
극성 유기용제(D)가, 에틸렌글리콜모노에틸에테르, 2-부톡시에탄올, 페닐글리콜, 프로필렌글리콜모노에틸에테르, 디에틸렌글리콜모노에틸에테르, 디에틸렌글리콜모노부틸에테르, 및 디에틸렌글리콜모노페닐에테르로 이루어지는 군으로부터 선택되는 1종 이상이고,
아졸 화합물을 실질적으로 포함하지 않는 것을 특징으로 하고 있다.
본 발명의 조성물은, 구리배선을 적어도 일부에 갖는 절연층 상에 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를 제거할 수 있다. 본 발명의 바람직한 태양에 따르면, 회로패턴을, 포토레지스트를 이용하여 형성한 후, 얻어진 회로패턴의 데미지를 억제하면서, 포토레지스트를 제거할 수 있다.
한편, 본 명세서에 있어서 「주석합금」이란, 주석에 1종 이상의 주석 이외의 금속원소 또는 비금속원소를 첨가한 것으로서 금속적 성질을 갖는 것이면 특별히 한정되지 않는다. 주석합금에 있어서의 상기 금속원소 또는 비금속원소의 함유량은, 특별히 한정되는 것은 아니나, 주석을 50질량% 이상 포함하는 것이 바람직하고, 보다 바람직하게는 80질량% 이상, 더욱 바람직하게는 90질량% 이상, 특히 바람직하게는 98질량% 이상 포함한다. 상기 금속원소 또는 비금속원소로는, 예를 들어, 은(Ag)을 들 수 있다.
이하, 본 발명의 조성물에 포함되는 각 성분에 대하여 설명한다.
[알칸올아민(A)]
본 발명의 조성물은, 알칸올아민(A)(이하, 성분(A)이라고도 한다.)을 포함한다. 알칸올아민(A)으로는, 특별히 한정되는 것은 아니나, 모노알칸올아민, 디알칸올아민, 트리알칸올아민, 및 이들의 알킬화물(N-알킬화물, O-알킬화물)을 들 수 있다.
알칸올아민(A)으로는, 예를 들어, 2-아미노에탄올(모노에탄올아민), N-메틸에탄올아민, N-에틸에탄올아민, N-프로필에탄올아민, N-부틸에탄올아민, 디에탄올아민, 1-아미노-2-프로판올(이소프로판올아민), N-메틸이소프로판올아민, N-에틸이소프로판올아민, N-프로필이소프로판올아민, 2-아미노프로판-1-올, N-메틸-2-아미노-프로판-1-올, N-에틸-2-아미노-프로판-1-올, 1-아미노프로판-3-올, N-메틸-1-아미노프로판-3-올, N-에틸-1-아미노프로판-3-올, 1-아미노부탄-2-올, N-메틸-1-아미노부탄-2-올, N-에틸-1-아미노부탄-2-올, 2-아미노부탄-1-올, N-메틸-2-아미노부탄-1-올, N-에틸-2-아미노부탄-1-올, 3-아미노부탄-1-올, N-메틸-3-아미노부탄-1-올, N-에틸-3-아미노부탄-1-올, 1-아미노부탄-4-올, N-메틸1-아미노부탄-4-올, N-에틸-1-아미노부탄-4-올, 1-아미노-2-메틸프로판-2-올, 2-아미노-2-메틸프로판-1-올, 1-아미노펜탄-4-올, 2-아미노-4-메틸펜탄-1-올, 2-아미노헥산-1-올, 3-아미노헵탄-4-올, 1-아미노옥탄-2-올, 5-아미노옥탄-4-올, 1-아미노프로판-2,3-디올, 2-아미노프로판-1,3-디올, 트리스(옥시메틸)아미노메탄, 1,2-디아미노프로판-3-올, 1,3-디아미노프로판-2-올, 2-(2-아미노에톡시)에탄올 등을 바람직하게 들 수 있다. 이들은, 1종 단독으로 이용할 수도 있고, 2종 이상을 조합하여 이용할 수도 있다.
이들 중에서도, 알칸올아민(A)으로는, 2-아미노에탄올(모노에탄올아민) 및 1-아미노-2-프로판올로 이루어지는 군으로부터 선택되는 1종 이상이 바람직하다.
알칸올아민(A)의 함유량은, 조성물의 전량기준으로, 2.5~50질량%의 범위이고, 바람직하게는 3~30질량%, 보다 바람직하게는 3.5~15질량%, 더욱 바람직하게는 4~10질량%의 범위이다. 한편, 본 명세서에 있어서, 수치범위의 상한값 및 하한값은 적당히 조합할 수 있다. 알칸올아민(A)의 함유량이 상기 범위에 있음으로써, 포토레지스트의 제거성이 양호한 것이 되고, 또한, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 데미지를 억제할 수 있다.
[제4급암모늄하이드록사이드(B)]
본 발명의 조성물은, 제4급암모늄하이드록사이드(B)(이하, 성분(B)이라고도 한다.)를 포함함으로써, 포토레지스트박리편을 미세화하여 포토레지스트의 박리잔사의 발생을 억제할 수 있다.
제4급암모늄하이드록사이드(B)로는, 특별히 한정되는 것은 아니며, 예를 들어, 테트라메틸암모늄하이드록사이드, 테트라에틸암모늄하이드록사이드, 테트라프로필암모늄하이드록사이드, 트리에틸메틸암모늄하이드록사이드, 에틸트리메틸암모늄하이드록사이드, 트리메틸(2-하이드록시에틸)암모늄하이드록사이드, 트리에틸(2-하이드록시에틸)암모늄하이드록사이드를 들 수 있다. 이들은, 1종 단독으로 이용할 수도 있고, 2종 이상을 조합하여 이용할 수도 있다.
이들 중에서도, 테트라메틸암모늄하이드록사이드, 테트라에틸암모늄하이드록사이드, 및 트리에틸메틸암모늄하이드록사이드로 이루어지는 군으로부터 선택되는 1종 이상이 바람직하다.
제4급암모늄하이드록사이드(B)의 함유량은, 조성물의 전량기준으로, 0.5~4질량%의 범위이고, 바람직하게는 0.5~3.5질량%, 보다 바람직하게는 1~3.5질량%, 더욱 바람직하게는 1~2질량%의 범위이다. 제4급암모늄하이드록사이드(B)의 함유량이 상기 범위에 있음으로써, 포토레지스트의 제거성이 양호한 것이 되고, 또한, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 데미지를 억제할 수 있다.
[당알코올(C)]
본 발명의 조성물은, 당알코올(C)(이하, 성분(C)이라고도 한다.)을 포함함으로써, 포토레지스트의 제거성을 손상시키는 일 없이, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 데미지를 억제할 수 있다. 특히 주석도금의 데미지를 효과적으로 억제할 수 있다.
당알코올(C)로는, 특별히 한정되는 것은 아니며, 예를 들어, 트레이톨, 에리스리톨, 아도니톨, 아라비톨, 자일리톨, 탈리톨, 솔비톨, 만니톨, 이디톨, 둘시톨, 및 이노시톨을 바람직하게 들 수 있다. 이들은, 1종 단독으로 이용할 수도 있고, 2종 이상을 조합하여 이용할 수도 있다.
이들 중에서도, 솔비톨, 자일리톨, 및 만니톨로 이루어지는 군으로부터 선택되는 1종 이상이 바람직하고, 솔비톨 또는 자일리톨로부터 선택되는 적어도 1종이, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종의 데미지 억제의 관점에서, 보다 바람직하다.
당알코올(C)의 함유량은, 조성물의 전량기준으로, 0.5~20질량%의 범위이고, 바람직하게는 1~20질량%, 보다 바람직하게는 2~15질량%, 더욱 바람직하게는 3~10질량%의 범위이다. 당알코올(C)의 함유량이 상기 범위에 있음으로써, 포토레지스트의 제거성이 양호한 것이 되고, 또한, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 데미지를 억제할 수 있다.
[극성 유기용제(D)]
본 발명의 조성물은, 극성 유기용제(D)(이하, 성분(D)이라고도 한다.)를 포함함으로써, 포토레지스트로의 조성물의 침투성을 향상시키는 것으로 생각되며, 포토레지스트의 제거성이 양호한 것이 되고, 또한, 포토레지스트의 박리잔사의 발생을 억제할 수 있다.
극성 유기용제(D)로는, 에틸렌글리콜모노에틸에테르, 2-부톡시에탄올, 에틸렌글리콜모노페닐에테르(페닐글리콜), 프로필렌글리콜모노에틸에테르, 디에틸렌글리콜모노에틸에테르, 디에틸렌글리콜모노부틸에테르, 및 디에틸렌글리콜모노페닐에테르로 이루어지는 군으로부터 선택되는 1종 이상을 사용한다. 이 중에서도, 에틸렌글리콜모노페닐에테르, 디에틸렌글리콜모노페닐에테르가, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종의 데미지 억제의 관점에서, 바람직하다. 이들은 1종 단독으로 이용할 수도 있고, 2종 이상을 조합하여 이용할 수도 있다. 본 발명에 있어서는, 이들 특정의 극성 유기용제를 이용함으로써, 포토레지스트의 제거성을 높일 수 있다. 상기 이외의 극성 유기용제, 예를 들어, 극성 유기용제의 알킬에테르부분이 메틸에테르이면, 포토레지스트의 제거성이 저하된다.
극성 유기용제(D)의 함유량은, 조성물의 전량기준으로, 0.5~10질량%의 범위인 것이 바람직하고, 1~10질량%의 범위인 것이 보다 바람직하고, 더욱 바람직하게는 1.5~8질량%, 더욱 바람직하게는 2~6질량%의 범위이다. 극성 유기용제(D)의 함유량이 상기 범위에 있음으로써, 포토레지스트의 제거성이 보다 양호한 것이 되고, 또한, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 데미지를 억제할 수 있다.
[물(E)]
본 발명의 조성물은, 물(E)(이하, 성분(E)이라고도 한다.)을 포함한다. 물(E)로는, 특별히 제한되지 않으나, 증류, 이온교환처리, 필터처리, 각종 흡착처리 등에 의해, 금속이온이나 유기불순물, 파티클입자 등이 제거된 것이 바람직하고, 순수가 보다 바람직하고, 특히 초순수가 바람직하다.
물(E)의 함유량은, 본 발명의 조성물의 잔부이며, 조성물의 전량기준으로, 40질량% 이상이 바람직하고, 보다 바람직하게는 40질량% 초과이고, 40~99질량%의 범위인 것이 보다 바람직하고, 더욱 바람직하게는 50~97질량%, 더욱 바람직하게는 60~95질량%, 특히 바람직하게는 70~95질량%이다. 물의 함유량이 상기의 범위이면, 알칸올아민(A) 및 제4급암모늄하이드록사이드(B)의 포토레지스트에 대한 반응성이 향상되므로, 포토레지스트의 제거성을 높일 수 있다. 물이 너무 적으면, 포토레지스트의 제거성이 낮아지는 경우가 있다.
[기타 성분]
본 발명의 조성물은, 본 발명의 조성물의 효과를 저해하지 않는 범위에서 필요에 따라 기타 성분을 함유할 수도 있다.
기타 성분으로는, 계면활성제, 소포제 등을 들 수 있다.
아졸 화합물은, 구리에 흡착되기 쉬워, 약액처리 후에 구리표면에 잔존하므로, 후공정에 있어서 전기적 접속불량의 원인이 된다. 산세정이나 알칼리세정에 의해, 아졸 화합물을 구리표면으로부터 제거할 수는 있으나, 동시에 주석 및 주석합금이 부식되어 버린다. 따라서, 아졸 화합물의 구리에의 흡착을 방지하기 위해, 본 발명의 조성물은, 아졸 화합물을 실질적으로 포함하지 않는 것으로 한다. 여기서, 아졸 화합물을 실질적으로 포함하지 않는다라는 것은, 조성물의 전량기준으로, 아졸 화합물의 함유량이, 0.01질량% 미만인 것을 의미한다. 아졸 화합물의 함유량은, 보다 바람직하게는 0.001질량% 미만, 더욱 바람직하게는 0.0001질량% 미만, 특히 바람직하게는 포함하지 않는 것으로 한다.
본 발명의 조성물은, 주석 및 주석합금에 대한 데미지가 작은 것이 바람직하다. 예를 들어, 본 발명의 조성물을, 예를 들어 스프레이분무에 의해 접촉시킨 경우, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종의 50℃에 있어서의 에칭레이트는, 0.1μm/분 이하인 것이 바람직하고, 보다 바람직하게는 0.07μm/분 이하, 더욱 바람직하게는 0.05μm/분 이하, 특히 바람직하게는 0.03μm/분 이하이다. 상기 에칭레이트는, 실시예에 기재한 방법으로 측정할 수 있다.
한편, 본 발명의 조성물은 용해액인 것이 바람직하고, 연마입자 등의 고형입자는 함유하지 않는 것으로 한다.
[조성물의 조제]
본 발명의 조성물은, 성분(A), 성분(B), 성분(C), 성분(D), 및 성분(E), 더 나아가서는 필요에 따라 기타 성분을 균일하게 교반함으로써 조제할 수 있다. 이들 성분의 교반방법은 특별히 제한되지 않고, 통상 이용되는 교반방법을 채용할 수 있다.
[조성물의 용도]
본 발명의 조성물은, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거할 때에 호적하게 이용할 수 있다.
여기서, 「구리배선을 적어도 일부에 갖는 절연층」이란, 구리배선이 표면 또는 내부에 매립된 절연층이면 특별히 한정되지 않고, 예를 들어, 프린트배선판, 반도체소자탑재용 패키지기판, 반도체웨이퍼의 실리콘절연층 등을 들 수 있다.
또한, 「상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴」이란, 상기 절연층이 갖는 구리배선의 접속단자부로서, 다른 부재와의 전기적 접속을 행하기 위한 것이다. 본 발명의 일 실시태양에 있어서, 상기 접속단자부는, 프린트배선판에 있어서의 구리배선의 접속단자부이다. 또한, 본 발명의 일 실시태양에 있어서, 상기 접속단자부는, 반도체소자탑재용 패키지기판에 있어서의 구리배선의 접속단자부이다. 또한, 본 발명의 일 실시태양에 있어서, 상기 접속단자부는, 반도체소자에 있어서의 구리배선의 접속단자부이다.
예를 들어, 본 발명의 조성물은, 프린트배선판(예를 들어 반도체소자탑재용 패키지기판)의 제조공정에 있어서, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거할 때에 호적하게 이용할 수 있다.
또한, 본 발명의 조성물은, 반도체소자의 제조공정에 있어서, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거할 때에 호적하게 이용할 수 있다.
여기서, 프린트배선판에 이용되는 포토레지스트로는, 예를 들어, 바인더폴리머, 광중합성 모노머, 광중합개시제 및 기타 첨가제를 포함하는 조성물을 들 수 있다.
바인더폴리머로는, 예를 들어 메타크릴산 및 아크릴산의 적어도 1종을 필수성분으로 하여, 메타크릴산에스테르, 아크릴산에스테르, 스티렌 등의 수종류의 비닐모노머를 공중합하여 얻어지는 것을 들 수 있다.
광중합성 모노머로는, 메타크릴산에스테르 및 아크릴산에스테르의 적어도 1종을 바람직하게 들 수 있다.
광중합개시제로는, 벤조페논, 4,4’-디아미노벤조페논, 4,4’-비스(디메틸아미노)벤조페논, 2-에틸안트라퀴논, 벤조인, 벤조인메틸에테르, 9-페닐아크리딘, 벤질디메틸케탈, 벤질디에틸케탈로 이루어지는 군의 적어도 1종을 들 수 있다. 또한, 헥사아릴비이미다졸과 수소공여체(2-메르캅토벤조옥사잘, N-페닐글리신)로 이루어지는 이분자계를 이용할 수도 있다.
기타 첨가제로는, 열중합개시제나 염료 등을 들 수 있다.
반도체소자에 이용되는 포토레지스트로는, 페놀-포름알데히드 수지(「노볼락 수지」라 총칭된다)와, 감광성분인 나프토퀴논디아지드 화합물의 조합 등을 바람직하게 들 수 있다.
본 발명의 조성물의 사용온도는 특별히 제한되지 않으나, 10~70℃의 온도가 바람직하고, 보다 바람직하게는 20~65℃이고, 더욱 바람직하게는 25~60℃이다. 본 발명의 조성물의 온도가 10℃ 이상이면, 포토레지스트의 제거성이 양호해지므로, 우수한 생산효율이 얻어진다. 한편, 본 발명의 조성물의 온도가 70℃ 이하이면, 조성물의 조성변화를 억제하여, 포토레지스트의 제거조건을 일정하게 유지할 수 있다. 조성물의 온도를 높임으로써, 포토레지스트의 제거성은 향상되나, 조성물의 조성변화를 작게 억제하는 것 등도 고려한 다음에, 적당히 최적의 처리온도를 결정하면 된다.
또한, 본 발명의 조성물에 의한 처리시간은 특별히 제한은 없으나, 20~600초가 바람직하고, 30~300초가 보다 바람직하고, 30~240초일 수도 있다. 처리시간은, 제거대상물인 포토레지스트의 표면의 상태, 조성물의 농도, 온도 및 처리방법 등의 여러가지 조건에 따라 적당히 선택하면 된다.
포토레지스트에 본 발명의 조성물을 접촉시키는 방법은 특별히 제한되지 않는다. 예를 들어 본 발명의 조성물을, 적하(매엽스핀처리) 또는 스프레이분무 등의 형식에 의해 제거대상물인 포토레지스트에 접촉시키는 방법, 또는 제거대상물인 포토레지스트를 본 발명의 조성물에 침지시키는 방법 등의 방법을 채용할 수 있다. 본 발명에 있어서는, 어느 방법을 채용해도 된다.
2. 포토레지스트의 제거방법
본 발명의 포토레지스트의 제거방법은, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트에 대해, 본 발명의 조성물을 접촉시키는 것을 포함한다.
본 발명의 조성물, 사용온도 및 처리시간에 대해서는, 상기 「1. 포토레지스트 제거용 조성물」에 있어서 서술한 바와 같다. 본 발명의 조성물을 포토레지스트에 접촉시키는 방법에 대해서도, 상기 「1. 포토레지스트 제거용 조성물」에 있어서 서술한 바와 같다. 본 발명의 바람직한 태양에 따르면, 본 발명의 조성물을 이용함으로써, 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴에의 데미지를 억제하면서 포토레지스트를 제거할 수 있다. 이에 따라, 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 수율좋게 형성할 수 있다.
3. 반도체소자탑재용 패키지기판의 제조방법
본 발명의 반도체소자탑재용 패키지기판의 제조방법은, 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판의 제조방법으로서,
구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 1종 이상을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
상기 회로패턴 형성 후, 상기 포토레지스트에 본 발명의 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
을 포함하는 것을 특징으로 하고 있다.
이하, 도면을 이용하여, 본 발명의 반도체소자탑재용 패키지기판의 제조방법에 대하여 설명한다.
도 1은, 본 발명의 일 실시태양에 따른 반도체소자탑재용 패키지기판의 제조방법의 공정의 일례를 나타낸 도면이다.
도 1(a)에 나타내는 바와 같이, 우선, 층간절연 수지(11)의 사이에 구리배선(10)이 매립된, 구리배선(10)을 일부에 갖는 절연층인 수지기판(1)을 준비한다.
다음에, 도 1(b)에 나타내는 바와 같이, 수지기판(1)의 표면에 구리층(2)을 형성한다. 구리층(2)은, 수지기판(1)의 표면에 화학구리도금(무전해구리도금)을 실시하여 형성할 수도 있고, 예를 들어, Modified Semi-Additive Process(M-SAP) 등, 캐리어구리박이 부착된 극박구리박 등을 이용하여 구리박층을 형성할 수도 있고, 스퍼터링에 의해 구리를 성막하여 형성할 수도 있다. 스퍼터링에 의해 구리층(2)을 형성하는 경우, 도시하지 않으나, 구리층(2)을 형성하기 전에, 임의로, 티탄층, 니켈-크롬합금층 등의 배리어메탈층을 형성하고, 그 위에 구리층(2)을 형성할 수도 있다. 본 발명의 반도체소자탑재용 패키지기판의 제조방법에 있어서는, 화학구리도금에 의해 구리층(2)을 형성하는 것이 바람직하다.
계속해서, 도 1(c)에 나타내는 바와 같이, 구리층(2)의 표면에 드라이필름레지스트층(3)을 형성하고, 그 위에 도시하지 않으나 회로마스크패턴을 실시하고, 노광현상하여, 도 1(d)에 나타내는 바와 같이, 구리층(2)의 표면의 일부가 노출된 개구부(3a)를 갖는, 포토레지스트(3b)로 이루어지는 레지스트패턴을 형성한다.
다음에, 도 1(e)에 나타내는 바와 같이, 레지스트패턴의 개구부(3a)에 전기구리도금(전해구리도금)을 실시하여, 구리층(4)을 형성한다. 나아가, 도 1(f)에 나타내는 바와 같이, 구리층(4)의 표면에, 주석도금 또는 주석합금도금을 실시하여, 주석층 또는 주석합금층(5)을 형성하고, 구리배선(10)의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴(6)을 형성한다. 혹은, 구리층(4)의 표면에, 주석도금 및 주석합금도금을 순차 실시하여, 주석층 및 주석합금층을 형성하고, 구리배선(10)의 접속단자부가 되는 구리, 주석 및 주석합금을 포함하는 회로패턴을 형성할 수도 있다. 이 경우에 주석도금 및 주석합금도금의 순번은 특별히 한정되지 않고, 적당히 결정하면 된다.
회로패턴(6)을 형성한 후, 포토레지스트(3b)에 본 발명의 조성물을 접촉시켜, 도 1(g)에 나타내는 바와 같이, 포토레지스트(3b)를 제거한다.
계속해서, 노출된 구리층(2)의 노출부(2a)를 제거하여, 도 1(h)에 나타내는 바와 같이, 수지기판(1) 상에 구리배선(10)의 접속단자부(7)를 형성할 수 있다.
상기와 같이 하여, 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판을 제조할 수 있다. 접속단자부(7)는, 반도체소자탑재용 패키지기판에 반도체소자 등의 부품을 탑재할 때에 이용할 수 있다.
본 발명의 반도체소자탑재용 패키지기판의 제조방법과 동일하게 하여, 그 밖의 프린트배선판, 예를 들어, 애디티브공법으로 제조되는 고밀도 실장배선판이라 불리는 머더보드(マザ―ボ―ド)에 있어서의 접속단자부도 제조할 수 있다.
4. 반도체소자의 제조방법
다음에, 본 발명의 반도체소자의 제조방법에 대하여 설명한다.
본 발명의 반도체소자의 제조방법은, 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자의 제조방법으로서,
구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 1종 이상을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
상기 회로패턴 형성 후, 상기 포토레지스트에, 본 발명의 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
을 포함하는 것을 특징으로 한다.
도 2는, 본 발명의 일 실시태양에 따른 반도체소자의 제조방법의 공정의 일례를 나타낸 도면이다.
도 2(a)에 나타내는 바와 같이, 우선, 실리콘절연층(12)의 사이에 구리배선(10)이 매립된, 구리배선(10)을 일부에 갖는 절연층인 실리콘기판(1’)을 준비한다.
다음에, 도 2(b)에 나타내는 바와 같이, 실리콘기판(1’)의 표면에 구리층(2)을 형성한다. 구리층(2)은, 실리콘기판(1’)의 표면에 화학구리도금을 실시하여 형성할 수도 있고, 스퍼터링에 의해 구리를 성막하여 형성할 수도 있다. 본 발명의 반도체소자의 제조방법에 있어서는, 스퍼터링에 의해 구리를 성막하여 구리층(2)을 형성하는 것이 바람직하다. 구리층(2)을 형성하기 전에, 임의로, 티탄층 등의 배리어메탈층(8)을 형성하고, 그 위에 구리층(2)을 형성할 수도 있고, 도시하지 않으나, 구리층(2)과 배리어메탈층(8)의 사이에, 그 밖의 층을 추가로 형성할 수도 있다. 티탄층 등의 배리어메탈층(8)은, 예를 들어, 스퍼터링에 의해 성막하여 형성할 수 있다.
계속해서, 도 2(c)에 나타내는 바와 같이, 구리층(2)의 표면에 드라이필름레지스트층(3)을 형성하고, 그 위에 도시하지 않으나 회로마스크패턴을 실시하고, 노광현상하여, 도 2(d)에 나타내는 바와 같이, 구리층(2)의 표면의 일부가 노출된 개구부(3a)를 갖는, 포토레지스트(3b)로 이루어지는 레지스트패턴을 형성한다.
다음에, 도 2(e)에 나타내는 바와 같이, 레지스트패턴의 개구부(3a)에 전기구리도금을 실시하고, 구리층(4)을 형성한다. 나아가, 도 2(d)에 나타내는 바와 같이, 구리층(4)의 표면에, 주석도금 또는 주석합금도금을 실시하여, 주석층 또는 주석합금층(5)을 형성하고, 구리배선(10)의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴(6)을 형성한다. 혹은, 구리층(4)의 표면에, 주석도금 및 주석합금도금을 순차 실시하여, 주석층 및 주석합금층을 형성하고, 구리배선(10)의 접속단자부가 되는 구리, 주석 및 주석합금을 포함하는 회로패턴을 형성할 수도 있다. 이 경우에 주석도금 및 주석합금도금의 순번은 특별히 한정되지 않고, 적당히 결정하면 된다.
회로패턴(6)을 형성한 후, 포토레지스트(3b)에 본 발명의 조성물을 접촉시켜, 도 2(g)에 나타내는 바와 같이, 포토레지스트(3b)를 제거한다.
계속해서, 노출된 구리층(2)의 노출부(2a)를 제거하고, 다시, 노출부(2a)의 제거에 의해 노출된 배리어메탈층(8)을 제거하여, 도 2(h)에 나타내는 바와 같이, 실리콘기판(1’) 상에 구리배선(10)의 접속단자부(7’)를 형성할 수 있다. 그 후, 실리콘기판(1’)을 소정의 크기로 절단하여, 반도체소자로서 이용할 수 있다.
상기와 같이 하여, 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자를 제조할 수 있다. 접속단자부(7’)는, 얻어진 반도체소자를, 반도체소자탑재용 패키지기판 등에 탑재할 때에 이용할 수 있다.
5. 반도체패키지의 제조방법
다음에, 본 발명의 반도체패키지의 제조방법에 대하여 설명한다.
본 발명의 반도체패키지의 제조방법은, 반도체소자탑재용 패키지기판과 반도체소자를, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는 반도체패키지의 제조방법으로서,
상기 반도체소자탑재용 패키지기판 및 상기 반도체소자의 적어도 일방이, 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있으며,
상기 반도체소자탑재용 패키지기판이 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, 상기 반도체소자탑재용 패키지기판의 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판을 제조하고,
상기 반도체소자가 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, 상기 반도체소자의 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자를 제조하고,
상기 반도체소자탑재용 패키지기판 및 상기 반도체소자를 각각의 접속부가 대향하도록 배치하고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종이 용융되는 온도까지 가열하여 반도체소자탑재용 패키지기판과 반도체소자를 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는 것을 특징으로 한다.
본 발명의 반도체패키지의 제조방법에 있어서는, 반도체소자탑재용 패키지기판 및 반도체소자 중 어느 일방, 또는 양방이, 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있다. 또한, 상기 반도체소자탑재용 패키지기판 및 상기 반도체소자를 각각의 접속부가 대향하도록 배치하고, 회로패턴이 갖는 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종이 용융되는 온도까지 가열함으로써, 반도체소자탑재용 패키지기판 및 반도체소자를, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속할 수 있다.
이 경우의 가열온도는, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종이 용융되는 온도이면 특별히 한정되지 않으나, 반도체소자탑재용 패키지기판 및 반도체소자의 전기적 접속을 양호한 것으로 하고, 이들의 손상을 방지하는 관점에서, 통상 180~280℃이고, 바람직하게는 180~260℃이고, 보다 바람직하게는 180~240℃이다.
상기와 같이, 본 발명의 반도체패키지의 제조방법에 있어서는, 접속하고자 하는 반도체소자탑재용 패키지기판 및 반도체소자의 적어도 일방이, 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있음으로써, 반도체소자탑재용 패키지기판 및 반도체소자를, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속할 수 있다. 본 발명의 바람직한 태양에 따르면, 종래의 땜납볼이나 땜납페이스트를 접속부재에 직접 도포하여 반도체소자탑재용 패키지기판과 반도체소자와의 전기적으로 접속을 행하는 경우와 비교하여, 전기적 접속을 제어하기 쉽고, 전자기기의 배선의 고밀도화 및 소형화의 요구에도 대응할 수 있다.
한편, 본 발명의 일 실시태양에 있어서는, 반도체소자탑재용 패키지기판 및 반도체소자의 적어도 일방이 갖는 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴의 주석층 또는 주석합금층의 위에, 땜납볼이나 땜납페이스트 등의 접합제를 추가로 배치하여 전기적 접속을 강화할 수도 있다. 접속단자부를 개재하여 땜납볼이나 땜납페이스트 등의 접합제를 배치함으로써, 이들 접합제를 접속부재에 직접 도포하는 경우와 비교하여, 전기적 접속을 제어하기 쉬워진다.
반도체소자탑재용 패키지기판과 반도체소자를 전기적으로 접속한 후에는, 전기적 접속강도 및 기계적 접속강도를 확보하기 위해 봉지수지를 주입하여, 반도체소자탑재용 패키지기판과 반도체소자의 간극을 봉지하는 것이 바람직하다.
실시예
이하, 실시예에 의해 본 발명을 구체적으로 설명하나, 본 발명의 효과를 나타내는 한 적당히 실시형태를 변경할 수 있다.
[실시예 1~28]
용량 1L의 유리비커에, 표 1에 기재된 조성으로, 성분(A), 성분(B), 성분(C), 성분(D), 성분(E) 및 그 밖의 임의성분을 투입하고, 교반하여 균일한 상태로 하여 수성 조성물을 조제하였다.
[비교예 1~16]
표 2에 기재된 조성으로 한 것을 제외하고, 상기 실시예와 동일하게 수성 조성물을 조제하였다.
[포토레지스트 제거성 평가용 샘플의 제작]
절연층(아지노모토파인테크노주식회사제 「ABF-GX-92」) 상에, 화학구리도금(우에무라공업주식회사제 「술캡 PEA ver.2」)을 실시하고, 구리박막(두께: 0.8μm)을 제막하였다. 이 구리박막의 표면에 드라이필름레지스트(히타치화성주식회사제 「RD-1225」, 두께: 25μm)를 부착시키고, 그 위에 회로마스크패턴을 실시하고, 노광현상하였다. 드라이필름레지스트를 노광현상하여 형성된 회로패턴개구부에 전기구리도금(두께: 20μm)을 실시하여, 포토레지스트 제거성 평가용 샘플을 얻었다.
[주석방식성 평가용 샘플의 제작]
구리박장적층판(銅箔張積層板)(미쯔비시가스화학주식회사제 「CCL-HL832HS 12/12HS-L」)의 표면에, 이시하라케미칼주식회사제의 주석도금(두께: 10μm)을 실시하여, 주석방식성 평가용 샘플을 얻었다.
<평가방법>
포토레지스트 제거성 평가용 샘플 및 주석방식성 평가용 샘플에 각각, 표 1 또는 2의 조성을 갖는 수성 조성물을, 스프레이압 0.15MPa, 50℃, 3분간 스프레이분무하여 접촉시켰다.
포토레지스트 제거성능은, 광학현미경「올림푸스 MX-61L 대물렌즈 50배」를 사용하여, 포토레지스트 제거성 평가용 샘플의 포토레지스트 제거의 정도를 확인하였다.
<포토레지스트 제거성 평가기준>
A: 포토레지스트가 전부 제거되었다.
B: 일부에 포토레지스트가 남았다.
C: 포토레지스트가 전혀 제거되지 않았다.
<주석방식성 평가>
주석방식성 평가는, 처리 전후의 샘플질량을 측정하고, 그 질량차와 주석의 밀도(7.37g/cm3), 및 샘플사이즈(처리면적[m2], 한편, 샘플의 이면은 마스킹테이프로 보호하였으므로, 처리면적은 샘플 겉면의 면적이다.)로부터 에칭된 두께를 산출하여, 1분간당의 에칭량(주석의 에칭레이트)을 다음 식에 따라 구하여 행하였다.
주석의 에칭레이트[μm/min]=(처리 전 샘플질량[g]-처리 후 샘플질량[g])/{(처리면적[m2]×7.37[g/cm3](주석의 밀도)×처리시간[min])}
에칭레이트가, 0.1μm/분 이하가 합격이고, 0.05μm/분 이하가 특히 우수하다.
결과를 각각 표 1 및 2에 나타낸다.
[표 1]
Figure 112022014469631-pct00001
Figure 112022014469631-pct00002
[표 2]
Figure 112022014469631-pct00003
표 1에 나타내는 바와 같이, 실시예 1~28의 수성 조성물에서는 모두, 포토레지스트가 전부 제거되었고, 또한, 주석방식성도 양호하였다.
한편, 표 2에 나타내는 바와 같이, 비교예 1~16의 수성 조성물에서는 모두, 포토레지스트의 제거성이 불충분, 또는, 주석방식성이 불충분하였다.
[부호의 설명]
1 수지기판
1’실리콘기판
2 구리층
2a 노출부
3 드라이필름레지스트
3a 개구부
3b 포토레지스트
4 구리층
5 주석층 또는 주석합금층
6 회로패턴
7 접속단자부
7’접속단자부
8 배리어메탈층
10 구리배선
11 층간절연수지
12 실리콘절연층

Claims (14)

  1. 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트를, 상기 회로패턴 형성 후에 제거하기 위한 조성물로서,
    알칸올아민(A), 제4급암모늄하이드록사이드(B), 당알코올(C), 극성 유기용제(D) 및 물(E)을 포함하고,
    조성물의 전량기준으로, 알칸올아민(A)의 함유량이 2.5~50질량%이고, 제4급암모늄하이드록사이드(B)의 함유량이 0.5~4질량%이고, 당알코올(C)의 함유량이 0.5~20질량%이고,
    극성 유기용제(D)가, 페닐글리콜 및 디에틸렌글리콜모노페닐에테르로 이루어지는 군으로부터 선택되는 1종 이상이고,
    아졸 화합물을 실질적으로 포함하지 않는, 조성물.
  2. 제1항에 있어서,
    주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종의 50℃에 있어서의 에칭레이트가, 0.1μm/분 이하인, 조성물.
  3. 제1항에 있어서,
    물(E)의 함유량이, 조성물의 전량기준으로, 40질량% 이상인, 조성물.
  4. 제1항에 있어서,
    극성 유기용제(D)의 함유량이, 조성물의 전량기준으로, 0.5~10질량%인, 조성물.
  5. 삭제
  6. 제1항에 있어서,
    당알코올(C)이, 솔비톨, 자일리톨, 및 만니톨로 이루어지는 군으로부터 선택되는 1종 이상인, 조성물.
  7. 제1항에 있어서,
    제4급암모늄하이드록사이드(B)가, 테트라메틸암모늄하이드록사이드, 테트라에틸암모늄하이드록사이드, 및 트리에틸메틸암모늄하이드록사이드로 이루어지는 군으로부터 선택되는 1종 이상인, 조성물.
  8. 제1항에 있어서,
    알칸올아민(A)이, 2-아미노에탄올(모노에탄올아민) 및 1-아미노-2-프로판올로 이루어지는 군으로부터 선택되는 1종 이상인, 조성물.
  9. 제1항에 있어서,
    상기 접속단자부가, 프린트배선판에 있어서의 구리배선의 접속단자부인, 조성물.
  10. 제1항에 있어서,
    상기 접속단자부가, 반도체소자탑재용 패키지기판 또는 반도체소자에 있어서의 구리배선의 접속단자부인, 조성물.
  11. 구리배선을 적어도 일부에 갖는 절연층 상에, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하기 위한 포토레지스트에 대해, 제1항 내지 제4항 및 제6항 내지 제10항 중 어느 한 항에 기재된 조성물을 접촉시키는 것을 포함하는, 포토레지스트의 제거방법.
  12. 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판의 제조방법으로서,
    구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
    상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
    상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 적어도 1종을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
    상기 회로패턴 형성 후, 상기 포토레지스트에 제1항에 기재된 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
    상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
    을 포함하는, 반도체소자탑재용 패키지기판의 제조방법.
  13. 구리배선 및 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자의 제조방법으로서,
    구리배선을 적어도 일부에 갖는 절연층 상에 구리층을 형성하는 공정과,
    상기 구리층의 표면에 드라이필름레지스트층을 형성하고, 상기 드라이필름레지스트층을 노광현상하여 포토레지스트로 이루어지는 레지스트패턴을 형성하는 공정과,
    상기 레지스트패턴의 개구부에 구리도금을 실시하고, 상기 구리도금 상에 주석도금 및 주석합금도금으로 이루어지는 군으로부터 선택되는 적어도 1종을 실시하여, 상기 구리배선의 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 형성하는 공정과,
    상기 회로패턴 형성 후, 상기 포토레지스트에 제1항에 기재된 조성물을 접촉시켜, 상기 포토레지스트를 제거하는 공정과,
    상기 포토레지스트 제거 후, 노출된 상기 구리층을 제거하는 공정
    을 포함하는, 반도체소자의 제조방법.
  14. 반도체소자탑재용 패키지기판과 반도체소자를, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는 반도체패키지의 제조방법으로서,
    상기 반도체소자탑재용 패키지기판 및 상기 반도체소자의 적어도 일방이, 접속단자부가 되는 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있으며,
    상기 반도체소자탑재용 패키지기판이 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, 제12항에 기재된 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자탑재용 패키지기판을 제조하고,
    상기 반도체소자가 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖고 있는 경우, 제13항에 기재된 제조방법에 의해 구리, 그리고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 회로패턴을 갖는 반도체소자를 제조하고,
    상기 반도체소자탑재용 패키지기판 및 상기 반도체소자를 각각의 접속부가 대향하도록 배치하고, 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종이 용융되는 온도까지 가열하여 반도체소자탑재용 패키지기판과 반도체소자를 주석 및 주석합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 개재하여 전기적으로 접속하는 것을 포함하는, 반도체패키지의 제조방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023107071A (ja) 2022-01-21 2023-08-02 関東化学株式会社 フォトレジスト剥離組成物
TWI806627B (zh) * 2022-05-25 2023-06-21 芝普企業股份有限公司 乾膜剝離液及其用途

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250230A (ja) 1999-02-25 2000-09-14 Mitsubishi Gas Chem Co Inc レジスト剥離剤およびそれを用いた半導体素子の製造方法
JP2003255565A (ja) 2001-12-27 2003-09-10 Tokyo Ohka Kogyo Co Ltd ホトレジスト用剥離液
JP2009115929A (ja) 2007-11-02 2009-05-28 Nagase Chemtex Corp カラーレジスト用剥離剤

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08262746A (ja) * 1995-03-28 1996-10-11 Mitsubishi Gas Chem Co Inc フォトレジスト剥離剤組成物および剥離方法
US5567574A (en) * 1995-01-10 1996-10-22 Mitsubishi Gas Chemical Company, Inc. Removing agent composition for photoresist and method of removing
JPH09319098A (ja) * 1996-05-27 1997-12-12 Rohm Co Ltd レジスト膜用剥離液
US6440326B1 (en) * 1998-08-13 2002-08-27 Mitsubishi Gas Chemical Company, Inc. Photoresist removing composition
US8043484B1 (en) * 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
JP2003122029A (ja) * 2001-10-18 2003-04-25 Mitsubishi Gas Chem Co Inc レジスト剥離液の管理方法
CN100338530C (zh) * 2001-11-02 2007-09-19 三菱瓦斯化学株式会社 剥离抗蚀剂的方法
JP4104387B2 (ja) * 2002-07-08 2008-06-18 花王株式会社 剥離剤組成物
JP2004134783A (ja) * 2002-09-19 2004-04-30 Sumitomo Chem Co Ltd 半導体基板用洗浄液および半導体デバイスの製造方法
TWI268012B (en) * 2003-08-07 2006-12-01 Phoenix Prec Technology Corp Electrically conductive structure formed between neighboring layers of circuit board and method for fabricating the same
CN101187787A (zh) * 2006-11-17 2008-05-28 安集微电子（上海）有限公司 低蚀刻性光刻胶清洗剂及其清洗方法
JP5062562B2 (ja) 2007-09-04 2012-10-31 Ｎｌｔテクノロジー株式会社 薬液及びそれを用いた基板処理方法
CN101354543B (zh) * 2008-07-29 2011-04-20 广东东硕科技有限公司 一种褪菲林液
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8302298B2 (en) * 2009-11-06 2012-11-06 Via Technologies, Inc. Process for fabricating circuit substrate
CN102298277B (zh) * 2010-06-25 2015-06-17 安集微电子（上海）有限公司 一种用于厚膜光刻胶的清洗液
JP5809444B2 (ja) * 2011-05-20 2015-11-10 パナソニック株式会社 フォトレジスト用剥離液
CN103688222B (zh) * 2011-05-20 2016-11-16 松下知识产权经营株式会社 光致抗蚀剂用剥离液、剥离液循环系统和运转方法以及剥离液的循环方法
US8803337B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors
JP6464578B2 (ja) * 2013-08-01 2019-02-06 三菱瓦斯化学株式会社 プリント配線板の製造方法
CN106933068A (zh) * 2015-12-31 2017-07-07 安集微电子（上海）有限公司 一种低蚀刻的去除光刻胶残留物的清洗液
KR101821663B1 (ko) * 2016-02-26 2018-01-24 삼영순화(주) 포토레지스트 박리액 조성물
TWI692679B (zh) 2017-12-22 2020-05-01 美商慧盛材料美國責任有限公司 光阻剝除劑
EP3502225B1 (en) * 2017-12-22 2021-09-01 Versum Materials US, LLC Photoresist stripper
US11581187B2 (en) * 2018-12-20 2023-02-14 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of heating SOC film on wafer by electromagnetic wave generator and heating apparatus using the same
US10943880B2 (en) * 2019-05-16 2021-03-09 Advanced Micro Devices, Inc. Semiconductor chip with reduced pitch conductive pillars

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250230A (ja) 1999-02-25 2000-09-14 Mitsubishi Gas Chem Co Inc レジスト剥離剤およびそれを用いた半導体素子の製造方法
JP2003255565A (ja) 2001-12-27 2003-09-10 Tokyo Ohka Kogyo Co Ltd ホトレジスト用剥離液
JP2009115929A (ja) 2007-11-02 2009-05-28 Nagase Chemtex Corp カラーレジスト用剥離剤

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Publication number Publication date
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JP7496825B2 (ja) 2024-06-07
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