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KR102783687B1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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KR102783687B1
KR102783687B1 KR1020247011721A KR20247011721A KR102783687B1 KR 102783687 B1 KR102783687 B1 KR 102783687B1 KR 1020247011721 A KR1020247011721 A KR 1020247011721A KR 20247011721 A KR20247011721 A KR 20247011721A KR 102783687 B1 KR102783687 B1 KR 102783687B1
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light
electrode
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semiconductor light
layer
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이재혁
박칠근
조병권
박성민
Original Assignee
엘지전자 주식회사
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Abstract

반도체 발광 소자는 발광부와, 발광부의 하부 및 측부 상에 제1 전극과, 발광부의 상부 상에 제2 전극과, 발광부의 측부 상에 복수의 트렌치와, 발광부의 측부 상에 패시베이션층을 포함하고, 패시베이션층의 끝단은 복수의 트렌치 중 하나의 트렌치에 위치될 수 있다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 신속하고 정확하게 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사 기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프 방식(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 유체가 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 유체 속에 투하된 발광 소자를 기판의 화소로 이동시켜, 발광 소자가 각 화소에 정렬되고 있다. 따라서, 자가 조립 방식은 수많은 발광 소자를 신속하고 정확하게 기판 상에 전사할 수 있어 차세대 전사 방식으로 각광받고 있다.
한편, 자가 조립 방식에 의해 기판 상에 조립된 발광 소자는 열 압착 방식에 의해 전기적으로 연결된다. 즉, 발광 소자의 하부에 구비된 본딩층이 열 압착에 의해 녹아 기판의 전기적 배선과 전기적으로 연결된다.
하지만, 종래의 발광 소자의 본딩층에 의한 열 압착시 다음과 같은 문제가 있다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 1에 도시한 바와 같이, 발광 소자(4)가 조립 홀(3)에 조립된 후 발광 소자(4)가 열 압착되는 경우, 발광 소자(4) 하측의 본딩 물질(5)이 발광 소자(4)와 기판(1) 사이에 머무르기보다는 발광 소자(4) 주변으로 빠져나간다. 이와 같이 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나가 본딩 물질(5) 중 일부는 발광 소자(4)의 높이만큼 뾰족한 첨탑을 이룬다. 후공정에 의해 전극 배선(미도시)이 발광 소자(4)의 상측에 배치되는 경우, 전극 배선이 본딩 물질(5)과 전기적으로 접촉되어 발광 소자(5)의 상부와 하부가 전기적으로 쇼트되는 문제가 발생된다.
도 2는 종래의 발광 소자를 도시한 단면도이다.
도 2에 도시한 바와 같이, 종래의 발광 소자의 하측에 본딩 물질(5)이 구비된다. 종래에는 본딩 물질(5)이 열 압착시 측 방향으로 빠져나가지 않도록 하는 구조가 구비되지 않고 있다.
따라서, 도 2에 도시된 종래의 발광 소자를 도 1에 도시한 바와 같이, 열 압착 방식을 이용하여 기판(1) 상에 열 압착하는 경우, 열 압착 공정시 발생된 열에 의해 녹은 본딩 물질(5)이 발광 소자(4)의 하측에 머무르지 않고 발광 소자(4)의 주변으로 빠져나간다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
앞서 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나간 경우, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 거의 존재하지 않아, 도 3에 도시한 바와 같이, 발광 소자(4)가 기판(1)에 부착되지 않고 이탈된다. 즉, 본딩 물질(5)에 의해 발광 소자(5)가 기판(1)에 부착된다. 발광 소자(5)가 기판(1)에 강하게 부착되기 위해서는 열 압착에도 불구하고 발광 소자(5) 하측에 소정의 본딩 물질(5)이 존재해야 한다. 하지만, 열 압착시 발광 소자(5)의 하측에 구비된 본딩 물질(5)의 대부분이 발광 소자(5) 주변으로 빠져나가고 발광 소자(5)의 하측에 소량의 본딩 물질(5)만이 남게 된다. 따라서, 발광 소자(5)가 강하게 기판(1)에 부착되지 않게 되어, 발광 소자(5)가 기판(1)으로부터 쉽게 이탈되는 문제가 있다. 발광 소자(5)의 이탈은 조립율을 저하시키고 조립 불량이나 점등 불량을 야기한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 4에 도시한 바와 같이, 열 압착에 의해 본딩 물질(5)이 발광 소자(4)의 주변으로 빠져나가는 경우, 발광 소자(4)의 하측에 남아 있는 본딩 물질(5)이 거의 없어(X 영역 참조) 본딩 물질(5)을 매개로 한 발광 소자(4)와 기판(1)이 전기적 연결 불량이 발생된다. 즉, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 연속적으로 존재하지 않고 국부적으로 존재하게 되므로, 발광 소자(4)와 기판(1) 사이에 전기적 연결 또한 국부적으로 연결된다. 이는 발광 소자(4)와 기판(1) 사이의 전기적 저항의 증가로 이어져 기판(1)의 전기적 신호가 발광 소자(4)로 용이하게 공급되지 않아 휘도가 저하되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 패시베이션층의 형성 위치를 자유롭게 조절할 수 있는 반도체 발광 소자를 제공하는 것이다.
실시예의 또 다른 목적은 발광부의 측부 상에 제1 전극을 용이하게 형성할 수 있는 반도체 발광 소자를 제공하는 것이다.
실시예의 또 다른 목적은 광 추출 효율을 향상시킨 반도체 발광 소자를 구비하여 고 휘도를 달성할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 또 다른 목적은 본딩 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 본딩력을 강화할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립 불량 및 점등 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광부; 상기 발광부의 하부 및 측부 상에 제1 전극; 상기 발광부의 상부 상에 제2 전극; 상기 발광부의 상기 측부 상에 복수의 트렌치; 및 상기 발광부의 상기 측부 상에 패시베이션층을 포함하고, 상기 패시베이션층의 끝단은 상기 복수의 트렌치 중 하나의 트렌치에 위치될 수 있다.
상기 복수의 트렌치는 상기 발광부의 상기 측부의 둘레를 따라 배치될 수 있다.
상기 제1 전극의 끝단은 상기 하나의 트렌치에 위치될 수 있다.
상기 제1 전극의 끝단은 상기 하나의 트렌치에서 상기 패시베이션층의 상기 끝단과 접할 수 있다.
상기 제1 전극의 끝단은 상기 패시베이션층 상에 위치될 수 있다.
상기 복수의 트렌치 각각은 비대칭적인 그루브를 가질 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 및 제2 조립 배선; 상기 제1 및 제2 조립 배선 상에 배치되고, 조립 홀을 갖는 격벽; 상기 조립 홀에 반도체 발광 소자; 및 상기 조립 홀에 배치되고, 상기 반도체 발광 소자를 상기 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선에 연결시키는 연결 전극을 포함하고, 상기 반도체 발광 소자는, 발광부; 상기 발광부의 하부 및 측부 상에 제1 전극; 상기 발광부의 상부 상에 제2 전극; 상기 발광부의 상기 측부 상에 복수의 트렌치; 및 상기 발광부의 상기 측부 상에 패시베이션층을 포함하고, 상기 패시베이션층의 끝단은 상기 복수의 트렌치 중 하나의 트렌치에 위치된다.
상기 연결 전극은 상기 조립 홀 내에서 상기 반도체 발광 소자의 둘레를 따라 배치될 수 있다.
디스플레이 장치는, 상기 격벽 상에 절연층; 및 상기 절연층을 통해 상기 반도체 발광 소자에 연결되는 전극 배선을 포함한다.
실시예는 도 11에 도시한 바와 같이, 패시베이션층(157)의 형성 위치를 결정하는 트렌치(1110, 1120 1130)가 반도체 발광 소자(150)의 측부 상에 배치되어, 반도체 발광 소자(150)의 측부에 일정한 높이의 제1 전극(154)이 배치됨으로써, 디스플레이 장치(300)에서 기판(310) 상의 서브 화소 간 화질 불균일을 방지하여 화질을 향상시킬 수 있다.
실시예는 연결 전극(350)을 이용하여 반도체 발광 소자(150)를 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선에 연결할 수 있다. 즉, 반도체 발광 소자(150)의 발광부(151, 152, 153)의 측부 둘레를 따라 제1 전극(154)가 배치되고, 제1 전극(154)에 연결 전극(350)이 접할 수 있다. 따라서, 반도체 발광 소자(150)의 발광부(151, 152, 153)의 측부 둘레를 따라 연결 전극(350)가 제1 전극(154)에 연결됨으로써, 연결 전극(350)과 반도체 발광 소자(150) 사이의 접촉 면적이 극대화되어 최대의 휘도가 얻어질 수 있다.
또한, 기판(310) 상에 정의된 복수의 서브 화소 각각의 조립 홀(345)에 균일한 사이즈로 연결 전극(350)이 배치되므로, 연결 전극(350)과 반도체 발광 소자(150) 사이의 접촉 면적이 동일하여, 복수의 서브 화소 간에 균일한 휘도를 얻어 화질이 향상될 수 있다.
또한, 각 화소의 반도체 발광 소자(150)가 안정적으로 연결 전극(350)와 전기적으로 연결되므로, 점등 불량을 방지할 수 있다.
또한, 연결 전극(350)이 조립 홀(345) 내에서 반도체 발광 소자(150)의 외 측면과 조립 홀(345)의 내 측면 사이에 배치되어, 연결 전극(350)에 의해 반도체 발광 소자(150)가 기판(310) 및/또느 격벽(340)과 단단하게 부착되어 반도체 발광 소자(150)의 이탈이 방지될 수 있다.
아울러, 연결 전극(350)이 조립 홀(345) 내에만 형성되므로, 연결 전극(350)과 후공정에 의해 형성된 전극 배선(372) 사이의 전기적인 쇼트가 방지될 수 있다.
한편, 실시예는 도 13에 도시한 바와 같이, 복수의 트렌치에 의해 활성층(152)에서 생성된 광이 반사되거나 산란되어 보다 많은 광이 추출되므로, 광 추출 효율이 향상되어 휘도가 향상될 수 있다.
또한, 도 12에 도시한 바와 같이, 반도체 발광 소자(150)의 측부 상에 복수의 트렌치(1110, 1120, 1130)가 배치되고, 이 트렌치(1110, 1120, 1130)에 제1 전극(154) 및 패시베이션층(157)이 배치됨으로써, 제1 전극(154) 및 패시베이션층(157) 각각과 반도체 발광 소자(150)의 측부 사이의 접촉 면적이 커져 제1 전극(154) 및 패시베이션층(157)의 이탈이 방지될 수 있다.
아울러, 도 11에 도시한 바와 같이, 연결 전극(350)이 반도체 발광 소자(150)의 외 측면, 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선 및 조립 홀(345)의 내 측면에 접함으로써, 반도체 발강 소자(150)의 고정성을 강화하여 신뢰성을 강화할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 2는 종래의 발광 소자를 도시한 단면도이다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 12는 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13은 제1 실시예에 따른 반도체 발광 소자에서 광의 진행 경로를 도시한다.
도 14는 종래에 본딩 방식을 통해 전기적으로 연결된 발광 소자가 구비된 디스플레이 장치의 점등 분포를 보여준다.
도 15는 실시예에서 증착 방식을 통해 전기적으로 연결된 반도체 발광 소자가 구비된 디스플레이 장치의 점등 분포를 보여준다.
도 16 내지 도 29는 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 30은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다. 예컨대, 발광 소자(150)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
기판(200)은 도 4 및 도 5에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203)은 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각은 상이한 형상을 가지며, 이들 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 발광 소자는 원형을 가지고, 녹색 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 발광 소자의 타원형의 제2 장축은 녹색 발광 소자의 타원형의 제2 장축보다 크고, 청색 발광 소자의 타원형의 제2 단축은 녹색 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9 및 도 10를 참조하여 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 10를 참조하면, 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 9에 도시한 바와 같이, 기판(200)에는 조립될 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 10를 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150)에 전극 배선(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
한편, 실시예는 반도체 발광 소자의 측부 상에 패시베이션층의 형성 위치를 결정할 수 있는 트렌치를 배치하여, 이 트렌치에 패시베이션층의 끝단이 위치되도록 하여, 반도체 발광 소자의 측부에 일정한 높이의 제1 전극이 배치될 수 있다. 따라서, 복수의 서브 화소 각각의 조립 홀에 배치된 반도체 발광 소자의 제1 전극에 연결 전극이 균일한 면적으로 접하도록 하여 복수의 서브 화소 각각 사이에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다. 이외에도 실시예는 다양한 기술적 장점을 가질 수 있으며, 이러한 다양한 기술적 장점은 하기에 상세히 설명한다.
이하에서 누락된 설명은 도 5 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 11을 참조하면, 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 격벽(340), 반도체 발광 소자(150) 및 연결 전극(350)를 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있다.
기판(310) 및 격벽(340) 각각은 도 9에 도시한 기판(200) 및 절연층(206)과 동일하므로, 상세한 설명은 생략한다.
격벽(340)은 기판(310) 상에 배치될 수 있다. 예컨대, 격벽(340)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 격벽(340)은 절연층으로 불릴 수 있다. 격벽(340)은 복수의 조립 홀(345)를 가질 수 있다. 조립 홀(345)은 화소의 서브화소에 구비될 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(345)은 반도체 발광 소자(150)의 조립을 가이드 및 고정하는 것으로서, 자가조립시 자성체에 의해 이동되는 반도체 발광 소자(150)가 조립 홀(345) 근처에서 조립 홀(345) 내로 이동되어 조립 홀(345)에 고정될 수 있다.
도면에는 조립 홀(345)이 경사진 내 측면을 갖는 것으로 도시되고 있지만, 기판(310)의 상면에 대해 수직인 내 측면을 가질 수도 있다. 경사진 내 측면을 갖는 조립 홀(345)에 의해 반도체 발과 소자가 조립 홀(345) 내로 용이하게 삽입될 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310) 상에 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다.
제1 및 제2 조립 배선(321, 322) 각각은 도 9에 도시한 전극 배선(201, 202)과 동일하므로, 상세한 설명은 생략한다.
한편, 제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)가 제1 절연층(330)과 기판(310) 사이에 배치될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 동일한 층, 예컨대 기판(310) 상에 배치될 수 있다. 즉, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310)의 상면에 접할 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 전기적인 쇼트를 방지하기 위해 서로 이격될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)에 교류 전압이 인가되어, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 유전영동힘이 형성될 수 있다. 이 유전영동힘에 의해 조립 홀(345) 내 위치된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)이 동일한 층 상에 수평으로 나란하게 배치되므로, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 유전영동힘이 균일하므로, 반도체 발광 소자(150)는 조립 홀(345)의 중심에 정위치될 수 있다.
제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322)을 유체(도 9의 1200)로부터 보호하고, 제1 조립 배선(321)과 제2 조립 배선(322)에 흐르는 누설 전류를 방지할 수 있다.
제1 절연층(330)은 유전영동힘을 증가시킬 수 있다. 예컨대, 제1 절연층(330)은 유전층일 수 있다. 제1 절연층(330)은 유전율이 높은 물질로 형성될 수 있다. 유전영동힘은 제1 절연층(330)의 유전율에 비례할 수 있다. 따라서, 유전율이 높은 물질로 이루어진 제1 절연층(330)에 의해 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 형성된 유전영동힘이 증가되어, 이와 같이 증가된 유전영동힘에 의해 조립 홀(345) 내에 위치된 반도체 발광 소자(150)가 보다 단단하게 고정될 수 있다.
예컨대, 제1 절연층(330)은 실리카, 알루미나 등의 무기 물질 또는 유기 물질이 단일층 또는 다층으로 형성될 수 있다.
예컨대, 제1 절연층(330)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있다. 예컨대, 제1 절연층(330)은 기판(310)과 일체로 이루어져 하나의 기판을 형성할 수도 있다. 즉, 기판(310)에 제1 조립 배선(321)과 제2 조립 배선(322)이 매립될 수 있다.
제1 절연층(330)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 제1 절연층(330)이 전도성 접착층일 경우, 제1 조립 배선(321)과 제2 조립 배선(322)은 절연층으로 둘러싸 제1 조립 배선(321) 및 제2 조립 배선(322) 각각과 전도성 접착층 사이의 전기적인 쇼트를 방지할 수 있다. 예컨대, 제1 절연층(330)은 연성이 있어서 디스플레이 장치(300)의 플렉서블 기능을 가능하게 할 수 있다.
반도체 발광 소자(150)가 기판(310) 상에 구비된 복수의 조립 홀(345) 각각에 배치될 수 있다.
반도체 발광 소자(150)는 반도체 물질, 예컨대 Ⅳ족 화합물 또는 III-V족 화합물로 형성될 수 있다. 반도체 발광 소자(150)는 전기적 신호에 따라 광을 생성하는 부재이다.
일 예로서, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 단일 컬러 광을 생성할 수 있다. 예컨대, 반도체 발광 소자(150)는 자외선 광, 보라색 광, 청색 광 등을 생성할 수 있다. 이러한 경우, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 광원으로서, 이 광원을 이용하여 다양한 컬러 광을 생성하여 영상을 표시할 수 있다. 다양한 컬러 광을 생성하기 위해 컬러 컨버전층과 컬러 필터가 구비될 수 있다.
다른 예로서, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 청색 반도체 발광 소자, 녹색 반도체 발광 소자 및 적색 반도체 발광 소자 중 하나일 수 있다. 예컨대, 3개의 조립 홀(345)이 나란하게 배치된 경우, 제1 조립 홀(345)에 배치된 반도체 발광 소자(150)는 청색 반도체 발광 소자이고 제2 조립 홀(345)에 배치된 반도체 발광 소자(150)는 녹색 반도체 발광 소자이며, 제3 조립 홀(345)에 배치된 반도체 발광 소자(150)는 적색 반도체 발광 소자일 수 있다.
연결 전극(350)는 조립 홀(345)에 배치될 수 있다. 연결 전극(350)은 연결부, 연결 부재, 연결 금속 등으로 불릴 수 있다.
연결 전극(350)은 반도체 발광 소자(150)를 상기 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선에 연결시킬 수 있다. 연결 전극(350)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 연결 전극(350)은 적어도 하나 이상의 층으로 이루어질 수 있다. 예컨대, 연결 전극(350)은 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)의 3층으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 연결 전극(350)은 조립 홀(345) 내에서 반도체 발광 소자(150)의 측부의 둘레를 따라 배치될 수 있다. 예컨대, 연결 전극(350)은 조립 홀(345) 내에서 반도체 발광 소자(150)의 측부의 둘레를 따라 반도체 발공 소자의 측부에 전기적으로 연결될 수 있다.
도 1 내지 도 4에 도시한 바와 같이, 본딩 방식을 이용한 열 압착시 발광 소자(4)의 하부에 구비된 본딩 물질(5)가 압력에 의해 기판(1)에 부착된다.
하지만, 발광 소자(4) 하측의 본딩 물질(5)이 발광 소자(4)와 기판(1) 사이에 머무르기보다는 발광 소자(4) 주변으로 빠져나가, 주변으로 빠져나간 본딩 물질(5)에 의해 후공정에 의해 형성된 전극 배선과의 전기적인 쇼트가 발생된다(도 1). 또한, 발광 소자(4)가 기판(1)에 단단하게 부착되지 않아 발광 소자(4)가 이탈된다(도 3). 또한, 발광 소자(4) 하측의 본딩 물질(5)이 머무르기보다는 발광 소자(4) 주변으로 빠져나가, 발광 소자(4)와 기판(1) 사이에 잔류하는 본딩 물질(5)의 양이 적어 발광 소자(4)와 기판(1)의 전극 배선 간의 전기적 접촉 면적이 작아 접촉 저항의 증가로 인한 휘도 저하가 야기된다(도 4).
제1 실시예는 이러한 문제를 해결하기 위한 것으로서, 다음과 같은 기술적 장점을 가질 수 있다.
제1 실시예에 따르면, 연결 전극(350)이 조립 홀(345) 내에서 반도체 발광 소자(150)의 외 측면과 조립 홀(345)의 내 측면 사이에 배치되어, 연결 전극(350)에 의해 반도체 발광 소자(150)가 기판(310) 및/또느 격벽(340)과 단단하게 부착되어 반도체 발광 소자(150)의 이탈이 방지될 수 있다.
제1 실시예에 따르면, 연결 전극(350)이 조립 홀(345) 내에만 형성되므로, 연결 전극(350)과 후공정에 의해 형성된 전극 배선(372) 사이의 전기적인 쇼트가 방지될 수 있다.
제1 실시예에 따르면, 연결 전극(350)이 반도체 발광 소자(150)의 측부의 둘레를 따라 반도체 발광 소자(150)의 측부에 전기적으로 연결되므로, 연결 전극(350)과 반도체 발광 소자(150) 사이의 접촉 면적이 극대화되어 최대의 휘도가 얻어질 수 있다.
제1 실시예에 따르면, 기판(310) 상에 정의된 복수의 서브 화소 각각의 조립 홀(345)에 균일한 사이즈로 연결 전극(350)이 배치되므로, 연결 전극(350)과 반도체 발광 소자(150) 사이의 접촉 면적이 동일하여, 복수의 서브 화소 간에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다.
제1 실시예에 따르면, 각 화소의 반도체 발광 소자(150)가 안정적으로 연결 전극(350)와 전기적으로 연결되므로, 점등 불량을 방지할 수 있다.
도 14에 도시한 바와 같이, 종래(도 1, 도 3 및 도 4)의 본딩 방식에 의한 열 압착에 의해 발광 소자(4)가 기판(1)에 부착되는 경우, 복수의 서브 화소 각각의 발광 소자(4)가 점등되거나 점등되지 않아 점등율이 저하됨을 알 수 있다.
도 15에 도시한 바와 같이, 제1 실시예에 따른 증착 방식에 의해 반도체 반도체 발광 소자(150)가 기판(310)에 부착되는 경우, 복수의 서브 화소의 반도체 발광 소자(150)가 점등되어 점등율이 현저히 향상됨을 알 수 있다.
한편, 반도체 발광 소자(150)가 조립 홀(345)에 배치될 수 있다. 실시예에 따른 반도체 발광 소자(150)는 그 측부에 복수의 트렌치(1110, 1120, 1130)가 배치될 수 있다. 복수의 트렌치 중 하나의 트렌치, 예컨대 제1 트렌치(1110)는 패시베이션층(157)의 형성 위치를 결정할 수 있다. 즉, 패시베이션층(157)의 끝단이 제1 트렌치(1110)에 위치될 수 있다.
[제1 실시예]
도 12는 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 12를 참조하면, 제1 실시예에 따른 반도체 발광 소자(150)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155), 트렌치(1110, 1120, 1130) 및 패시베이션층(157)을 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수 있다. 패시베이션층(157)은 절연층, 보호층 등으로 불릴 수 있다.
발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다. 즉, 활성층(152)이 제1 도전형 반도체층(151) 상에 배치되고, 제2 도전형 반도체층(153)이 활성층(152) 상에 배치될 수 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(도 16의 401) 상에서 순차적으로 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(151)의 측면의 다른 일부, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면 둘레를 따라 패시베이션층(157)이 형성됨으로써, 반도체 발광 소자(150)가 제조될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하는 장소이고, 제2 도전형 반도체층(153)은 홀을 형성하는 장소일 수 있다. 활성층(152)은 광을 생성하는 장소로서 발광층으로 불릴 수 있다.
제1 전극(154)은 발광부(151, 152, 153)의 하부 상에 배치될 수 있다. 제1 전극(154)은 발광부(151, 152, 153)의 측부 상에 배치될 수 있다. 제2 전극(155)은 발광부(151, 152, 153)의 상부 상에 배치될 수 있다. 제1 전극(154) 및 제2 전극(155)은 발광부(151, 152, 153)에 전류를 공급하여 발광부(151, 152, 153)에서 이 전류에 상응하는 휘도를 갖는 광이 발광될 수 있다.
제1 전극(154) 및 제2 전극(155)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 제1 전극(154) 및 제2 전극(155)은 적어도 하나 이상의 층으로 이루어질 수 있다. 제1 전극(154) 및 제2 전극(155)은 상이한 금속으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 전극(154) 및 제2 전극(155) 중 적어도 하나의 전극은 자성층을 포함할 수 있다. 예컨대, 도 10에 도시한 바와 같이, 조립 장치(1100)의 자성체에 의해 자화되는 경우, 자성층을 포함하는 반도체 발광 소자(150)가 조립 장치(1100)의 자성체에 인력이 작용하여 자성체를 향해 이동될 수 있다. 따라서, 조립 장치(1100)의 자성체의 이동 방향을 따라 반도체 발광 소자(150)가 이동될 수 있다. 이와 같이 이동 중인 반도체 발광 소자(150)가 기판(310) 상의 조립 홀(345)에 형성된 유전영동힘에 의해 당겨져 조립 홀(345)에 조립될 수 있다.
한편, 제1 전극(154)은 반사층을 포함할 수 있다. 이러한 경우, 활성층(152)에서 생성된 광이 반사됨으로써, 광 추출 효율이 향상되어 휘도가 향상될 수 있다.
패시베이션층(157)는 발광부(151, 152, 153)의 측부 상에 배치될 수 있다. 패시베이션층(157)은 발광부(151, 152, 153)의 상부 상에 배치될 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 제2 전극(155) 상에 배치될 수 있다.
예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다.
예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 누설 전류를 차단할 수 있다. 발광부(151, 152, 153)의 측면, 즉 제1 도전형 반도체층(151)의 측면, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면을 통해 누설 전류가 흐를 수 있다. 제1 도전형 반도체층(151)의 측면, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면에 패시베이션층(157)이 형성됨으로써, 누설 전류가 방지될 수 있다.
예컨대, 패시베이션층(157)은 반도체 발광 소자(150)의 조립을 도와줄 수 있다. 즉, 반도체 발광 소자(150)의 외 측면에 배치된 제1 전극(154)과 패시베이션층(157)의 배치 면적을 조절함으로써, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 유전영동힘에 의해 반도체 발광 소자(150)가 조립 홀(345) 내로 당겨질 수 있다. 예컨대, 반도체 발광 소자(150)의 제1 전극(154)이 제1 조립 배선(321)과 제2 조립 배선(322)에 근접하도록 배치되고, 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀리 배치됨으로써, 유전영동힘에 의해 반도체 발광 소자(150)가 조립 홀(345) 내로 당겨질 수 있다. 따라서, 유전영동힘에 의해 반도체 발광 소자(150)가 조립 홀(345) 내로 당겨진 후 지속적으로 조립 홀(345) 내에 고정될 수 있다. 이후에는 유전영동힘이 발생되지 않더라도 표면 장력이나 반데르발스 힘 등과 같은 자연력에 의해 반도체 발광 소자(150)가 조립 홀(345) 내에 고정될 수 있다.
예컨대, 발광부(151, 152, 153)의 제2 전극(155)의 일부에는 패시베이션층(157)이 형성되지 않은 개구(158)가 형성될 수 있다. 나중에 설명하겠지만, 개구(158)를 통해 전극 배선(372)이 반도체 발광 소자(150)의 제2 전극(155)에 전기적으로 연결될 수 있다.
한편, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 일부에 형성될 수 있다. 즉, 패시베이션층(157)은 발광부(151, 152, 153)의 측부의 일 영역에 배치되고, 제1 전극(154)은 발광부(151, 152, 153)의 측부의 다른 영역에 배치될 수 있다.
제1 전극(154)을 발광부(151, 152, 153)의 측부에 형성하는 것은 연결 전극(350)에 전기적으로 용이하게 연결하기 위함이다. 제1 전극(154)을 발광부(151, 152, 153)의 측부에 보다 넓은 면적으로 형성할수록, 연결 전극(350)과 제1 전극(154) 사이의 접촉 면적이 클 수 있다. 이러한 경우, 발광부(151, 152, 153)에 보다 원활하게 전류가 흘러 보다 많은 광량이 출력되고, 이는 곧 휘도가 향상됨을 의미한다.
패시베이션층(157)이 형성된 후 제1 전극(154)이 형성되므로, 패시베이션층(157)이 발광부(151, 152, 153)의 측부의 일 영역에 국한하여 형성하여야, 제1 전극(154)이 발광부(151, 152, 153)의 측부의 다른 영역에 국한하여 형성하기가 용이하다. 하지만, 제조 공정 상 패시베이션층(157)을 발광부(151, 152, 153)의 일 영역에 국한하여 형성하기는 매우 어렵다. 따라서, 제1 전극(154)을 발광부(151, 152, 153)의 측부의 다른 영역에 국한하여 형성하기는 매우 어렵다.
실시예는 복수의 트렌치를 발광부(151, 152, 153)에 형성하여, 복수의 트렌치를 이용하여 패시베이션층(157)을 발광부(151, 152, 153)의 일 영역에 국한하여 용이하게 형성할 수 있고, 이에 따라 제1 전극(154) 또한 발광부(151, 152, 153)의 다른 영역에 국한하여 용이하게 형성할 수 있다.
따라서, 복수의 트렌치는 패시베이션층(157)이 발광부(151, 152, 153)의 측부의 일 영역에 국한하여 형성되도록 하는 스토퍼(stopper)로서의 역할을 할 수 있다.
예컨대, 발광부(151, 152, 153)에 형성된 복수의 트렌치 중 하나의 트렌치, 예컨대 제1 트렌치(1110)를 기준으로 제1 트렌치(1110)에 패시베이션층(157)의 끝단(157a)에 위치될 수 있다. 즉, 패시베이션층(157)이 발광부(151, 152, 153)의 상부 및 측부 상에 형성되되, 발광부(151, 152, 153)의 측부에 구비된 제1 트렌치(1110)에 위치될 수 있다. 따라서, 패시베이션층(157)은 제1 트렌치(1110) 아래에 위치된 발광부(151, 152, 153)의 측부 상에는 형성되지 않을 수 있다. 제1 트렌치(1110) 아레에 위치된 발광부(151, 152, 153)의 측부 상에 제1 전극(154)이 형성될 수 있다.
따라서, 제1 트렌치(1110)는 패시베이션층(157)과 제1 전극(154) 사이의 경계 영역일 수 있다. 즉, 제1 트렌치(1110)에서 패시패이션층의 끝단(157a)과 제1 전극(154)의 끝단(154a)이 접할 수 있다.
예컨대, 복수의 트렌치는 발광부(151, 152, 153)의 측부의 둘레를 따라 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 따라서, 발광부(151, 152, 153)의 측부의 둘레를 따라 배치된 제1 트렌치(1110)에서 패시베이션층(157)의 끝단(157a)과 제1 전극(154)의 끝단(154a)이 접할 수 있다. 즉, 제1 트렌치(1110)를 기준으로 패시베이션층(157)은 제1 트렌치(1110)의 위에 위치된 발광부(151, 152, 153)의 측부의 둘레를 따라 배치되고, 제1 전극(154)은 제1 트렌치(1110)의 아래에 위치된 발광부(151, 152, 153)의 측부의 둘레를 따라 배치될 수 있다.
복수의 트렌치 각각은 비대칭적인 그루브(1200)를 가질 수 있다. 예컨대, 복수의 트렌치 각각은 제1 폭(w1)을 갖는 바닥부(151a)와 바닥부(151a)와 접하고 제1 폭보다 큰 제2 폭(w2)을 갖는 측부(151b)를 가질 수 있다. 이러한 비대칭적인 그루브(1200)에 의해 패시베이션의 끝단(157a)이 용이하게 복수의 트렌치, 즉 제1 트렌치(1110)에 위치될 수 있다.
나중에 설명하겠지만(도 23 내지 도 27 참조), 제1 트렌치(1110)의 비대칭적인 그루브(1200)에 의해 패시베이션층(157)이 발광부(151, 152, 153)의 측면 상에 형성되더라도, 제1 트렌치(1110)를 기준으로 제1 트렌치(1110) 위에 위치된 패시베이션층(157)과 제1 트렌치(1110) 아래에 위치된 패시베이션층(157), 즉 감광막 상에 형성된 패시베이션층(도 23의 157)이 서로 이격될 수 있다. 이러한 경우, 제1 트렌치(1110) 아레에 위치된 패시베이션층(157)이 제거됨으로써, 제1 트렌치(1110) 위에 위치된 패시베이션층(157)만 발광부(151, 152, 153)의 측부 상에 배치될 수 있다.
한편, 바닥부(151a) 및 측부(151b) 사이의 각도(θ)는 예각을 가질 수 있지만, 이에 대해서는 한정하자 않는다. 바닥부(151a) 및 측부(151b) 사이의 각도(θ)가 예각을 갖는다는 것은 복수의 트렌치 각각의 깊이가 더욱 더 깊어진다는 것을 의미한다. 이와 같이 복수의 트렌치 각각의 깊이가 더욱 더 깊어질수록, 도 23 및 도 24에 도시한 바와 같이, 제1 트렌치(1110)를 기준으로 제1 트렌치(1110) 위에 위치된 패시베이션층(157)과 제1 트렌치(1110) 아래에 위치된 패시베이션층(157)이 더욱 더 용이하게 분리되어, 제1 트렌치(1110) 아래에 위치된 패시베이션층(157)의 제거가 용이할 수 있다.
한편, 복수의 트렌치는 패시베이션층(157)이 가급적 제1 도전형 반도체층(151)의 측부 상에 형성되지 않도록 하여 제1 도전형 반도체층(151)의 측부 상에 제1 전극(154)이 용이하게 형성되도록 한다. 따라서, 복수의 트렌치가 제1 도전형 반도체층(151)의 측부 상에 배치될 수 있다.
예컨대, 복수의 트렌치는 제1 도전형 반도체층(151)의 측부의 제1 영역 상에 배치된 제1 트렌치(1110)를 포함할 수 있다. 예컨대, 복수의 트렌치는 제1 도전형 반도체층(151)의 측부의 제2 영역 상에 배치된 적어도 하나 이상의 제2 트렌치(1120)를 포함할 수 있다. 제2 영역은 제1 영역보다 위에 위치될 수 있다. 예컨대, 복수의 트렌치는 제1 도전형 반도체층(151)의 측부의 제3 영역 상에 배치된 적어도 하나 이상의 제3 트렌치(1130)를 포함할 수 있다. 제3 영역은 제1 영역보다 아래에 위치될 수 있다.
예컨대, 패시베이션층(157)의 끝단(157a)은 제1 트렌치(1110)에 위치될 수 있다 예컨대, 제1 전극(154)의 끝단(154a)은 제1 트렌치(1110)에서 패시베이션층(157)의 끝단(157a)에 접할 수 있다.
예컨대, 패시베이션층(157)은 적어도 하나 이상의 제2 트렌치(1120)에 배치될 수 있다. 패시베이션층(157)이 제2 트렌치(1120)의 비대칭적인 그루브(1200)에 배치됨으로써, 패시베이션층(157)과 제1 도전형 반도체층(151)의 측부 사이의 접촉 면적이 커져 패시베이션층(157)의 이탈이 방지될 수 있다.
예컨대, 제1 전극(154)은 적어도 하나 이상의 제3 트렌치(1130)에 배치될 수 있다. 제1 전극(154)이 제3 트렌치(1130)의 비대칭적인 그루브(1200)에 배치됨으로써, 제2 전극(155)과 제1 도전형 반도체층(151)의 측부 사이의 접촉 면적이 커져 제1 전극(154)의 본딩력이 강화되고 제1 전극(154)의 이탈이 방지될 수 있다.
한편, 도 13에 도시한 바와 같이, 복수의 트렌치에 의해 활성층(152)에서 생성된 광이 반사되거나 산란되어 보다 많은 광이 추출되므로, 광 추출 효율이 향상되어 휘도가 향상될 수 있다.
한편, 다시 도 11 및 도 12를 참조하면, 연결 전극(350)은 반도체 발광 소자(150)의 제1 전극(154)에 접할 수 있다. 즉, 연결 전극(350)은 반도체 발광 소자(150)의 측부 상에 배치될 제1 전극(154)에 접할 수 있다. 예컨대, 연결 전극(350)은 반도체 발광 소자(150)의 제1 도전형 반도체 발광 소자(150)의 측부 상에 배치될 수 있다. 아울러, 연결 전극(350)은 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선에 연결될 수 있다. 따라서, 연겨 전극은 반도체 발광 소자(150)의 제1 전극(154)을 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선에 연결시킬 수 있다.
연결 전극(350)은 조립 홀(345) 내에서 반도체 발광 소자(150)의 패시베이션층(157) 및 조립 홀(345)의 내 측면에 접함으로써, 연결 전극(350)의 부착력을 강화되어 연결 전극(350)의 이탈이 방지될 수 있다.
패시베이션층(157)의 두께가 비교적 얇으므로 패시베이션층(157)을 통해 연결 전극(350)과 활성층(152) 사이에 전기적인 쇼트가 발생되지 않도록, 연결 전극(350)의 상측은 적어도 활성층(152)보다 낮게 위치되어 제1 도전형 반도체층(151)의 측부 상에 배치될 수 있다.
예컨대, 조립 홀(345)의 내 측면에 배치된 연결 전극(350)의 상측과 반도체 발광 소자(150)의 측부 상에 배치된 연결 전극(350)의 상측은 동일 위치(또는 높이)일 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 전극 배선(372)은 반도체 발광 소자(150)의 제2 전극(155)에 연결될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선은 제1 전극(154) 배선으로 명명되고, 전극 배선(372)는 제2 전극(155) 배선으로 명명될 수 있다. 이러한 경우, 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선과 조립 배선(372)에 의해 전류가 반도체 발광 소자(150)에 흐르고, 반도체 발광 소자(150)에서 해당 전류에 상응하는 휘도를 갖는 광이 발광될 수 있다.
제1 실시예에 따른 디스플레이 장치(300)는 제2 절연층(360)을 포함할 수 있다.
제2 절연층(360)은 유기 물질이나 무기 물질로 형성될 수 있다. 예컨대, 제2 절연층(360)은 반도체 발광 소자(150) 및 격벽(340) 상에 배치될 수 있다. 제2 절연층(360)은 조립 홀(345)에 배치될 수 있다. 예컨대, 제2 절연층(360)은 조립 홀(345) 내에 연결 전극(350)에 의해 형성된 홈에 배치될 수 있다.
예컨대, 제2 절연층(360)의 일부가 제거되어 반도체 발광 소자(150)의 제2 전극(155)이 노출되는 컨택홀이 형성될 수 있다. 이 컨택홀을 통해 전극 배선(372)가 반도체 발광 소자(150)의 제2 전극(155)에 전기적으로 연결될 수 있다.
한편, 미설명 부호 333은 접착층으로서, 반도체 발광 소자(150)가 조립 홀(345) 내의 제1 절연층(330)에 부착되도록 할 수 있다.
이하에서 도 16 내지 도 29를 참조하여 제1 실시예에 따른 반도체 발광 소자(150)의 제조 공정을 설명한다.
도 16 내지 도 29는 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 16에 도시한 바와 같이, MOCVD와 같은 증착 장비를 이용하여 웨이퍼(401) 상에 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)이 성장될 수 있다.
도 17에 도시한 바와 같이, 증착 공정을 이용하여 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수 있다. 도면에는 제2 전극(155)이 제2 도전형 반도체층(153)의 상면의 일부 영역에 국한하여 형성되고 있지만, 이에 대해서는 한정하지 않는다.
도 18에 도시한 바와 같이, 상부 전극 상에 마스크층(410)이 형성될 수 있다. 마스크층(410)은 예컨대, 이산화규소(SiO2)로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 19에 도시한 바와 같이, 마스크층(410)을 마스크로 하여 1차 식각 공정이 수행되어, 수직 방향을 따라 제2 도전형 반도체층(153) 및 활성층(152)이 제거되고, 이어서 제1 도전형 반도체의 상면으로부터 제1 깊이(d1)로 제거된 후 1차 식각 공정이 정지될 수 있다. 이러한 경우, 제1 깊이(d1)로 제거된 제1 도전형 반도체층(151)의 상면과 측부가 만나는 영역에 제2 트렌치(1120)가 형성될 수 있다.
도 20에 도시한 바와 같이, 마스크층(410)을 마스크로 하여 2차 식각 공정이 수행되어, 제1 도전형 반도체층(151)의 상면으로부터 제2 깊이(d2)로 제거된 후 2차 식각 공정이 정지될 수 있다. 이러한 경우, 제2 깊이(d2)로 제거된 제1 도전형 반도체층(151)의 상면과 측부가 만나는 영역에 제1 트렌치(1110)가 형성될 수 있다.
도 21에 도시한 바와 같이, 마스크층(410)을 마스크로 하여 3차 식각 공정이 수행되어, 제1 도전형 반도체층(151)의 상면으로부터 제3 깊이(d3)로 제거된 후 3차 식각 공정이 정지될 수 있다. 이러한 경우, 제3 깊이(d3)로 제거된 제1 도전형 반도체층(151)의 상면과 측부가 만나는 영역에 제3 트렌치(1130)가 형성될 수 있다.
이후, 마스크층(410)을 마스크로 하여 4차 식각 공정이 수행되어, 웨이퍼의 상면이 노출되도록 제1 도전형 반도체층(151)이 제거될 수 있다.
도 22에 도시한 바와 같이, 상기 노출된 웨이퍼 상에 감광막(430)이 형성될 수 있다. 감광막(430)의 상면은 제1 트렌치(1110)에 위치될 수 있다. 감광막은 후술할 패시베이션층(157)이 제1 트렌치(1110) 아레에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성되지 않도록 할 수 있다.
도 23에 도시한 바와 같이, 기판(310)의 전 영역 상에 패시베이션층(157)이 형성될 수 있다. 예컨대, 패시베이션층(157)은 감광막 상에 형성될 수 있다. 예컨대, 패시베이션층(157)은 마스크층(410) 상에 형성될 수 있다. 예컨대, 패시베이션층(157)은 마스크층(410)의 측부, 제2 도전형 반도체층(153)의 측부 및 활성층(152)의 측부 상에 형성될 수 있다. 예컨대, 패시베이션층(157)은 제1 트렌치(1110)의 위에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성될 수 있다.
한편, 제1 트렌치(1110)가 비대칭적인 그루브(1200)를 가지므로, 제1 트렌치(1110)에는 패시베이션층(157)이 형성되지 않을 수 있다. 즉, 제1 트렌치(1110)를 기준으로 제1 트렌치(1110) 위에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성된 패시베이션층(157)과 감광막 상에 형성된 패시베이션층(157)이 서로 이격될 수 있다. 이는 패시베이션층(157)의 성장 차이에 기인할 수 있다. 예컨대 제1 도전형 반도체층(151)의 측부와 감광막의 상면 각각에서의 패시베이션층(157)의 성장이 다르다. 이러한 성장 차이로 인해, 제1 트렌치(1110)를 기준으로 제1 트렌치(1110) 위에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성된 패시베이션층(157)과 감광막 상에 형성된 패시베이션층(157)이 서로 이격될 수 있다.
도 24에 도시한 바와 같이, 습식 식각 공정을 이용하여 패시베이션층(157)의 표면이 제거됨으로써, 제1 트렌치(1110) 위에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성된 패시베이션층(157)과 감광막 상에 형성된 패시베이션층(157)이 더 멀리 이격되어 더 큰 틈이 형성될 수 있다.
만일 제1 트렌치(1110) 위에 위치된 제1 도전형 반도체층(151)의 측부 상에 형성된 패시베이션층(157)과 감광막 상에 형성된 패시베이션층(157) 사이의 이격 거리가 충분한 경우, 습식 식각 공정이 생략될 수 있다.
도 25에 도시한 바와 같이, 추가 습식 공정을 수행하여, 제2 전극(155) 상의 패시베이션층(157)이 제거되어 제2 전극(155) 상에 개구(158)이 형성될 수 있다.
도 26에 도시한 바와 같이, 웨이퍼를 뒤집어 전사 기판(500) 상에 전사할 수 있다. 즉, 제2 전극(155)이 전사 기판(500)을 향하도록 웨이퍼를 뒤집은 다음, 웨이퍼를 가압하여 반도체 발광 소자(150)의 일부 영역이 접착층(510)에 매립될 수 있다. 다시 말해, 접착층(510)를 매개하여 하여 반도체 발광 소자(150)가 전사 기판(500)에 부착될 수 있다.
다음, 레이저를 이용한 LLO(Lase Lift-Off) 공정을 수행하여, 웨이퍼를 분리할 수 있다.
따라서, 도 27에 도시한 바와 같이, PLO(PR Lift-Off) 공정을 수행하여 감광막이 분리됨으로써, 감광막 상에 패시베이션층(157)이 제거될 수 있다. PLO 공정은 감광막을 식각할 수 있는 식각액을 이용하여 수행될 수 있다. 이러한 경우, 제1 트렌치(1110)를 기준으로 제1 도전형 반도체층(151)의 하면(반도체 발광 소자(150)를 뒤집기 전을 기준으로) 및 측부 일부가 외부에 노출될 수 있다.
도 28에 도시한 바와 같이, 제1 전극(154)이 형성된 후, 패턴 공정이 수행되어 제1 도전형 반도체층(151)의 하면 및 측부 일부 상에 제1 전극(154)이 형성될 수 있다.
도 29에 도시한 바와 같이, 접착층이 제거되어 전사 기판(500)이 분리됨으로써, 반도체 발광 소자(150)가 제조될 수 있다. 예컨대, 식각액이 수용된 용기에 도 28에 도시된 전사 기판(500)이 침지됨으로써, 식각액에 의해 접착층이 제거될 수 있다. 접착층이 제거됨으로써, 전사 기판(500)이 반도체 발광 소자(150)로부터 분리될 수 있다. 이후, 용기에 포함된 반도체 발광 소자(150)가 회수 공정을 이용하여 회수될 수 있다.
도시되지 않았지만, 세정 공정이 수행되어 상기 회수된 반도체 발광 소자(150)에 부착된 식각액에 의한 잔류물이 제거될 수 있다.
[제2 실시예]
도 30은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제2 실시예는 제1 전극(154)의 배치 위치를 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 30을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150A)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155), 트렌치(1110, 1120, 1130) 및 패시베이션층(157)을 포함할 수 있다. 제2 실시예에 따른 반도체 발광 소자(150A)는 이보다 더 많은 구성 요소를 포함할 수 있다.
발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다.
복수의 트렌치는 발광부의 측부 상에 배치될 수 있다. 예컨대, 복수의 트렌치는 제1 도전형 반도체층(151)의 측부 상에 배치될 수 있다.
복수의 트렌치는 제1 트렌치(1110), 제1 트렌치(1110) 위에 위치된 적어도 하나 이상의 제2 트렌치(1120) 및 제1 트렌치(1110) 아래에 위치된 하나 이상의 제3 트렌치(1130)를 포함할 수 있다.
예컨대, 패시베이션층(157)은 제2 전극(155)의 상부 및 발광부의 측부 상에 배치될 있다. 예컨대, 예컨대, 패시베이션층(157)은 제2 트렌치(1120)에 배치될 수 있다. 예컨대, 패시베이션층(157)의 끝단(157a)은 제1 트렌치(1110)에 위치될 수 있다.
예컨대, 제1 전극(154)은 제1 도전형 반도체층(151)의 하부 및 측부 상에 배치될 수 있다.
예컨대, 제1 전극(154)은 제3 트렌치(1130)에 배치될 수 있다. 예컨대, 제1 전극(154)은 제1 트렌치(1110)에 배치될 수 있다. 예컨대, 제1 전극(154)은 패시베이션층(157) 상에 배치될 수 있다. 다시 말해, 제1 전극(154)은 제1 도전형 반도체층(151)의 하부에서 제1 도전형 반도체층(151)의 측부 상에 배치된 제3 트렌치(1130) 및 제1 트렌치(1110)를 경유하여 패시베이션층(157)으로 연장될 수 있다.
따라서, 제1 전극(154)이 발광부의 측부 상에 보다 넓은 면적으로 배치됨으로써, 연결 전극(350)과 반도체 발광 소자(150A) 사이의 접촉 면적이 극대화되어 최대의 휘도가 얻어질 수 있다.
아울러, 제1 전극(154)이 제1 도전형 반도체층(151)뿐만 아니라 패시베이션층(157) 상에도 배치됨으로써, 제1 전극(154)의 본딩력이 강화되고 제1 전극(154)의 이탈이 방지될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (20)

  1. 발광부;
    상기 발광부의 하부 및 측부 상에 제1 전극;
    상기 발광부의 상부 상에 제2 전극;
    상기 발광부의 상기 측부 상에 복수의 트렌치; 및
    상기 발광부의 상기 측부 상에 패시베이션층을 포함하고,
    상기 패시베이션층의 끝단은 상기 복수의 트렌치 중 하나의 트렌치에 위치되며,
    상기 제1 전극의 끝단은 상기 하나의 트렌치에서 상기 패시베이션층의 상기 끝단과 접하는, 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 복수의 트렌치는 상기 발광부의 상기 측부의 둘레를 따라 배치되는
    반도체 발광 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 전극의 끝단은 상기 패시베이션층 상에 위치되는
    반도체 발광 소자.
  6. 제1항에 있어서,
    상기 복수의 트렌치 각각은 비대칭적인 그루브를 갖는
    반도체 발광 소자.
  7. 제6항에 있어서,
    상기 복수의 트렌치 각각은 제1 폭을 갖는 바닥부와 상기 바닥부와 접하고 상기 제1 폭보다 큰 제2 폭을 갖는 측부를 갖는
    반도체 발광 소자.
  8. 제7항에 있어서,
    상기 바닥부 및 상기 측부 사이의 각도는 예각을 갖는
    반도체 발광 소자.
  9. 제1항에 있어서,
    상기 발광부는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층을 포함하고,
    상기 복수의 트렌치는 상기 제1 도전형 반도체층의 측부 상에 배치되는
    반도체 발광 소자.
  10. 제9항에 있어서,
    상기 복수의 트렌치는,
    상기 제1 도전형 반도체층의 상기 측부의 제1 영역 상에 제1 트렌치; 및
    상기 제1 도전형 반도체층의 상기 측부의 제2 영역 상에 적어도 하나 이상의 제2 트렌치를 포함하는
    반도체 발광 소자.
  11. 제10항에 있어서,
    상기 패시베이션층의 상기 끝단은 상기 제1 트렌치에 위치되는
    반도체 발광 소자.
  12. 제11항에 있어서,
    상기 제1 전극의 상기 끝단은 상기 제1 트렌치에서 상기 패시베이션의 상기 끝단에 접하는
    반도체 발광 소자.
  13. 제10항에 있어서,
    상기 패시베이션층은 상기 적어도 하나 이상의 제2 트렌치에 배치되는
    반도체 발광 소자.
  14. 제10항에 있어서,
    상기 복수의 트렌치는,
    상기 제1 도전형 반도체층의 상기 측부의 제3 영역 상에 적어도 하나 이상의 제3 트렌치를 포함하고,
    상기 제1 전극은 상기 적어도 하나 이상의 제3 트렌치에 배치되는
    반도체 발광 소자.
  15. 제1항에 있어서,
    상기 제1 전극은 반사층을 포함하는
    반도체 발광 소자.
  16. 기판;
    상기 기판 상에 제1 및 제2 조립 배선;
    상기 제1 및 제2 조립 배선 상에 배치되고, 조립 홀을 갖는 격벽;
    상기 조립 홀에 반도체 발광 소자; 및
    상기 조립 홀에 배치되고, 상기 반도체 발광 소자를 상기 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선에 연결시키는 연결 전극을 포함하고,
    상기 반도체 발광 소자는,
    발광부;
    상기 발광부의 하부 및 측부 상에 제1 전극;
    상기 발광부의 상부 상에 제2 전극;
    상기 발광부의 상기 측부 상에 복수의 트렌치; 및
    상기 발광부의 상기 측부 상에 패시베이션층을 포함하고,
    상기 패시베이션층의 끝단은 상기 복수의 트렌치 중 하나의 트렌치에 위치되며,
    상기 연결 전극은 상기 조립 홀 내에서 상기 반도체 발광 소자의 둘레를 따라 배치되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 연결 전극은 상기 반도체 발광 소자의 상기 제1 전극에 접하는
    디스플레이 장치.
  18. 제17항에 있어서,
    상기 연결 전극은 상기 조립 홀 내에서 상기 반도체 발광 소자의 상기 패시베이션층 및 상기 조립 홀의 내측면에 접하는
    디스플레이 장치.
  19. 삭제
  20. 제16항에 있어서,
    상기 격벽 상에 절연층; 및
    상기 절연층을 통해 상기 반도체 발광 소자에 연결되는 전극 배선을 포함하는
    디스플레이 장치.
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