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KR102773211B1 - 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치 - Google Patents

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KR102773211B1
KR102773211B1 KR1020200050808A KR20200050808A KR102773211B1 KR 102773211 B1 KR102773211 B1 KR 102773211B1 KR 1020200050808 A KR1020200050808 A KR 1020200050808A KR 20200050808 A KR20200050808 A KR 20200050808A KR 102773211 B1 KR102773211 B1 KR 102773211B1
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Abstract

표시 장치는 표시 패널, 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버, 및 데이터 드라이버에 출력 영상 데이터를 제공하는 컨트롤러를 포함한다. 컨트롤러는, 표시 패널의 각 화소 행에 대한 입력 영상 데이터를 저장하는 데이터 라인 메모리, 입력 영상 데이터에 대한 어드레스들을 저장하는 어드레스 라인 메모리, 및 어드레스 라인 메모리에 저장된 어드레스들에 기초하여 데이터 라인 메모리에 저장된 입력 영상 데이터를 재정렬하여 데이터 드라이버에 제공하는 출력 영상 데이터를 생성하는 데이터 직렬화 블록을 포함한다. 이에 따라, 데이터 드라이버는 일반 표시 패널에 적합한 순서로 데이터 전압들을 출력하거나, 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들을 출력할 수 있다.

Description

데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE A DATA DRIVER}
본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로, 데이터 드라이버, 및 데이터 드라이버를 포함하는 표시 장치에 관한 것이다.
데이터 드라이버는 표시 패널에 연결되고, 표시 패널의 데이터 라인들을 통하여 표시 패널의 화소들에 데이터 전압들을 제공할 수 있다. 표시 패널의 화소들은 데이터 드라이버로부터 수신된 데이터 전압들에 기초하여 영상을 표시할 수 있다.
한편, 데이터 드라이버는 표시 패널의 데이터 라인들의 개수, 및 표시 패널의 데이터 라인들의 배열 등에 적합한 구성을 가져야 한다. 이에 따라, 서로 다른 구조들을 가지는 표시 패널들에 대하여 각각 적합한 전용 데이터 드라이버들이 구현되어야 한다.
본 발명의 일 목적은 서로 다른 구조들을 표시 패널들을 구동할 수 있는 데이터 드라이버를 제공하는 것이다.
본 발명의 일 목적은 서로 다른 구조들을 표시 패널들을 구동할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 상기 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버, 및 상기 데이터 드라이버에 출력 영상 데이터를 제공하는 컨트롤러를 포함한다. 상기 컨트롤러는, 표시 패널의 각 화소 행에 대한 입력 영상 데이터를 저장하는 데이터 라인 메모리, 상기 입력 영상 데이터에 대한 어드레스들을 저장하는 어드레스 라인 메모리, 및 상기 어드레스 라인 메모리에 저장된 상기 어드레스들에 기초하여 상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터를 재정렬하여 상기 데이터 드라이버에 제공하는 상기 출력 영상 데이터를 생성하는 데이터 직렬화 블록을 포함한다.
일 실시예에서, 상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터는 상기 각 화소 행의 화소들에 대한 제1 내지 제4N 화소 데이터(N은 1 이상의 정수)를 포함하고, 상기 어드레스 라인 메모리에 저장된 상기 어드레스들은 제1 내지 제4N 어드레스들을 포함하고, 상기 표시 패널이 일반 표시 패널인 경우, 상기 어드레스 라인 메모리는 상기 제1 내지 제4N 어드레스들로서 1 내지 4N의 값들을 저장하고, 상기 데이터 직렬화 블록은 상기 1 내지 4N의 값들을 가지는 상기 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제1 내지 제4N 화소 데이터를 순차적으로 출력하고, 상기 표시 패널이 데드 스페이스 축소형 표시 패널인 경우, 상기 어드레스 라인 메모리는 상기 제1 내지 제2N 어드레스들 중 제(2K-1) 어드레스(K는 1 내지 N의 정수)로서 (N+K)의 값을 저장하고, 상기 제1 내지 제2N 어드레스들 중 제2K 어드레스로서 (N-K+1)의 값을 저장하고, 상기 제(2N+1) 내지 제4N 어드레스들 중 제(2N+2K-1) 어드레스로서 (2N+K)의 값을 저장하고, 상기 제(2N+1) 내지 제4N 어드레스들 중 제(2N+2K) 어드레스로서 (4N-K+1)의 값을 저장하고, 상기 데이터 직렬화 블록은 상기 (N+K)의 값 및 (N-K+1)의 값을 가지는 상기 제1 내지 제2N 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제1 내지 제2N 화소 데이터 중 제(N+K) 화소 데이터 및 제(N-K+1) 화소 데이터를 출력하고, 상기 (2N+K)의 값 및 상기 (4N-K+1)의 값을 가지는 상기 제(2N+1) 내지 제4N 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제(2N+1) 내지 제4N 화소 데이터 중 제(2N+K) 화소 데이터 및 제(4N-K+1) 화소 데이터를 출력할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버는 제1 내지 제4 시작 신호들, 제1 내지 제4 방향 신호들 및 제1 및 제2 클록 신호들에 응답하여 샘플링 신호들을 생성하는 쉬프트 레지스터 어레이 블록, 상기 샘플링 신호들에 응답하여 출력 영상 데이터를 샘플링하는 샘플링 래치 어레이, 로드 신호에 응답하여 상기 샘플링 래치 어레이에 의해 샘플링된 상기 출력 영상 데이터를 저장하는 홀딩 래치 어레이, 상기 홀딩 래치 어레이로부터 출력된 상기 출력 영상 데이터를 상기 데이터 전압들로 변환하는 디지털-아날로그 컨버터 어레이, 및 출력 단자들에서 상기 데이터 전압들을 출력하는 출력 버퍼 어레이를 포함한다. 상기 쉬프트 레지스터 어레이 블록은, 상기 제1 시작 신호, 상기 제1 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부를 생성하는 제1 쉬프트 레지스터 어레이, 상기 제2 시작 신호, 상기 제2 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부를 생성하는 제2 쉬프트 레지스터 어레이, 상기 제3 시작 신호, 상기 제3 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부를 생성하는 제3 쉬프트 레지스터 어레이, 및 상기 제4 시작 신호, 상기 제4 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부를 생성하는 제4 쉬프트 레지스터 어레이를 포함한다.
일 실시예에서, 상기 표시 패널이 일반 표시 패널인 경우, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 제1 순서로 생성하고, 상기 표시 패널이 데드 스페이스 축소형 표시 패널인 경우, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 제1 순서와 다른 제2 순서로 생성할 수 있다.
일 실시예에서, 상기 일반 표시 패널은 상기 출력 단자들에 순차적으로 연결된 데이터 라인들을 포함하고, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 순차적으로 생성할 수 있다.
일 실시예에서, 상기 데드 스페이스 축소형 표시 패널의 표시 영역은 좌측 영역, 중앙 영역 및 우측 영역으로 구분되고, 상기 데드 스페이스 축소형 표시 패널은 데이터 라인들, 상기 데이터 라인들 중 상기 좌측 영역에 배치된 데이터 라인들에 연결된 제1 보조 라인들, 및 상기 데이터 라인들 중 상기 우측 영역에 배치된 데이터 라인들에 연결된 제2 보조 라인들을 포함하고, 상기 데이터 라인들 중 상기 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 홀수 출력 단자들에 직접 연결되고, 상기 좌측 영역에 배치된 상기 데이터 라인들은 상기 제1 보조 라인들을 통하여 상기 출력 단자들 중 좌측 짝수 출력 단자들에 연결되며, 상기 우측 영역에 배치된 상기 데이터 라인들은 상기 제2 보조 라인들을 통하여 상기 출력 단자들 중 우측 짝수 출력 단자들에 연결되고, 상기 샘플링 신호들은 상기 홀수 출력 단자들에 상응하는 홀수 샘플링 신호들, 상기 좌측 짝수 출력 단자들에 상응하는 좌측 짝수 샘플링 신호들, 및 상기 우측 짝수 출력 단자들에 상응하는 우측 짝수 샘플링 신호들을 포함하고, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 좌측 짝수 샘플링 신호들, 상기 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들의 순서로 생성할 수 있다.
일 실시예에서, 상기 데드 스페이스 축소형 표시 패널의 표시 영역은 좌측 영역, 좌측 중앙 영역, 우측 중앙 영역 및 우측 영역으로 구분되고, 상기 데드 스페이스 축소형 표시 패널은 데이터 라인들, 상기 데이터 라인들 중 상기 좌측 영역에 배치된 데이터 라인들에 연결된 제1 보조 라인들, 및 상기 데이터 라인들 중 상기 우측 영역에 배치된 데이터 라인들에 연결된 제2 보조 라인들을 포함하고, 상기 데이터 라인들 중 상기 좌측 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 좌측 홀수 출력 단자들에 직접 연결되고, 상기 데이터 라인들 중 상기 우측 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 우측 짝수 출력 단자들에 직접 연결되며, 상기 좌측 영역에 배치된 상기 데이터 라인들은 상기 제1 보조 라인들을 통하여 상기 출력 단자들 중 좌측 짝수 출력 단자들에 연결되며, 상기 우측 영역에 배치된 상기 데이터 라인들은 상기 제2 보조 라인들을 통하여 상기 출력 단자들 중 우측 홀수 출력 단자들에 연결되고, 상기 샘플링 신호들은 상기 좌측 홀수 출력 단자들에 상응하는 좌측 홀수 샘플링 신호들, 상기 좌측 짝수 출력 단자들에 상응하는 좌측 짝수 샘플링 신호들, 상기 우측 홀수 출력 단자들에 상응하는 우측 홀수 샘플링 신호들, 및 상기 우측 짝수 출력 단자들에 상응하는 우측 짝수 샘플링 신호들을 포함하고, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 좌측 짝수 샘플링 신호들, 상기 좌측 홀수 샘플링 신호들, 상기 우측 짝수 샘플링 신호들 및 상기 우측 홀수 샘플링 신호들의 순서로 생성할 수 있다.
일 실시예에서, 상기 제1, 제2, 제3 및 제4 시작 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 시작 신호들이고, 상기 제1, 제2, 제3 및 제4 방향 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 방향 신호들이고, 상기 제1 및 제2 클록 신호들은 각각 홀수 및 짝수 클록 신호들이고, 상기 제1 쉬프트 레지스터 어레이는 상기 좌측 홀수 시작 신호, 상기 좌측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부로서 좌측 홀수 샘플링 신호들을 생성하는 좌측 홀수 쉬프트 레지스터 어레이이고, 상기 제2 쉬프트 레지스터 어레이는 상기 좌측 짝수 시작 신호, 상기 좌측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부로서 좌측 짝수 샘플링 신호들을 생성하는 좌측 짝수 쉬프트 레지스터 어레이이고, 상기 제3 쉬프트 레지스터 어레이는 상기 우측 홀수 시작 신호, 상기 우측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부로서 우측 홀수 샘플링 신호들을 생성하는 우측 홀수 쉬프트 레지스터 어레이이고, 상기 제4 쉬프트 레지스터 어레이는 상기 우측 짝수 시작 신호, 상기 우측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부로서 우측 짝수 샘플링 신호들을 생성하는 우측 짝수 쉬프트 레지스터 어레이일 수 있다.
일 실시예에서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고, 상기 표시 패널은 제1 내지 제4N 데이터 라인들을 포함하고, 상기 제1 내지 제4N 데이터 라인들은 상기 제1 내지 제4N 출력 단자들에 각각 순차적으로 연결되고, 상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 순방향을 나타내는 상기 좌측 홀수 방향 신호, 상기 순방향을 나타내는 상기 좌측 짝수 방향 신호, 및 서로 다른 시점들에서 상승 에지들을 가지는 상기 홀수 및 짝수 클록 신호들에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들을 순차적으로 생성하고, 상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 순방향을 나타내는 상기 우측 홀수 방향 신호, 상기 순방향을 나타내는 상기 우측 짝수 방향 신호, 및 상기 서로 다른 시점들에서 상기 상승 에지들을 가지는 상기 홀수 및 짝수 클록 신호들에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들을 순차적으로 생성할 수 있다.
일 실시예에서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고, 상기 표시 패널은 제1 내지 제4N 데이터 라인들, 상기 제1 내지 제N 데이터 라인들에 연결된 제1 내지 제N 보조 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 연결된 제(3N+1) 내지 제4N 보조 라인들을 포함하고, 상기 제1 내지 제N 데이터 라인들 중 제K 데이터 라인(K는 1 내지 N의 정수)은 상기 제1 내지 제N 보조 라인들 중 제K 보조 라인을 통하여 제(2N-2K+2) 출력 단자에 연결되고, 상기 제N+1 내지 제2N 데이터 라인들 중 제(N+K) 데이터 라인은 제(2K-1) 출력 단자에 직접 연결되고, 상기 제2N+1 내지 제3N 데이터 라인들 중 제(2N+K) 데이터 라인은 제(2N+2K-1) 출력 단자에 직접 연결되고, 상기 제3N+1 내지 제4N 데이터 라인들 중 제(3N+K) 데이터 라인은 상기 제(3N+1) 내지 제4N 보조 라인들 중 제(3N+K) 보조 라인을 통하여 제(4N-2K+2) 출력 단자에 연결되고, 상기 데이터 전압들은 상기 제1 내지 제4N 데이터 라인들에 대한 제1 내지 제4N 데이터 전압들을 포함하고, 상기 출력 버퍼 어레이는 상기 제(2N-2K+2) 출력 단자에서 상기 제1 내지 제N 데이터 전압들 중 제K 데이터 전압을 출력하고, 상기 제(2K-1) 출력 단자에서 상기 제(N+1) 내지 제2N 데이터 전압들 중 제(N+K) 데이터 전압을 출력하고, 상기 제(2N+2K-1) 출력 단자에서 상기 제(2N+1) 내지 제3N 데이터 전압들 중 제(2N+K) 데이터 전압을 출력하고, 상기 제(4N-2K+2) 출력 단자에서 상기 제(3N+1) 내지 제4N 데이터 전압들 중 제(3N+K) 데이터 전압을 출력할 수 있다.
일 실시예에서, 상기 좌측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제1 내지 제N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 역방향을 나타내는 상기 좌측 짝수 방향 신호에 응답하여 상기 제(2N-2K+2) 출력 단자에 상응하는 상기 좌측 짝수 샘플링 신호들을 상기 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(N+1) 내지 제2N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 순방향을 나타내는 상기 좌측 홀수 방향 신호에 응답하여 상기 제(2K-1) 출력 단자에 상응하는 상기 좌측 홀수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(2N+1) 내지 제3N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 순방향을 나타내는 상기 우측 홀수 방향 신호에 응답하여 상기 제(2N+2K-1) 출력 단자에 상응하는 상기 우측 홀수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(3N+1) 내지 제4N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 역방향을 나타내는 상기 우측 짝수 방향 신호에 응답하여 상기 제(4N-2K+2) 출력 단자에 상응하는 상기 우측 짝수 샘플링 신호들을 상기 역방향으로 생성할 수 있다.
일 실시예에서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고, 상기 표시 패널은 제1 내지 제4N 데이터 라인들, 상기 제1 내지 제N 데이터 라인들에 연결된 제1 내지 제N 보조 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 연결된 제(3N+1) 내지 제4N 보조 라인들을 포함하고, 상기 제1 내지 제N 데이터 라인들 중 제K 데이터 라인(K는 1 내지 N의 정수)은 상기 제1 내지 제N 보조 라인들 중 제K 보조 라인을 통하여 제(2N-2K+2) 출력 단자에 연결되고, 상기 제N+1 내지 제2N 데이터 라인들 중 제(N+K) 데이터 라인은 제(2K-1) 출력 단자에 직접 연결되고, 상기 제2N+1 내지 제3N 데이터 라인들 중 제(2N+K) 데이터 라인은 제(2N+2K) 출력 단자에 직접 연결되고, 상기 제3N+1 내지 제4N 데이터 라인들 중 제(3N+K) 데이터 라인은 상기 제(3N+1) 내지 제4N 보조 라인들 중 제(3N+K) 보조 라인을 통하여 제(4N-2K+1) 출력 단자에 연결되고, 상기 데이터 전압들은 상기 제1 내지 제4N 데이터 라인들에 대한 제1 내지 제4N 데이터 전압들을 포함하고, 상기 출력 버퍼 어레이는 상기 제(2N-2K+2) 출력 단자에서 상기 제1 내지 제N 데이터 전압들 중 제K 데이터 전압을 출력하고, 상기 제(2K-1) 출력 단자에서 상기 제(N+1) 내지 제2N 데이터 전압들 중 제(N+K) 데이터 전압을 출력하고, 상기 제(2N+2K) 출력 단자에서 상기 제(2N+1) 내지 제3N 데이터 전압들 중 제(2N+K) 데이터 전압을 출력하고, 상기 제(4N-2K+1) 출력 단자에서 상기 제(3N+1) 내지 제4N 데이터 전압들 중 제(3N+K) 데이터 전압을 출력할 수 있다.
일 실시예에서, 상기 좌측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제1 내지 제N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 역방향을 나타내는 상기 좌측 짝수 방향 신호에 응답하여 상기 제(2N-2K+2) 출력 단자에 상응하는 상기 좌측 짝수 샘플링 신호들을 상기 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(N+1) 내지 제2N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 순방향을 나타내는 상기 좌측 홀수 방향 신호에 응답하여 상기 제(2K-1) 출력 단자에 상응하는 상기 좌측 홀수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(2N+1) 내지 제3N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 순방향을 나타내는 상기 우측 짝수 방향 신호에 응답하여 상기 제(2N+2K) 출력 단자에 상응하는 상기 우측 짝수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(3N+1) 내지 제4N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 역방향을 나타내는 상기 우측 홀수 방향 신호에 응답하여 상기 제(4N-2K+1) 출력 단자에 상응하는 상기 우측 홀수 샘플링 신호들을 상기 역방향으로 생성할 수 있다.
일 실시예에서, 상기 좌측 홀수 쉬프트 레지스터 어레이는 좌측 홀수 중간 시작 신호를 수신하고, 상기 좌측 짝수 쉬프트 레지스터 어레이는 좌측 짝수 중간 시작 신호를 수신하고, 상기 우측 홀수 쉬프트 레지스터 어레이는 우측 홀수 중간 시작 신호를 수신하고, 상기 우측 짝수 쉬프트 레지스터 어레이는 우측 짝수 중간 시작 신호를 수신할 수 있다.
일 실시예에서, 상기 표시 패널은 일반 표시 패널이고, 상기 일반 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들을 포함하고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 순차적으로 연결되고, 상기 중앙 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 상기 좌측 홀수 중간 시작 신호 및 상기 좌측 짝수 중간 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들의 일부를 순차적으로 생성하고, 상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 우측 홀수 시작 신호 및 상기 우측 짝수 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들을 순차적으로 생성할 수 있다.
일 실시예에서, 상기 표시 패널은 데드 스페이스 축소형 표시 패널이고, 상기 데드 스페이스 축소형 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들, 및 보조 라인들을 포함하고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들 또는 상기 보조 라인들에 연결되고, 상기 중앙 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 짝수 쉬프트 레지스터 어레이는 상기 좌측 짝수 시작 신호에 응답하여 상기 좌측 짝수 샘플링 신호들을 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는 상기 좌측 홀수 중간 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들의 일부를 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는 상기 우측 홀수 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는 상기 우측 짝수 중간 시작 신호에 응답하여 상기 우측 짝수 샘플링 신호들의 일부를 상기 역방향으로 생성할 수 있다.
일 실시예에서, 상기 표시 패널은 일반 표시 패널이고, 상기 일반 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들을 포함하고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 순차적으로 연결되고, 상기 외곽 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 상기 좌측 홀수 시작 신호 및 상기 좌측 짝수 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들을 순차적으로 생성하고, 상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 우측 홀수 중간 시작 신호 및 상기 우측 짝수 중간 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들의 일부를 순차적으로 생성할 수 있다.
일 실시예에서, 상기 표시 패널은 데드 스페이스 축소형 표시 패널이고, 상기 데드 스페이스 축소형 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들, 및 보조 라인들을 포함하고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들 또는 상기 보조 라인들에 연결되고, 상기 외곽 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 짝수 쉬프트 레지스터 어레이는 상기 좌측 짝수 중간 시작 신호에 응답하여 상기 좌측 짝수 샘플링 신호들의 일부를 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는 상기 좌측 홀수 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들을 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는 상기 우측 홀수 중간 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들의 일부를 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는 상기 우측 짝수 시작 신호에 응답하여 상기 우측 짝수 샘플링 신호들을 상기 역방향으로 생성할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 상기 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버, 상기 데이터 드라이버에 출력 영상 데이터를 제공하는 컨트롤러를 포함한다. 상기 데이터 드라이버는, 제1 내지 제4 시작 신호들, 제1 내지 제4 방향 신호들 및 제1 및 제2 클록 신호들에 응답하여 샘플링 신호들을 생성하는 쉬프트 레지스터 어레이 블록, 상기 샘플링 신호들에 응답하여 상기 출력 영상 데이터를 샘플링하는 샘플링 래치 어레이, 로드 신호에 응답하여 상기 샘플링 래치 어레이에 의해 샘플링된 상기 출력 영상 데이터를 저장하는 홀딩 래치 어레이, 상기 홀딩 래치 어레이로부터 출력된 상기 출력 영상 데이터를 상기 데이터 전압들로 변환하는 디지털-아날로그 컨버터 어레이, 및 출력 단자들에서 상기 데이터 전압들을 출력하는 출력 버퍼 어레이를 포함한다. 상기 쉬프트 레지스터 어레이 블록은, 상기 제1 시작 신호, 상기 제1 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부를 생성하는 제1 쉬프트 레지스터 어레이, 상기 제2 시작 신호, 상기 제2 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부를 생성하는 제2 쉬프트 레지스터 어레이, 상기 제3 시작 신호, 상기 제3 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부를 생성하는 제3 쉬프트 레지스터 어레이, 및 상기 제4 시작 신호, 상기 제4 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부를 생성하는 제4 쉬프트 레지스터 어레이를 포함한다.
일 실시예에서, 상기 컨트롤러는, 상기 표시 패널의 하나의 화소 행에 대한 입력 영상 데이터를 저장하는 데이터 라인 메모리, 및 상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터를 재정렬하여 상기 데이터 드라이버에 제공하는 상기 출력 영상 데이터를 생성하는 데이터 직렬화 블록을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 어드레스 라인 메모리를 이용하여 데이터 라인 메모리에 저장된 영상 데이터를 재정렬하여 데이터 드라이버에 제공할 수 있다. 이에 따라, 상기 데이터 드라이버는 일반 표시 패널에 적합한 순서로 데이터 전압들을 출력할 수 있을 뿐만 아니라, 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들을 출력할 수 있다.
본 발명의 실시예들에 따른 데이터 드라이버 및 표시 장치에서, 쉬프트 레지스터 어레이 블록은 제1 시작 신호, 제1 방향 신호 및 제1 클록 신호에 응답하여 샘플링 신호들의 제1 일부를 생성하는 제1 쉬프트 레지스터 어레이, 제2 시작 신호, 제2 방향 신호 및 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부를 생성하는 제2 쉬프트 레지스터 어레이, 제3 시작 신호, 제3 방향 신호 및 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부를 생성하는 제3 쉬프트 레지스터 어레이, 및 제4 시작 신호, 제4 방향 신호 및 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부를 생성하는 제4 쉬프트 레지스터 어레이를 포함할 수 있다. 이에 따라, 상기 데이터 드라이버는 일반 표시 패널에 적합한 순서로 데이터 전압들을 출력할 수 있을 뿐만 아니라, 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들을 출력할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 데이터 드라이버를 나타내는 블록도이다.
도 2는 두 개의 쉬프트 레지스터들을 포함하는 데이터 드라이버의 일부를 나타내는 블록도이다.
도 3은 일반 표시 패널에 연결된 데이터 드라이버의 일 예를 나타내는 도면이다.
도 4는 도 3의 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이다.
도 5는 도 3의 일반 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 6은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 일 예를 나타내는 도면이다.
도 7은 도 6의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이다.
도 8은 도 6의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 다른 예를 나타내는 도면이다.
도 10은 도 9의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이다.
도 11은 도 9의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 12는 본 발명의 다른 실시예들에 따른 데이터 드라이버를 나타내는 블록도이다.
도 13은 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이다.
도 14는 일반 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 15는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이다.
도 16은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 17은 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 다른 예를 나타내는 도면이다.
도 18은 일반 표시 패널에 연결된 데이터 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 19는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 다른 예를 나타내는 도면이다.
도 20은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 21은 본 발명의 실시예들에 따른 데이터 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 22는 도 21의 표시 장치에 포함된 컨트롤러의 일 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 24는 도 23의 표시 장치에 포함된 컨트롤러의 일 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 데이터 드라이버를 나타내는 블록도이고, 도 2는 두 개의 쉬프트 레지스터들을 포함하는 데이터 드라이버의 일부를 나타내는 블록도이고, 도 3은 일반 표시 패널에 연결된 데이터 드라이버의 일 예를 나타내는 도면이고, 도 4는 도 3의 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이고, 도 5는 도 3의 일반 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 6은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 일 예를 나타내는 도면이고, 도 7은 도 6의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이고, 도 8은 도 6의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버(100)는 쉬프트 레지스터 어레이 블록(110), 샘플링 래치 어레이(160), 홀딩 래치 어레이(170), 디지털-아날로그 컨버터 어레이(180) 및 출력 버퍼 어레이(190)를 포함할 수 있다. 일 실시예에서, 데이터 드라이버(100)는 레벨 쉬프터 어레이(175)를 더 포함할 수 있다.
쉬프트 레지스터 어레이 블록(110)은 제1 내지 제4 시작 신호들(LO_ST, LE_ST, RO_ST, RE_ST), 제1 내지 제4 방향 신호들(LO_DIR, LE_DIR, RO_DIR, RE_DIR) 및 제1 및 제2 클록 신호들(O_CLK, E_CLK)에 응답하여 샘플링 신호들(S1 내지 S180)을 생성할 수 있다. 도 1에 도시된 바와 같이, 쉬프트 레지스터 어레이 블록(110)은 제1 시작 신호(LO_ST), 제1 방향 신호(LO_DIR) 및 제1 클록 신호(O_CLK)에 응답하여 샘플링 신호들(S1 내지 S180)의 제1 일부(S1, …, S89)를 생성하는 제1 쉬프트 레지스터 어레이(120), 제2 시작 신호(LE_ST), 제2 방향 신호(LE_DIR) 및 제2 클록 신호(E_CLK)에 응답하여 샘플링 신호들(S1 내지 S180)의 제2 일부(S2, …, S90)를 생성하는 제2 쉬프트 레지스터 어레이(130), 제3 시작 신호(RO_ST), 제3 방향 신호(RO_DIR) 및 제1 클록 신호(O_CLK)에 응답하여 샘플링 신호들(S1 내지 S180)의 제3 일부(S91, …, S179)를 생성하는 제3 쉬프트 레지스터 어레이(140), 및 제4 시작 신호(RE_ST), 제4 방향 신호(RE_DIR) 및 제2 클록 신호(E_CLK)에 응답하여 샘플링 신호들(S1 내지 S180)의 제4 일부(S92, …, S180)를 생성하는 제4 쉬프트 레지스터 어레이(150)를 포함할 수 있다.
일 실시예에서, 제1, 제2, 제3 및 제4 시작 신호들(LO_ST, LE_ST, RO_ST, RE_ST)은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 시작 신호들(LO_ST, LE_ST, RO_ST, RE_ST)이고, 제1, 제2, 제3 및 제4 방향 신호들(LO_DIR, LE_DIR, RO_DIR, RE_DIR)은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 방향 신호들(LO_DIR, LE_DIR, RO_DIR, RE_DIR)이고, 제1 및 제2 클록 신호들(O_CLK, E_CLK)은 각각 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)일 수 있다. 또한, 쉬프트 레지스터 어레이 블록(110)은 좌측 홀수 시작 신호(LO_ST), 좌측 홀수 방향 신호(LO_DIR) 및 홀수 클록 신호(O_CLK)에 응답하여 좌측 홀수 샘플링 신호들(S1, …, S89)을 생성하는 좌측 홀수 쉬프트 레지스터 어레이(120), 좌측 짝수 시작 신호(LE_ST), 좌측 짝수 방향 신호(LE_DIR) 및 짝수 클록 신호(E_CLK)에 응답하여 좌측 짝수 샘플링 신호들(S2, …, S90)을 생성하는 좌측 짝수 쉬프트 레지스터 어레이(130), 우측 홀수 시작 신호(RO_ST), 우측 홀수 방향 신호(RO_DIR) 및 우측 클록 신호(O_CLK)에 응답하여 우측 홀수 샘플링 신호들(S91, …, S179)을 생성하는 우측 홀수 쉬프트 레지스터 어레이(140), 및 우측 짝수 시작 신호(RE_ST), 우측 짝수 방향 신호(RE_DIR) 및 우측 클록 신호(E_CLK)에 응답하여 우측 짝수 샘플링 신호들(S92, …, S180)을 생성하는 우측 짝수 쉬프트 레지스터 어레이(150)를 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 쉬프트 레지스터 어레이 블록(110)은 제1 내지 제180 샘플링 신호들(S1 내지 S180)을 출력하고, 좌측 홀수 쉬프트 레지스터 어레이(120)는 전체 샘플링 신호들(S1 내지 S180)의 좌측 절반(S1 내지 S90) 중 홀수 번째 샘플링 신호들(S1, …, S89), 즉 제1, 제3, … , 제89 샘플링 신호들(S1, …, S89)을 생성하고, 좌측 짝수 쉬프트 레지스터 어레이(130)는 전체 샘플링 신호들(S1 내지 S180)의 좌측 절반(S1 내지 S90) 중 짝수 번째 샘플링 신호들(S2, …, S90), 즉 제2, 제4, … , 제90 샘플링 신호들(S2, …, S90)을 생성하고, 우측 홀수 쉬프트 레지스터 어레이(140)는 전체 샘플링 신호들(S1 내지 S180)의 우측 절반(S91 내지 S180) 중 홀수 번째 샘플링 신호들(S91, …, S179), 즉 제91, 제93, … , 제179 샘플링 신호들(S91, …, S179)을 생성하고, 우측 짝수 쉬프트 레지스터 어레이(150)는 전체 샘플링 신호들(S1 내지 S180)의 우측 절반(S91 내지 S180) 중 짝수 번째 샘플링 신호들(S92, …, S180), 즉 제92, 제94, … , 제180 샘플링 신호들(S92, …, S180)을 생성할 수 있다.
각 쉬프트 레지스터 어레이(예를 들어, 120)는 상응하는 클록 신호(예를 들어, O_CLK)에 응답하여 상응하는 시작 신호(예를 들어, LO_ST)를 쉬프트하여 상응하는 샘플링 신호들(예를 들어, S1, …, S89)을 순차적으로 출력하는 복수의 직렬 연결된 (예를 들어, 45 개의) 쉬프트 레지스터들을 포함할 수 있다. 또한, 각 쉬프트 레지스터 어레이(예를 들어, 120)는 상응하는 방향 신호(예를 들어, LO_DIR)가 순방향을 나타내는 경우 첫 번째 샘플링 신호(예를 들어, S1)부터 마지막 샘플링 신호(예를 들어, S89)의 순서로 상응하는 샘플링 신호들(예를 들어, S1, …, S89)을 순차적으로 출력하고, 상응하는 방향 신호(예를 들어, LO_DIR)가 역방향을 나타내는 경우 상응하는 마지막 샘플링 신호(예를 들어, S89)로부터 첫 번째 샘플링 신호(예를 들어, S1)의 순서로 상응하는 샘플링 신호들(예를 들어, S89, …, S1)을 순차적으로 출력할 수 있다. 한편, 도 2에는 좌측 홀수 쉬프트 레지스터 어레이(120, 120a)에 포함된 제1 샘플링 신호(S1)를 생성하는 하나의 좌측 홀수 쉬프트 레지스터(122a), 및 좌측 짝수 쉬프트 레지스터 어레이(130, 130a)에 포함된 제2 샘플링 신호(S2)를 생성하는 하나의 좌측 짝수 쉬프트 레지스터(132a)가 도시되어 있으나, 각 쉬프트 레지스터 어레이(120, 130, 140, 150)은 복수의 쉬프트 레지스터들을 포함할 수 있다.
샘플링 래치 어레이(160)는 쉬프트 레지스터 어레이 블록(110)으로부터의 샘플링 신호들(S1 내지 S180)에 응답하여 컨트롤러로부터의 출력 영상 데이터(ODAT)를 샘플링할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 샘플링 래치 어레이(160, 160a)는 샘플링 신호들(S1, S2, …)에 응답하여 출력 영상 데이터(ODAT)에 포함된 화소 데이터를 각각 샘플링하는 복수의 샘플링 래치들(SL1, SL2, SL3, SL4, …, SL31, SL32, …)을 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 각 데이터 전송 라인 세트(DT1, DT2, …, DT16)는 8비트의 각 화소 데이터를 전송하는 8개의 데이터 전송 라인들을 포함할 수 있고, 샘플링 래치 어레이(160, 160a)는 상기 컨트롤러로부터 16개의 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 출력 영상 데이터(ODAT)에 포함된 16개의 화소 데이터를 한번에 수신할 수 있다. 또한, 도 2에 도시된 바와 같이, 16개의 샘플링 래치들(예를 들어, SL1, SL3, …, SL31)이 동일한 샘플링 신호(예를 들어, S1)에 응답하여 동작할 수 있다. 예를 들어, 제1, 제3, …, 및 제31 샘플링 래치들(SL1, SL3, …, SL31)이 제1 샘플링 신호(S1)에 응답하여 제1 내지 제16 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 전송된 16개의 화소 데이터를 샘플링하고, 제2, 제4, …, 및 제32 샘플링 래치들(SL2, SL4, …, SL32)이 제2 샘플링 신호(S2)에 응답하여 제1 내지 제16 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 전송된 16개의 화소 데이터를 샘플링할 수 있다. 한편, 도 2에는 출력 영상 데이터(ODAT)가 16개의 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 전송되고, 16개의 샘플링 래치들(예를 들어, SL1, SL3, …, SL31)이 동일한 샘플링 신호(예를 들어, S1)에 응답하여 동작하는 예가 도시되어 있으나, 데이터 전송 라인 세트들의 개수 및 동일한 샘플링 신호에 응답하여 동작하는 샘플링 래치들의 개수는 도 2의 예에 한정되지 않는다.
홀딩 래치 어레이(170)는 로드 신호(LOAD)에 응답하여 샘플링 래치 어레이(160)에 의해 샘플링된 출력 영상 데이터(ODAT)를 저장할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 홀딩 래치 어레이(170, 170a)는 샘플링 래치 어레이(160, 160a)의 복수의 샘플링 래치들(SL1, SL2, SL3, SL4, …, SL31, SL32, …)에 각각 상응하는 복수의 홀딩 래치들(HL)을 포함할 수 있다.
레벨 쉬프터 어레이(175)는 홀딩 래치 어레이(170)로부터 출력된 출력 영상 데이터(ODAT)의 전압 레벨을 디지털-아날로그 컨버터(Digital-to-Analog Converter; DAC) 어레이(180)에 적합한 전압 레벨로 변경할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 레벨 쉬프터 어레이(175, 175a)는 홀딩 래치 어레이(170, 170a)의 복수의 홀딩 래치들(HL)에 각각 상응하는 복수의 레벨 쉬프터들(LS)을 포함할 수 있다.
디지털-아날로그 컨버터 어레이(180)는 (레벨 쉬프터 어레이(175)를 통하여) 홀딩 래치 어레이(170)로부터 출력된 출력 영상 데이터(ODAT)를 아날로그 전압들인 데이터 전압들로 변환할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 디지털-아날로그 컨버터 어레이(180, 180a)는 레벨 쉬프터 어레이(175, 175a)의 복수의 레벨 쉬프터들(LS)에 각각 상응하는 복수의 디지털-아날로그 컨버터들(DAC)을 포함할 수 있다.
출력 버퍼 어레이(190)는 출력 단자들(O1, O2, …, O2879, O2880)에서 디지털-아날로그 컨버터 어레이(180)에 의해 생성된 상기 데이터 전압들을 출력할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 출력 버퍼 어레이(190, 190a)는 디지털-아날로그 컨버터 어레이(180, 180a)의 복수의 디지털-아날로그 컨버터들(DAC)에 각각 상응하는 복수의 출력 버퍼들(AMP)을 포함할 수 있다. 도 2에 도시된 바와 같이, 각 샘플링 신호(예를 들어, S1)에 의해 샘플링된 상기 16개의 화소 데이터에 상응하는 16개의 상기 데이터 전압들이 16개의 출력 단자들(예를 들어, O1, O3, …, O31)에서 출력될 수 있다. 예를 들어, 제1 샘플링 신호(S1)에 상응하는 16개의 데이터 전압들이 제1, 제3, …, 및 제31 출력 단자들(O1, O3, …, O31)에서 출력되고, 제2 샘플링 신호(S2)에 상응하는 16개의 데이터 전압들이 제2, 제4, …, 및 제32 출력 단자들(O2, O4, …, O32)에서 출력될 수 있다. 한편, 도 1 및 도 2에는 쉬프트 레지스터 어레이 블록(110)이 180개의 샘플링 신호들(S1 내지 S180)을 생성하고, 출력 버퍼 어레이(190)가 2280개의 출력 단자들(O1 내지 O2880)에서 2880개의 데이터 전압들을 출력하는 예가 도시되어 있으나, 실시예들에 따라, 상기 샘플링 신호들의 개수는 180개로 한정되지 않고, 상기 데이터 출력 단자들의 개수는 2880개로 한정되지 않으며, 각 샘플링 신호에 상응하는 데이터 전압들의 개수는 16개로 한정되지 않는다.
본 발명의 실시예들에 따른 데이터 드라이버(100)는 출력 단자들(O1 내지 O2880)에 순차적으로 연결된 데이터 라인들을 포함하는 일반 표시 패널을 구동할 수 있을 뿐만 아니라, 상기 데이터 라인들과 상기 데이터 라인들의 적어도 일부를 출력 단자들(O1 내지 O2880) 중 상응하는 일부에 연결하는 보조 라인들을 포함하는 데드 스페이스 축소형 표시 패널을 구동할 수 있다. 상기 일반 표시 패널뿐만 아니라 상기 데드 스페이스 축소형 표시 패널을 구동하도록, 본 발명의 실시예들에 따른 데이터 드라이버(100)의 쉬프트 레지스터 어레이 블록(110)은 데이터 드라이버(100)가 상기 일반 표시 패널에 연결된 경우 샘플링 신호들(S1 내지 S180)을 제1 순서로 생성하고, 데이터 드라이버(100)가 상기 표시 패널이 데드 스페이스 축소형 표시 패널에 연결된 경우 샘플링 신호들(S1 내지 S180)을 상기 제1 순서와 다른 제2 순서로 생성할 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이, 데이터 드라이버(100a)는 일반 표시 패널(200a)에 연결될 수 있다. 일 실시예에서, 데이터 드라이버(100a)는 일반 표시 패널(200a)의 기판 상에 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 장착될 수 있다. 다른 실시예에서, 데이터 드라이버(100a)는 일반 표시 패널(200a)에 연결된 유연 필름 상에 COF(Chip On Film) 방식으로 장착될 수 있다. 또한, 일 실시예에서, 데이터 드라이버(100a)는 집적 회로의 형태로 구현될 수 있다. 예를 들어, 데이터 드라이버(100a)는 컨트롤러와 함께 단일한 집적 회로로 구현될 수 있고, 이러한 단일한 집적 회로는 TED(Timing controller Embedded Data driver)로 불릴 수 있다.
일 실시예에서, 데이터 드라이버(100a)는 제1 내지 제4N 출력 단자들(O1 내지 O2880)(N은 1 이상의 정수)을 포함하고, 일반 표시 패널(200a)은 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880)을 포함하고, 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880)은 제1 내지 제4N 출력 단자들(O1 내지 O2880)에 각각 순차적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, N은 720이고, 일반 표시 패널(200a)은 데이터 드라이버(100a)의 제1 내지 제2880 출력 단자들(O1, O2, …, O771, O772, …, O1441, O1442, …, O2160, O2161, …, O2879, O2880)에 순차적으로 각각 연결된 제1 내지 제2880 데이터 라인들(DL1, DL2, …, DL771, DL772, …, DL1441, DL1442, …, DL2160, DL2161, …, DL2879, DL2880)을 포함할 수 있다. 일반 표시 패널(200a)은 일반 표시 패널(200a)의 화소들(PX)이 형성된 표시 영역과 데이터 드라이버(100a) 사이에서 영상이 표시되지 않는 데드 스페이스(DS1)를 가질 수 있다.
도 3 및 도 4에 도시된 바와 같이, 일반 표시 패널(200a)에 연결된 데이터 드라이버(100a)는 제1 내지 제2880 출력 단자들(O1 내지 O2880)에서 제1 내지 제2880 데이터 전압들(VD1 내지 VD2880)을 각각 출력할 수 있다. 제1 내지 제2880 출력 단자들(O1 내지 O2880)에서 각각 출력된 제1 내지 제2880 데이터 전압들(VD1 내지 VD2880)는 제1 내지 제2880 출력 단자들(O1 내지 O2880)에 각각 연결된 제1 내지 제2880 데이터 라인들(DL1 내지 DL2880)을 통하여 제1 내지 제2880 데이터 라인들(DL1 내지 DL2880)에 각각 연결된 화소들(PX)에 제공될 수 있다. 제1 내지 제2880 출력 단자들(O1 내지 O2880)에서 제1 내지 제2880 데이터 전압들(VD1 내지 VD2880)을 각각 출력하도록, 데이터 드라이버(100a)의 쉬프트 레지스터 어레이 블록(110)은 제1 내지 제180 샘플링 신호들(S1 내지 S180)을 순차적으로 생성할 수 있다.
제1 내지 제180 샘플링 신호들(S1 내지 S180)을 순차적으로 생성하도록, 도 5에 도시된 바와 같이, 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들(120, 130)은 순방향을 나타내는 좌측 홀수 방향 신호(LO_DIR), 상기 순방향을 나타내는 좌측 짝수 방향 신호(LE_DIR), 및 서로 다른 시점들에서 상승 에지들을 가지는 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)에 응답하여 좌측 홀수 샘플링 신호들(S1, …, S89) 및 좌측 짝수 샘플링 신호들(S2, …, S90)을 포함하는 좌측 샘플링 신호들(S1 내지 S90), 즉 제1 내지 제90 샘플링 신호들(S1 내지 S90)을 순차적으로 생성하고, 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들(140, 150)은 상기 순방향을 나타내는 우측 홀수 방향 신호(RO_DIR), 상기 순방향을 나타내는 우측 짝수 방향 신호(RE_DIR), 및 상기 서로 다른 시점들에서 상기 상승 에지들을 가지는 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)에 응답하여 우측 홀수 샘플링 신호들(S91, …, S179) 및 우측 짝수 샘플링 신호들(S92, …, S180)을 포함하는 우측 샘플링 신호들(S91 내지 S180), 즉 제91 내지 제180 샘플링 신호들(S91 내지 S180)을 순차적으로 생성할 수 있다. 예를 들어, 좌측 홀수 쉬프트 레지스터 어레이(120)는 홀수 클록 신호(O_CLK)의 상기 상승 에지에서 좌측 홀수 시작 신호(LO_ST)를 쉬프트하여 좌측 홀수 샘플링 신호들(S1, …, S89)을 순차적으로 생성하고, 좌측 짝수 쉬프트 레지스터 어레이(130)는 짝수 클록 신호(E_CLK)의 상기 상승 에지에서 좌측 짝수 시작 신호(LE_ST)를 쉬프트하여 좌측 짝수 샘플링 신호들(S2, …, S90)을 순차적으로 생성하며, 홀수 클록 신호(O_CLK)와 짝수 클록 신호(E_CLK)가 클록 주기(CP1)의 절반에 상응하는 위상 차를 가짐으로써, 제1 내지 제90 샘플링 신호들(S1 내지 S90)이 순차적으로 생성될 수 있다. 또한, 우측 홀수 쉬프트 레지스터 어레이(140)는 홀수 클록 신호(O_CLK)의 상기 상승 에지에서 우측 홀수 시작 신호(RO_ST)를 쉬프트하여 우측 홀수 샘플링 신호들(S91, …, S179)을 순차적으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이(150)는 짝수 클록 신호(E_CLK)의 상기 상승 에지에서 우측 짝수 시작 신호(RE_ST)를 쉬프트하여 우측 짝수 샘플링 신호들(S92, …, S180)을 순차적으로 생성하며, 홀수 클록 신호(O_CLK)와 짝수 클록 신호(E_CLK)가 클록 주기(CP1)의 절반에 상응하는 위상 차를 가짐으로써, 제91 내지 제180 샘플링 신호들(S91 내지 S180)이 순차적으로 생성될 수 있다.
샘플링 래치 어레이(160)는 순차적으로 생성된 제1 내지 제180 샘플링 신호들(S1 내지 S180)에 응답하여 출력 영상 데이터(ODAT)에 포함된 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 샘플링할 수 있다. 예를 들어, 샘플링 래치 어레이(160)는 제1 샘플링 신호(S1)의 하강 에지에 응답하여 제1, 제3, 제5, …, 및 제31 화소 데이터(D1, D3, D5, … D31)를 샘플링하고, 제2 샘플링 신호(S2)의 하강 에지에 응답하여 제2, 제4, 제6, …, 및 제32 화소 데이터(D2, D4, D6, … D32)를 샘플링할 수 있다. 홀딩 래치 어레이(170)는 로드 신호(LOAD)에 응답하여 샘플링 래치 어레이(160)에 의해 샘플링된 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 저장할 수 있다. 디지털-아날로그 컨버터 어레이(180)는 홀딩 래치 어레이(170)로부터 출력된 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 제1 내지 제2880 데이터 전압들(VD1 내지 VD2880)로 변환할 수 있다. 출력 버퍼 어레이(190)는 제1 내지 제2880 출력 단자들(O1 내지 O2880)에서 제1 내지 제2880 데이터 전압들(VD1 내지 VD2880)을 각각 출력할 수 있다. 이에 따라, 데이터 드라이버(100a)는 일반 표시 패널(200a)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력할 수 있다.
다른 실시예에서, 도 6에 도시된 바와 같이, 데이터 드라이버(100b)는 데드 스페이스 축소형 표시 패널(200b)에 연결될 수 있다. 데드 스페이스 축소형 표시 패널(200b)의 표시 영역은 (상기 표시 영역의 좌측 1/4에 상응하는) 좌측 영역, (상기 표시 영역의 중앙 절반에 상응하는) 중앙 영역, 및 (상기 표시 영역의 우측 1/4에 상응하는) 우측 영역으로 구분되고, 데드 스페이스 축소형 표시 패널(200b)은 데이터 라인들(DL1 내지 DL2880), 데이터 라인들(DL1 내지 DL2880) 중 상기 좌측 영역에 배치된 데이터 라인들(DL1 내지 DL720)에 연결된 제1 보조 라인들(AL1 내지 AL720), 및 데이터 라인들(DL1 내지 DL2880) 중 상기 우측 영역에 배치된 데이터 라인들(DL2161 내지 DL2880)에 연결된 제2 보조 라인들(AL2161 내지 AL2880)을 포함할 수 있다. 상기 중앙 영역에 배치된 데이터 라인들(DL721 내지 DL2160)은 출력 단자들(O1 내지 O2880) 중 홀수 출력 단자들(O1, O3, …, O1439, O1441, O1443, … O2879)에 직접 연결되고, 상기 좌측 영역에 배치된 데이터 라인들(DL1 내지 DL720)은 제1 보조 라인들(AL1 내지 AL720)을 통하여 출력 단자들(O1 내지 O2880) 중 좌측 짝수 출력 단자들(O2, …, O1438, O1440)에 연결되며, 상기 우측 영역에 배치된 데이터 라인들(DL2161 내지 DL2880)은 제2 보조 라인들(AL2161 내지 AL2880)을 통하여 출력 단자들(O1 내지 O2880) 중 우측 짝수 출력 단자들(O2880, …, O1444, O1442)에 연결될 수 있다. 이에 따라, 데이터 드라이버(100b)와 데드 스페이스 축소형 표시 패널(200b)의 표시 영역 사이에서 출력 단자들(O1 내지 O2880)에 직접 연결된 데이터 라인들(DL721 내지 DL2160) 및 보조 배선들(AL1 내지 AL720, 및 AL2161 내지 AL2880)의 폭이, 도 3에서 데이터 드라이버(100a)와 일반 표시 패널(200a)의 표시 영역 사이에서 출력 단자들(O1 내지 O2880)에 직접 연결된 데이터 라인들(DL1 내지 DL2880)의 폭보다 감소될 수 있다. 이러한 폭의 감소에 의해, 데이터 드라이버(100b)와 데드 스페이스 축소형 표시 패널(200b)의 표시 영역 사이의 데드 스페이스(DS2) 또한 도 3에서 데이터 드라이버(100a)와 일반 표시 패널(200a)의 표시 영역 사이의 데드 스페이스(DS1)보다 축소될 수 있다.
일 실시예에서, 데이터 드라이버(100b)는 제1 내지 제4N 출력 단자들(O1 내지 O2880)(N은 1 이상의 정수)을 포함하고, 데드 스페이스 축소형 표시 패널(200b)은 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880), 제1 내지 제N 데이터 라인들(DL1 내지 DL720)에 연결된 제1 내지 제N 보조 라인들(AL1 내지 AL720), 및 제(3N+1) 내지 제4N 데이터 라인들(DL2161 내지 DL2880)에 연결된 제(3N+1) 내지 제4N 보조 라인들(AL2161 내지 AL2880)을 포함할 수 있다. 제1 내지 제N 데이터 라인들(DL1 내지 DL720) 중 제K 데이터 라인(K는 1 내지 N의 정수)(예를 들어, DL1)은 제1 내지 제N 보조 라인들(AL1 내지 AL720) 중 제K 보조 라인(예를 들어, AL1)을 통하여 제(2N-2K+2) 출력 단자(예를 들어, O1440)에 연결되고, 제N+1 내지 제2N 데이터 라인들(DL721 내지 DL1440)중 제(N+K) 데이터 라인(예를 들어, DL721)은 제(2K-1) 출력 단자(예를 들어, O1)에 직접 연결되고, 제2N+1 내지 제3N 데이터 라인들(DL1441 내지 DL2160) 중 제(2N+K) 데이터 라인(예를 들어, DL1441)은 제(2N+2K-1) 출력 단자(예를 들어, O1441)에 직접 연결되고, 제3N+1 내지 제4N 데이터 라인들(DL2161 내지 DL2880) 중 제(3N+K) 데이터 라인(예를 들어, DL2161)은 제(3N+1) 내지 제4N 보조 라인들(AL2161 내지 AL2880) 중 제(3N+K) 보조 라인(예를 들어, AL2161)을 통하여 제(4N-2K+2) 출력 단자(예를 들어, O2880)에 연결될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, N은 720이고, 제1 내지 제720 데이터 라인들(DL1 내지 DL720)은 제1 내지 제720 보조 라인들(AL1 내지 AL720)을 통하여 제1440, 제1438, …, 및 제2 출력 단자들(O1440, O1438, …, O2)에 연결되고, 제721 내지 제1440 데이터 라인들(DL721 내지 DL1440)은 제1, 제3, …, 및 제1439 출력 단자들(O1, O3, …, O1439)에 직접 연결되고, 제1441 내지 제2160 데이터 라인들(DL1441 내지 DL2160)은 제1441, 제1443, …, 및 제2879 출력 단자들(O1441, O1443, …, O2879)에 직접 연결되고, 제2161 내지 제2880 데이터 라인들(DL2161 내지 DL2880)은 제2161 내지 제2880 보조 라인들(AL2161 내지 AL2880)을 통하여 제2880, …, 제1444, 및 제1442 출력 단자들(O2880, …, O1444, O1442)에 연결될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 데드 스페이스 축소형 표시 패널(200b)에 연결된 데이터 드라이버(100b)의 데이터 전압들(VD1 내지 VD2880)은 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880)에 대한 제1 내지 제4N 데이터 전압들(VD1 내지 VD2880)을 포함할 수 있다. 출력 버퍼 어레이(190)는 상기 제(2N-2K+2) 출력 단자(예를 들어, O1440)에서 제1 내지 제N 데이터 전압들(VD1 내지 VD720) 중 제K 데이터 전압(예를 들어, VD1)을 출력하고, 상기 제(2K-1) 출력 단자(예를 들어, O1)에서 제(N+1) 내지 제2N 데이터 전압들(VD721 내지 VD1440) 중 제(N+K) 데이터 전압(예를 들어, VD721)을 출력하고, 상기 제(2N+2K-1) 출력 단자(예를 들어, O1441)에서 제(2N+1) 내지 제3N 데이터 전압들(VD1441 내지 VD2160) 중 제(2N+K) 데이터 전압(예를 들어, VD1441)을 출력하고, 상기 제(4N-2K+2) 출력 단자(예를 들어, O2880)에서 제(3N+1) 내지 제4N 데이터 전압들(VD2161 내지 VD2880) 중 제(3N+K) 데이터 전압(예를 들어, VD2161)을 출력할 수 있다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, N은 720이고, 출력 버퍼 어레이(190)는 제1440, 제1438, …, 제4 및 제2 출력 단자들(O1440, O1438, …, O4, O2)에서 제1 내지 제720 데이터 전압들(VD1 내지 VD720)을 출력하고, 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에서 제721 내지 제1440 데이터 전압들(VD721 내지 VD1440)을 출력하고, 제1441, 제1443, …, 제2877 및 제2879 출력 단자들(O1441, O1443, …, O2877, O2879)에서 제1441 내지 제2160 데이터 전압들(VD1441 내지 VD2160)을 출력하고, 제2880, 제2878, …, 제1444, 및 제1442 출력 단자들(O2880, O2878, …, O1444, O1442)에서 제2161 내지 제2880 데이터 전압들(VD2161 내지 VD2880)을 출력할 수 있다. 이와 같이, 데이터 드라이버(100b)가 데드 스페이스 축소형 표시 패널(200b)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력하도록, 쉬프트 레지스터 어레이 블록(110)은 샘플링 신호들(S1 내지 S180)을 일반 표시 패널(200a)을 위한 샘플링 신호들(S1 내지 S180)의 순서와 다른 순서로 생성할 수 있다. 예를 들어, 쉬프트 레지스터 어레이 블록(110)은 좌측 짝수 샘플링 신호들(S2, …, S90)을 역방향으로 생성하고, 이어서 좌측 홀수 샘플링 신호들(S1, …, S89) 및 우측 홀수 샘플링 신호들(S91, …, S179)을 순방향으로 생성하고, 이어서 우측 짝수 샘플링 신호들(S92, …, S180)을 역방향으로 생성할 수 있다.
일 실시예에서, 도 8에 도시된 바와 같이, 좌측 짝수 쉬프트 레지스터 어레이(130)는 역방향을 나타내는 좌측 짝수 방향 신호(LE_DIR)에 응답하여 좌측 짝수 출력 단자들(O2, O4, …, O1438, O1440), 즉 제2, 제4, …, 제1438, 및 제1440 출력 단자들(O2, O4, …, O1438, O1440)에 상응하는 좌측 짝수 샘플링 신호들(S2, …, S88, S90), 즉 제2, …, 제88 및 제90 샘플링 신호들(S2, …, S88, S90)을 상기 역방향으로 생성하고, 좌측 홀수 쉬프트 레지스터 어레이(120)는 순방향을 나타내는 좌측 홀수 방향 신호(LO_DIR)에 응답하여 좌측 홀수 출력 단자들(O1, O3, …, O1437, O1439), 즉 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에 상응하는 좌측 홀수 샘플링 신호들(S1, S3, …, S89), 즉, 제1, 제3, …, 및 제89 샘플링 신호들(S1, S3, …, S89)을 상기 순방향으로 생성하고, 우측 홀수 쉬프트 레지스터 어레이(140)는 상기 순방향을 나타내는 우측 홀수 방향 신호(RO_DIR)에 응답하여 우측 홀수 출력 단자들(O1441, O1443, …, O2877, O2879), 즉 제1441, 제1443, …, 제2877 및 제2879 출력 단자들(O1441, O1443, …, O2877, O2879)에 상응하는 우측 홀수 샘플링 신호들(S91, S93, …, S179), 즉 제91, 제93, …, 및 제179 샘플링 신호들(S91, S93, …, S179)을 상기 순방향으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이(150)는 상기 역방향을 나타내는 우측 짝수 방향 신호(RE_DIR)에 응답하여 우측 짝수 출력 단자들(O1442, O1444, …, O2878, O2880), 즉 제1442, 제1444, …, 제2878, 및 제2880 출력 단자들(O1442, O1444, …, O2878, O2880)에 상응하는 우측 짝수 샘플링 신호들(S92, …, S178, S180), 즉 제92, …, 제178, 및 제180 샘플링 신호들(S92, …, S178, S180)을 상기 역방향으로 생성할 수 있다. 한편, 도 8에 도시된 바와 같이, 데드 스페이스 축소형 표시 패널(200b)에 연결된 데이터 드라이버(100b)의 쉬프트 레지스터 어레이 블록(110)에 인가되는 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)은 실질적으로 동일한 시점에 상승 에지들을 가질 수 있다. 또한, 데드 스페이스 축소형 표시 패널(200b)에 연결된 데이터 드라이버(100b)의 쉬프트 레지스터 어레이 블록(110)에 인가되는 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)의 클록 주기(CP2)는, 도 5에 도시된 일반 표시 패널(200a)에 연결된 데이터 드라이버(100a)의 쉬프트 레지스터 어레이 블록(110)에 인가되는 홀수 및 짝수 클록 신호들(O_CLK, E_CLK)의 클록 주기(CP1)보다 짧을 수 있고, 예를 들어 클록 주기(CP1)의 절반에 상응할 수 있다.
샘플링 래치 어레이(160)는 상기 역방향의 제90, 제88, …, 및 제2 샘플링 신호들(S90, S88, …, S2)에 응답하여 제1440, 제1438, …, 제4 및 제2 출력 단자들(O1440, O1438, …, O4, O2)에 상응하는 제1440, 제1438, …, 제4 및 제2 샘플링 래치들에서 제1 내지 제720 화소 데이터(D1 내지 D720)를 샘플링하고, 상기 순방향의 제1, 제3, …, 및 제89 샘플링 신호들(S1, S3, …, S89)에 응답하여 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에 상응하는 제1, 제3, …, 제1437, 및 제1439 샘플링 래치들에서 제721 내지 제1440 화소 데이터(D721 내지 D1440)를 샘플링하고, 상기 순방향의 제91, 제93, …, 및 제179 샘플링 신호들(S91, S93, …, S179)에 응답하여 제1441, 제1443, …, 제2877 및 제2879 출력 단자들(O1441, O1443, …, O2877, O2879)에 상응하는 제1441, 제1443, …, 제2877 및 제2879 샘플링 래치들에서 제1441 내지 제2160 화소 데이터(D1441 내지 D2160)를 샘플링하고, 상기 역방향의 제180, 제178, …, 및 제92 샘플링 신호들(S180, S178, …, S92)에 응답하여 제2880, 제2878, …, 제1444, 및 제1442 출력 단자들(O2880, O2878, …, O1444, O1442)에 상응하는 제2880, 제2878, …, 제1444, 및 제1442 샘플링 래치들에서 제2161 내지 제2880 화소 데이터(D1441 내지 D2160)를 샘플링할 수 있다.
또한, 상기 제1440, 제1438, …, 제4 및 제2 샘플링 래치들에 상응하는 제1440, 제1438, …, 제4 및 제2 홀딩 래치들은 제1 내지 제720 화소 데이터(D1 내지 D720)를 저장하고, 상기 제1, 제3, …, 제1437, 및 제1439 샘플링 래치들에 상응하는 제1, 제3, …, 제1437, 및 제1439 홀딩 래치들은 제721 내지 제1440 화소 데이터(D721 내지 D1440)를 저장하고, 상기 제1441, 제1443, …, 제2877 및 제2879 샘플링 래치들에 상응하는 제1441, 제1443, …, 제2877 및 제2879 홀딩 래치들은 제1441 내지 제2160 화소 데이터(D1441 내지 D2160)를 저장하고, 상기 제2880, 제2878, …, 제1444, 및 제1442 샘플링 래치들에 상응하는 제2880, 제2878, …, 제1444, 및 제1442 홀딩 래치들은 제2161 내지 제2880 화소 데이터(D1441 내지 D2160)를 저장할 수 있다.
또한, 상기 제1440, 제1438, …, 제4 및 제2 홀딩 래치들에 상응하는 제1440, 제1438, …, 제4 및 제2 DAC들은 제1 내지 제720 화소 데이터(D1 내지 D720)에 상응하는 제1 내지 제720 데이터 전압들(VD1 내지 VD720)을 생성하고, 상기 제1, 제3, …, 제1437, 및 제1439 홀딩 래치들에 상응하는 제1, 제3, …, 제1437, 및 제1439 DAC들은 제721 내지 제1440 화소 데이터(D721 내지 D1440)에 상응하는 제721 내지 제1440 데이터 전압들(VD721 내지 VD1440)을 생성하고, 상기 제1441, 제1443, …, 제2877 및 제2879 홀딩 래치들에 상응하는 제1441, 제1443, …, 제2877 및 제2879 DAC들은 제1441 내지 제2160 화소 데이터(D1441 내지 D2160)에 상응하는 제1441 내지 제2160 데이터 전압들(VD1441 내지 VD2160)을 생성하고, 상기 제2880, 제2878, …, 제1444, 및 제1442 홀딩 래치들에 상응하는 제2880, 제2878, …, 제1444, 및 제1442 DAC들은 제2161 내지 제2880 화소 데이터(D1441 내지 D2160)에 상응하는 제2161 내지 제2880 데이터 전압들(VD1441 내지 VD2160)을 생성할 수 있다. 이에 따라, 데드 스페이스 축소형 표시 패널(200b)에 연결된 데이터 드라이버(100b)는 제1440, 제1438, …, 제4 및 제2 출력 단자들(O1440, O1438, …, O4, O2)에서 제1 내지 제720 데이터 전압들(VD1 내지 VD720)을 출력하고, 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에서 제721 내지 제1440 데이터 전압들(VD721 내지 VD1440)을 출력하고, 제1441, 제1443, …, 제2877 및 제2879 출력 단자들(O1441, O1443, …, O2877, O2879)에서 제1441 내지 제2160 데이터 전압들(VD1441 내지 VD2160)을 출력하고, 제2880, 제2878, …, 제1444, 및 제1442 출력 단자들(O2880, O2878, …, O1444, O1442)에서 제2161 내지 제2880 데이터 전압들(VD2161 내지 VD2880)을 출력할 수 있다. 즉, 데이터 드라이버(100b)는 데드 스페이스 축소형 표시 패널(200b)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 데이터 드라이버(100)에서, 쉬프트 레지스터 어레이 블록(110)은 좌측 홀수 쉬프트 레지스터 어레이(120), 좌측 짝수 쉬프트 레지스터 어레이(130), 우측 홀수 쉬프트 레지스터 어레이(140), 및 우측 짝수 쉬프트 레지스터 어레이(150)를 포함할 수 있다. 좌측 홀수, 좌측 짝수, 우측 홀수, 및 우측 짝수 쉬프트 레지스터 어레이들(120, 130, 140, 150)은 데이터 드라이버(100)가 연결된 표시 패널(200a, 200b)의 구조에 따라 샘플링 신호들(S1 내지 S180)의 생성 순서를 변경할 수 있고, 따라서 출력 단자들(O1 내지 O2880)에서의 데이터 전압들(VD1 내지 VD2880)의 순서가 변경될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 데이터 드라이버(100)는 일반 표시 패널(200a)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력하거나, 데드 스페이스 축소형 표시 패널(200b)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력할 수 있다.
도 9는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 다른 예를 나타내는 도면이고, 도 10은 도 9의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이고, 도 11은 도 9의 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9 내지 도 11을 참조하면, 데이터 드라이버(100c)는 데드 스페이스 축소형 표시 패널(200c)에 연결될 수 있다. 한편, 도 9 내지 도 11의 데이터 드라이버(100c) 및 데드 스페이스 축소형 표시 패널(200c)은, 제1441 내지 제2160 데이터 라인들(DL1441 내지 DL2160)이 우측 짝수 출력 단자들(O1442, O1444, …, O2880)에 직접 연결되고, 제2161 내지 제2880 데이터 라인들(DL2161 내지 DL2880)이 제2161 내지 제2880 보조 라인들(AL2161c 내지 AL2880c)을 통하여 우측 홀수 출력 단자들(O2879, …, O1443, O1441)에 연결된 것을 제외하고, 도 6 내지 도 8의 데이터 드라이버(100b) 및 데드 스페이스 축소형 표시 패널(200b)와 유사한 구성 및 유사한 동작을 가질 수 있다.
데드 스페이스 축소형 표시 패널(200c)의 표시 영역은 (상기 표시 영역의 첫 번째 1/4에 상응하는) 좌측 영역, (상기 표시 영역의 두 번째 1/4에 상응하는) 좌측 중앙 영역, (상기 표시 영역의 세 번째 1/4에 상응하는) 우측 중앙 영역, 및 (상기 표시 영역의 네 번째 1/4에 상응하는) 우측 영역으로 구분되고, 데드 스페이스 축소형 표시 패널(200c)은 데이터 라인들(DL1 내지 DL2880), 데이터 라인들(DL1 내지 DL2880) 중 상기 좌측 영역에 배치된 데이터 라인들(DL1 내지 DL720)에 연결된 제1 보조 라인들(AL1 내지 AL720), 및 데이터 라인들(DL1 내지 DL2880) 중 상기 우측 영역에 배치된 데이터 라인들(DL2161 내지 DL2880)에 연결된 제2 보조 라인들(AL2161c 내지 AL2880c)을 포함할 수 있다. 상기 좌측 중앙 영역에 배치된 데이터 라인들(DL721 내지 DL1440)은 출력 단자들(O1 내지 O2880) 중 좌측 홀수 출력 단자들(O1, O3, …, O1439)에 직접 연결되고, 상기 우측 중앙 영역에 배치된 데이터 라인들(DL1441 내지 DL2160)은 출력 단자들(O1 내지 O2880) 중 우측 짝수 출력 단자들(O1442, O1444, …, O2880)에 직접 연결되고, 상기 좌측 영역에 배치된 데이터 라인들(DL1 내지 DL720)은 제1 보조 라인들(AL1 내지 AL720)을 통하여 출력 단자들(O1 내지 O2880) 중 좌측 짝수 출력 단자들(O2, …, O1438, O1440)에 연결되며, 상기 우측 영역에 배치된 데이터 라인들(DL2161 내지 DL2880)은 제2 보조 라인들(AL2161c 내지 AL2880c)을 통하여 출력 단자들(O1 내지 O2880) 중 우측 홀수 출력 단자들(O2879, …, O1443, O1441)에 연결될 수 있다. 이에 따라, 데이터 드라이버(100c)와 데드 스페이스 축소형 표시 패널(200c)의 표시 영역 사이의 데드 스페이스(DS2)가 일반 표시 패널의 데드 스페이스보다 축소될 수 있다.
일 실시예에서, 데이터 드라이버(100c)는 제1 내지 제4N 출력 단자들(O1 내지 O2880)(N은 1 이상의 정수)을 포함하고, 데드 스페이스 축소형 표시 패널(200c)은 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880), 제1 내지 제N 데이터 라인들(DL1 내지 DL720)에 연결된 제1 내지 제N 보조 라인들(AL1 내지 AL720), 및 제(3N+1) 내지 제4N 데이터 라인들(DL2161 내지 DL2880)에 연결된 제(3N+1) 내지 제4N 보조 라인들(AL2161c 내지 AL2880c)을 포함할 수 있다. 제1 내지 제N 데이터 라인들(DL1 내지 DL720) 중 제K 데이터 라인(K는 1 내지 N의 정수)(예를 들어, DL1)은 제1 내지 제N 보조 라인들(AL1 내지 AL720) 중 제K 보조 라인(예를 들어, AL1)을 통하여 제(2N-2K+2) 출력 단자(예를 들어, O1440)에 연결되고, 제N+1 내지 제2N 데이터 라인들(DL721 내지 DL1440)중 제(N+K) 데이터 라인(예를 들어, DL721)은 제(2K-1) 출력 단자(예를 들어, O1)에 직접 연결되고, 제2N+1 내지 제3N 데이터 라인들(DL1441 내지 DL2160) 중 제(2N+K) 데이터 라인(예를 들어, DL1441)은 제(2N+2K) 출력 단자(예를 들어, O1442)에 직접 연결되고, 제3N+1 내지 제4N 데이터 라인들(DL2161 내지 DL2880) 중 제(3N+K) 데이터 라인(예를 들어, DL2161)은 제(3N+1) 내지 제4N 보조 라인들(AL2161c 내지 AL2880c) 중 제(3N+K) 보조 라인(예를 들어, AL2161c)을 통하여 제(4N-2K+1) 출력 단자(예를 들어, O2879)에 연결될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, N은 720이고, 제1 내지 제720 데이터 라인들(DL1 내지 DL720)은 제1 내지 제720 보조 라인들(AL1 내지 AL720)을 통하여 제1440, 제1438, …, 및 제2 출력 단자들(O1440, O1438, …, O2)에 연결되고, 제721 내지 제1440 데이터 라인들(DL721 내지 DL1440)은 제1, 제3, …, 및 제1439 출력 단자들(O1, O3, …, O1439)에 직접 연결되고, 제1441 내지 제2160 데이터 라인들(DL1441 내지 DL2160)은 제1442, 제1444, …, 및 제2880 출력 단자들(O1442, O1444, …, O2880)에 직접 연결되고, 제2161 내지 제2880 데이터 라인들(DL2161 내지 DL2880)은 제2161 내지 제2880 보조 라인들(AL2161c 내지 AL2880c)을 통하여 제2879, …, 제1443, 및 제1441 출력 단자들(O2879, …, O1443, O1441)에 연결될 수 있다.
도 9 및 도 10에 도시된 바와 같이, 데드 스페이스 축소형 표시 패널(200c)에 연결된 데이터 드라이버(100c)의 데이터 전압들(VD1 내지 VD2880)은 제1 내지 제4N 데이터 라인들(DL1 내지 DL2880)에 대한 제1 내지 제4N 데이터 전압들(VD1 내지 VD2880)을 포함할 수 있다. 데이터 드라이버(100c)는 상기 제(2N-2K+2) 출력 단자(예를 들어, O1440)에서 제1 내지 제N 데이터 전압들(VD1 내지 VD720) 중 제K 데이터 전압(예를 들어, VD1)을 출력하고, 상기 제(2K-1) 출력 단자(예를 들어, O1)에서 제(N+1) 내지 제2N 데이터 전압들(VD721 내지 VD1440) 중 제(N+K) 데이터 전압(예를 들어, VD721)을 출력하고, 상기 제(2N+2K) 출력 단자(예를 들어, O1442)에서 제(2N+1) 내지 제3N 데이터 전압들(VD1441 내지 VD2160) 중 제(2N+K) 데이터 전압(예를 들어, VD1441)을 출력하고, 상기 제(4N-2K+1) 출력 단자(예를 들어, O2879)에서 제(3N+1) 내지 제4N 데이터 전압들(VD2161 내지 VD2880) 중 제(3N+K) 데이터 전압(예를 들어, VD2161)을 출력할 수 있다. 예를 들어, 도 9 및 도 10에 도시된 바와 같이, N은 720이고, 데이터 드라이버(100c)는 제1440, 제1438, …, 제4 및 제2 출력 단자들(O1440, O1438, …, O4, O2)에서 제1 내지 제720 데이터 전압들(VD1 내지 VD720)을 출력하고, 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에서 제721 내지 제1440 데이터 전압들(VD721 내지 VD1440)을 출력하고, 제1442, 제1444, …, 제2878 및 제2880 출력 단자들(O1442, O1444, …, O2878, O2880)에서 제1441 내지 제2160 데이터 전압들(VD1441 내지 VD2160)을 출력하고, 제2879, 제2877, …, 제1443, 및 제1441 출력 단자들(O2879, O2877, …, O1443, O1441)에서 제2161 내지 제2880 데이터 전압들(VD2161 내지 VD2880)을 출력할 수 있다. 이와 같이, 데이터 드라이버(100c)가 데드 스페이스 축소형 표시 패널(200c)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력하도록, 데이터 드라이버(100c)의 쉬프트 레지스터 어레이 블록은 샘플링 신호들(S1 내지 S180)을 일반 표시 패널을 위한 샘플링 신호들(S1 내지 S180)의 순서와 다른 순서로 생성할 수 있다. 예를 들어, 상기 쉬프트 레지스터 어레이 블록은 좌측 짝수 샘플링 신호들(S2, …, S90)을 역방향으로 생성하고, 이어서 좌측 홀수 샘플링 신호들(S1, …, S89)을 순방향으로 생성하고, 이어서 우측 짝수 샘플링 신호들(S92, …, S180)을 순방향으로 생성하고, 이어서 우측 홀수 샘플링 신호들(S91, …, S179)을 역방향으로 생성할 수 있다.
일 실시예에서, 도 11에 도시된 바와 같이, 좌측 짝수 쉬프트 레지스터 어레이는 좌측 짝수 출력 단자들(O2, O4, …, O1438, O1440), 즉 제2, 제4, …, 제1438, 및 제1440 출력 단자들(O2, O4, …, O1438, O1440)에 상응하는 좌측 짝수 샘플링 신호들(S2, …, S88, S90), 즉 제2, …, 제88 및 제90 샘플링 신호들(S2, …, S88, S90)을 상기 역방향으로 생성하고, 좌측 홀수 쉬프트 레지스터 어레이는 좌측 홀수 출력 단자들(O1, O3, …, O1437, O1439), 즉 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에 상응하는 좌측 홀수 샘플링 신호들(S1, S3, …, S89), 즉, 제1, 제3, …, 및 제89 샘플링 신호들(S1, S3, …, S89)을 상기 순방향으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이는 우측 짝수 출력 단자들(O1442, O1444, …, O2878, O2880), 즉 제1442, 제1444, …, 제2878, 및 제2880 출력 단자들(O1442, O1444, …, O2878, O2880)에 상응하는 우측 짝수 샘플링 신호들(S92, S94, …, S180), 즉 제92, 제94, …, 및 제180 샘플링 신호들(S92, S94, …, S180)을 상기 순방향으로 생성하고, 우측 홀수 쉬프트 레지스터 어레이(140)는 우측 홀수 출력 단자들(O1441, O1443, …, O2877, O2879), 즉 제1441, 제1443, …, 제2877 및 제2879 출력 단자들(O1441, O1443, …, O2877, O2879)에 상응하는 우측 홀수 샘플링 신호들(S91, …, S177, S179), 즉 제91, …, 제177, 및 제179 샘플링 신호들(S91, …, S177, S179)을 상기 역방향으로 생성할 수 있다.
데이터 드라이버(100c)는 상기 역방향의 제90, 제88, …, 및 제2 심(S90, S88, …, S2), 상기 순방향의 제1, 제3, …, 및 제89 샘플링 신호들(S1, S3, …, S89), 상기 순방향의 제92, 제94, …, 및 제180 샘플링 신호들(S92, S94, …, S180), 및 상기 역방향의 제179, 제177, …, 및 제91 샘플링 신호들(S179, S177, …, S91)에 응답하여 제1440, 제1438, …, 제4 및 제2 출력 단자들(O1440, O1438, …, O4, O2)에서 제1 내지 제720 데이터 전압들(VD1 내지 VD720)을 출력하고, 제1, 제3, …, 제1437, 및 제1439 출력 단자들(O1, O3, …, O1437, O1439)에서 제721 내지 제1440 데이터 전압들(VD721 내지 VD1440)을 출력하고, 제1442, 제1444, …, 제2878 및 제2880 출력 단자들(O1442, O1444, …, O2878, O2880)에서 제1441 내지 제2160 데이터 전압들(VD1441 내지 VD2160)을 출력하고, 제2879, 제2877, …, 제1443, 및 제1441 출력 단자들(O2879, O2877, …, O1443, O1441)에서 제2161 내지 제2880 데이터 전압들(VD2161 내지 VD2880)을 출력할 수 있다. 즉, 데이터 드라이버(100c)는 데드 스페이스 축소형 표시 패널(200c)에 적합한 순서로 데이터 전압들(VD1 내지 VD2880)을 출력할 수 있다.
도 12는 본 발명의 다른 실시예들에 따른 데이터 드라이버를 나타내는 블록도이고, 도 13은 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이고, 도 14는 일반 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 15는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 일 예를 나타내는 도면이고, 도 16은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 17은 일반 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 다른 예를 나타내는 도면이고, 도 18은 일반 표시 패널에 연결된 데이터 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이고, 도 19는 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 데이터 전압들의 다른 예를 나타내는 도면이고, 도 20은 데드 스페이스 축소형 표시 패널에 연결된 데이터 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 12를 참조하면, 본 발명의 다른 실시예들에 따른 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버(300)는 쉬프트 레지스터 어레이 블록(310), 샘플링 래치 어레이(360), 홀딩 래치 어레이(370), 레벨 쉬프터 어레이(375), 디지털-아날로그 컨버터 어레이(380) 및 출력 버퍼 어레이(390)를 포함할 수 있다. 쉬프트 레지스터 어레이 블록(310)은 좌측 홀수 쉬프트 레지스터 어레이(320), 좌측 짝수 쉬프트 레지스터 어레이(330), 우측 홀수 쉬프트 레지스터 어레이(340) 및 우측 짝수 쉬프트 레지스터 어레이(350)를 포함할 수 있다. 도 12의 데이터 드라이버(300)는, 좌측 홀수 쉬프트 레지스터 어레이(320)가 좌측 홀수 중간 시작 신호(LO_ST2)를 더욱 수신하고, 좌측 짝수 쉬프트 레지스터 어레이(330)가 좌측 짝수 중간 시작 신호(LE_ST2)를 더욱 수신하고, 우측 홀수 쉬프트 레지스터 어레이(340)가 우측 홀수 중간 시작 신호(RO_ST2)를 더욱 수신하고, 우측 짝수 쉬프트 레지스터 어레이(350)가 우측 짝수 중간 시작 신호(RE_ST2)를 더욱 수신하는 것을 제외하고, 도 1의 데이터 드라이버(100)와 유사한 구성 및 유사한 동작을 가질 수 있다.
좌측 홀수 쉬프트 레지스터 어레이(320)는 좌측 홀수 시작 신호(LO_ST1)에 응답하여 좌측 홀수 샘플링 신호들(S1, …, S89)을 순방향 또는 역방향으로 순차적으로 생성하고, 좌측 짝수 쉬프트 레지스터 어레이(330)는 좌측 짝수 시작 신호(LE_ST1)에 응답하여 좌측 짝수 샘플링 신호들(S2, …, S90)을 순방향 또는 역방향으로 순차적으로 생성하고, 우측 홀수 쉬프트 레지스터 어레이(340)는 우측 홀수 시작 신호(RO_ST1)에 응답하여 우측 홀수 샘플링 신호들(S91, …, S179)을 순방향 또는 역방향으로 순차적으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이(350)는 우측 짝수 시작 신호(RE_ST1)에 응답하여 우측 짝수 샘플링 신호들(S92, …, S180)을 순방향 또는 역방향으로 순차적으로 생성할 수 있다.
좌측 홀수 쉬프트 레지스터 어레이(320)가 좌측 홀수 시작 신호(LO_ST1)를 대신하여 좌측 홀수 중간 시작 신호(LO_ST2)를 수신한 경우, 좌측 홀수 쉬프트 레지스터 어레이(320)는 순방향을 나타내는 좌측 홀수 방향 신호(LO_DIR)에 응답하여 중간 좌측 홀수 샘플링 신호부터 마지막 좌측 홀수 샘플링 신호(S89)까지 좌측 홀수 샘플링 신호들(S1, …, S89)의 일부를 순차적으로 생성하고, 역방향을 나타내는 좌측 홀수 방향 신호(LO_DIR)에 응답하여 중간 좌측 홀수 샘플링 신호부터 첫 번째 좌측 홀수 샘플링 신호(S1)까지 좌측 홀수 샘플링 신호들(S1, …, S89)의 다른 일부를 순차적으로 생성할 수 있다. 또한, 좌측 짝수 쉬프트 레지스터 어레이(330)가 좌측 짝수 시작 신호(LE_ST1)를 대신하여 좌측 짝수 중간 시작 신호(LE_ST2)를 수신한 경우, 좌측 짝수 쉬프트 레지스터 어레이(330)는 순방향을 나타내는 좌측 짝수 방향 신호(LE_DIR)에 응답하여 중간 좌측 짝수 샘플링 신호부터 마지막 좌측 짝수 샘플링 신호(S90)까지 좌측 짝수 샘플링 신호들(S2, …, S90)의 일부를 순차적으로 생성하고, 역방향을 나타내는 좌측 짝수 방향 신호(LE_DIR)에 응답하여 중간 좌측 짝수 샘플링 신호부터 첫 번째 좌측 짝수 샘플링 신호(S2)까지 좌측 짝수 샘플링 신호들(S2, …, S90)의 다른 일부를 순차적으로 생성할 수 있다. 또한, 우측 홀수 쉬프트 레지스터 어레이(340)가 우측 홀수 시작 신호(RO_ST1)를 대신하여 우측 홀수 중간 시작 신호(RO_ST2)를 수신한 경우, 우측 홀수 쉬프트 레지스터 어레이(340)는 순방향을 나타내는 우측 홀수 방향 신호(RO_DIR)에 응답하여 중간 우측 홀수 샘플링 신호부터 마지막 우측 홀수 샘플링 신호(S179)까지 우측 홀수 샘플링 신호들(S91, …, S179)의 일부를 순차적으로 생성하고, 역방향을 나타내는 우측 홀수 방향 신호(RO_DIR)에 응답하여 중간 우측 홀수 샘플링 신호부터 첫 번째 우측 홀수 샘플링 신호(S91)까지 우측 홀수 샘플링 신호들(S91, …, S179)의 다른 일부를 순차적으로 생성할 수 있다. 또한, 우측 짝수 쉬프트 레지스터 어레이(350)가 우측 짝수 시작 신호(RE_ST1)를 대신하여 우측 짝수 중간 시작 신호(RE_ST2)를 수신한 경우, 우측 짝수 쉬프트 레지스터 어레이(350)는 순방향을 나타내는 우측 짝수 방향 신호(RE_DIR)에 응답하여 중간 우측 짝수 샘플링 신호부터 마지막 우측 짝수 샘플링 신호(S180)까지 우측 짝수 샘플링 신호들(S92, …, S180)의 일부를 순차적으로 생성하고, 역방향을 나타내는 우측 짝수 방향 신호(RE_DIR)에 응답하여 중간 우측 짝수 샘플링 신호부터 첫 번째 우측 짝수 샘플링 신호(S92)까지 우측 짝수 샘플링 신호들(S92, …, S180)의 다른 일부를 순차적으로 생성할 수 있다.
일 실시예에서, 도 13에 도시된 바와 같이, 데이터 드라이버(300a)는 출력 단자들(O1 내지 O2880)의 개수(예를 들어, 2880개)보다 적은 개수(예를 들어, 2720개)의 데이터 라인들을 포함하는 일반 표시 패널에 연결될 수 있다. 데이터 드라이버(300a)의 출력 단자들(O1 내지 O2880) 중 외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)은 상기 일반 표시 패널의 상기 데이터 라인들에 연결되지 않고, 출력 단자들(O1 내지 O2880) 중 중앙 출력 단자들(O81 내지 O2800)은 상기 일반 표시 패널의 상기 데이터 라인들에 순차적으로 연결될 수 있다. 일 실시예에서, 외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)은 하이-임피던스(HI-Z) 상태를 가질 수 있다.
중앙 출력 단자들(O81 내지 O2800)에서 데이터 전압들(VD1 내지 VD2720)이 출력되도록, 도 14에 도시된 바와 같이, 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들(320, 330)은 좌측 홀수 중간 시작 신호(LO_ST2) 및 좌측 짝수 중간 시작 신호(LE_ST2)에 응답하여 좌측 샘플링 신호들(S1 내지 S90)의 일부, 즉 제6 내지 제90 샘플링 신호들(S6 내지 S90)을 순차적으로 생성하고, 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들(340, 350)은 우측 홀수 시작 신호(RO_ST1) 및 우측 짝수 시작 신호(RE_ST1)에 응답하여 우측 샘플링 신호들(S91 내지 S172)을 순차적으로 생성할 수 있다. 이에 따라, 데이터 드라이버(300a)는 중앙 출력 단자들(O81 내지 O2800)에서 상기 일반 표시 패널에 적합한 순서로 제1 내지 제2720 데이터 전압들(VD1 내지 VD2720)을 출력할 수 있다. 한편, 제176 내지 제180 샘플링 신호들이 생성되더라도, 상기 제176 내지 제180 샘플링 신호들에 상응하는 외곽 출력 단자들(O2801 내지 O2880)이 하이-임피던스(HI-Z) 상태를 가지므로, 상기 제176 내지 제180 샘플링 신호들은 무시될 수 있다.
다른 실시예에서, 도 15에 도시된 바와 같이, 데이터 드라이버(300b)는 출력 단자들(O1 내지 O2880)의 개수(예를 들어, 2880개)보다 적은 개수(예를 들어, 2720개)의 데이터 라인들, 및 보조 라인들을 포함하는 데드 스페이스 축소형 표시 패널에 연결될 수 있다. 데이터 드라이버(300b)의 출력 단자들(O1 내지 O2880) 중 외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)은 상기 데드 스페이스 축소형 표시 패널의 상기 데이터 라인들에 연결되지 않고, 하이-임피던스(HI-Z) 상태를 가질 수 있다. 데이터 드라이버(300b)의 출력 단자들(O1 내지 O2880) 중 중앙 출력 단자들(O81 내지 O2800)은 상기 데이터 라인들 또는 상기 보조 라인들에 연결될 수 있다.
중앙 출력 단자들(O81 내지 O2800)에서 데이터 전압들(VD1 내지 VD2720)이 출력되도록, 도 16에 도시된 바와 같이, 좌측 짝수 쉬프트 레지스터 어레이(330)는 좌측 짝수 시작 신호(LE_ST1)에 응답하여 좌측 짝수 샘플링 신호들(S90, S88, …, S6)을 역방향으로 생성하고, 좌측 홀수 쉬프트 레지스터 어레이(320)는 좌측 홀수 중간 시작 신호(LO_ST2)에 응답하여 좌측 홀수 샘플링 신호들의 일부, 즉 제7, 제9, …, 제89 샘플링 신호들(S7, S9, …, S89)을 순방향으로 생성하고, 우측 홀수 쉬프트 레지스터 어레이(340)는 우측 홀수 시작 신호(RO_ST1)에 응답하여 우측 홀수 샘플링 신호들(S91, S93, …, S175)을 상기 순방향으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이(350)는 우측 짝수 중간 시작 신호(RE_ST2)에 응답하여 우측 짝수 샘플링 신호들의 일부, 즉 제174, 제172, …, 제92 샘플링 신호들(S174, S172, …, S92)을 상기 역방향으로 생성할 수 있다. 이에 따라, 데이터 드라이버(300b)는 제1440, …, 제84, 및 제82 출력 단자들(O1440, …, O84, O82)에서 제1 내지 제680 데이터 전압들(VD1 내지 VD680)을 출력하고, 제81, 제83, …, 제1439, 제1441, …, 제2797, 및 제2799 출력 단자들(O81, O83, …, O1439, O1441, …, O2797, O2799)에서 제681 내지 제2040 데이터 전압들(VD681, VD682, …, VD1360, VD1361, …, VD2039, VD2040)을 출력하고, 제2800, 제2798, …, 및 제1442 출력 단자들(O2800, O2798, …, O1442)에서 제2041 내지 제2720 데이터 전압들(VD2041 내지 VD2720)을 출력할 수 있다. 이에 따라, 데이터 드라이버(300b)는 중앙 출력 단자들(O81 내지 O2800)에서 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 제1 내지 제2720 데이터 전압들(VD1 내지 VD2720)을 출력할 수 있다.
또 다른 실시예에서, 도 17에 도시된 바와 같이, 데이터 드라이버(300c)는 출력 단자들(O1 내지 O2880)의 개수(예를 들어, 2880개)보다 적은 개수(예를 들어, 2720개)의 데이터 라인들을 포함하는 일반 표시 패널에 연결될 수 있다. 데이터 드라이버(300c)의 출력 단자들(O1 내지 O2880) 중 중앙 출력 단자들(O1361 내지 O1520)은 상기 일반 표시 패널의 상기 데이터 라인들에 연결되지 않고, 하이-임피던스(HI-Z) 상태를 가질 수 있다. 데이터 드라이버(300c)의 출력 단자들(O1 내지 O2880) 중 외곽 출력 단자들(O1 내지 O1360, 및 O1521 내지 O2880)은 상기 일반 표시 패널의 상기 데이터 라인들에 순차적으로 연결될 수 있다.
외곽 출력 단자들(O1 내지 O1360, 및 O1521 내지 O2880)에서 데이터 전압들(VD1 내지 VD2720)이 출력되도록, 도 18에 도시된 바와 같이, 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들(320, 330)은 좌측 홀수 시작 신호(LO_ST1) 및 좌측 짝수 시작 신호(LE_ST1)에 응답하여 좌측 샘플링 신호들(S1 내지 S85)을 순차적으로 생성하고, 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들(340, 350)은 우측 홀수 중간 시작 신호(RO_ST2) 및 우측 짝수 중간 시작 신호(RE_ST2)에 응답하여 우측 샘플링 신호들의 일부 즉 제96 내지 제180 샘플링 신호들(S96 내지 S180)을 순차적으로 생성할 수 있다. 이에 따라, 데이터 드라이버(300c)는 외곽 출력 단자들(O1 내지 O1360, 및 O1521 내지 O2880)에서 상기 일반 표시 패널에 적합한 순서로 제1 내지 제2720 데이터 전압들(VD1 내지 VD2720)을 출력할 수 있다.
또 다른 실시예에서, 도 19에 도시된 바와 같이, 데이터 드라이버(300d)는 출력 단자들(O1 내지 O2880)의 개수(예를 들어, 2880개)보다 적은 개수(예를 들어, 2720개)의 데이터 라인들, 및 보조 라인들을 포함하는 데드 스페이스 축소형 표시 패널에 연결될 수 있다. 데이터 드라이버(300d)의 출력 단자들(O1 내지 O2880) 중 중앙 출력 단자들(O1361 내지 O1520)은 상기 일반 표시 패널의 상기 데이터 라인들에 연결되지 않고, 하이-임피던스(HI-Z) 상태를 가질 수 있다. 데이터 드라이버(300d)의 출력 단자들(O1 내지 O2880) 중 외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)은 상기 데이터 라인들 또는 상기 보조 라인들에 연결될 수 있다.
외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)에서 데이터 전압들(VD1 내지 VD2720)이 출력되도록, 도 20에 도시된 바와 같이, 좌측 짝수 쉬프트 레지스터 어레이(330)는 좌측 짝수 중간 시작 신호(LE_ST2)에 응답하여 좌측 짝수 샘플링 신호들의 일부, 즉 제84, 제82, …, 및 제2 샘플링 신호들(S84, S82, …, S2)을 역방향으로 생성하고, 좌측 홀수 쉬프트 레지스터 어레이(320)는 좌측 홀수 시작 신호(LO_ST1)에 응답하여 좌측 홀수 샘플링 신호들(S1, S3, …, S85)을 순방향으로 생성하고, 우측 홀수 쉬프트 레지스터 어레이(340)는 우측 홀수 중간 시작 신호(RO_ST2)에 응답하여 우측 홀수 샘플링 신호들의 일부, 즉 제97, 제99, …, 및 제179 샘플링 신호들(S97, S99, …, S179)을 상기 순방향으로 생성하고, 우측 짝수 쉬프트 레지스터 어레이(350)는 우측 짝수 시작 신호(RE_ST1)에 응답하여 우측 짝수 샘플링 신호들(S180, S178, …, S96)을 상기 역방향으로 생성할 수 있다. 이에 따라, 데이터 드라이버(300d)는 제1360, 제1358, …, 제4, 및 제2 출력 단자들(O1360, O1358, …, O4, O2)에서 제1 내지 제680 데이터 전압들(VD1 내지 VD680)을 출력하고, 제1, 제3, …, 제1357, 및 제1359 출력 단자들(O1, O3, …, O1357, O1359)에서 제681 내지 제1360 데이터 전압들(VD681, VD682, …, VD1359, VD1360)을 출력하고, 제1521, 제1523, …, 제2877, 및 제2879 출력 단자들(O1521, O1523, …, O2877, O2879)에서 제1361 내지 제2040 데이터 전압들(VD1361, VD1362, …, VD2039, VD2040)을 출력하고, 제2880, 제2878, …, 제1524, 및 제1522 출력 단자들(O2880, O2878, …, O1524, O1522)에서 제2041 내지 제2720 데이터 전압들(VD2041 내지 VD2720)을 출력할 수 있다. 이에 따라, 데이터 드라이버(300b)는 외곽 출력 단자들(O1 내지 O80, 및 O2801 내지 O2880)에서 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 제1 내지 제2720 데이터 전압들(VD1 내지 VD2720)을 출력할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 데이터 드라이버(300)는 출력 단자들(O1 내지 O2880)의 개수보다 적은 개수의 데이터 라인들을 포함하는 상기 일반 표시 패널에 적합한 순서로 데이터 전압들(VD1 내지 VD2720)을 출력하거나, 출력 단자들(O1 내지 O2880)의 개수보다 적은 개수의 데이터 라인들을 포함하는 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들(VD1 내지 VD2720)을 출력할 수 있다.
도 21은 본 발명의 실시예들에 따른 데이터 드라이버를 포함하는 표시 장치를 나타내는 블록도이고, 도 22는 도 21의 표시 장치에 포함된 컨트롤러의 일 예를 나타내는 블록도이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 표시 장치(400)는 표시 패널(410), 표시 패널(410)에 스캔 신호들(SS)을 제공하는 스캔 드라이버(420), 표시 패널(410)에 데이터 전압들(VD)을 제공하는 데이터 드라이버(430), 및 스캔 드라이버(420) 및 데이터 드라이버(430)를 제어하는 컨트롤러(440)를 포함할 수 있다.
표시 패널(410)은 스캔 라인들, 데이터 라인들, 및 상기 스캔 라인들과 상기 데이터 라인들에 연결된 화소들(PX)을 포함할 수 있다. 일 실시예에서, 표시 패널(410)은 각 화소(PX)가 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터, 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 포함하는 OLED 표시 패널일 수 있다. 다른 실시예에서, 표시 패널(410)은 각 화소(PX)가 스위칭 트랜지스터 및 상기 스위칭 트랜지스터에 연결된 액정 커패시터를 포함하는 액정 표시(Liquid Crystal Display; LCD) 패널일 수 있다. 다만, 표시 패널(410)은 상기 LCD 패널 및 상기 OLED 패널에 한정되지 않고, 임의의 표시 패널일 수 있다.
스캔 드라이버(420)는 컨트롤러(440)로부터 수신된 스캔 제어 신호(SCTRL)에 기초하여 스캔 신호들(SS)을 생성하고, 상기 스캔 라인들을 통하여 화소들(PX)에 스캔 신호들(SS)을 행 단위로 순차적으로 제공할 수 있다. 일 실시예에서, 스캔 제어 신호(SCTRL)는 스캔 시작 신호 및 스캔 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 스캔 드라이버(420)는 표시 패널(410)의 주변 영역에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(420)는 집적 회로의 형태로 구현될 수 있다.
데이터 드라이버(430)는 컨트롤러(440)로부터 수신된 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 전압들(VD)을 생성하고, 상기 데이터 라인들을 통하여 화소들(PX)에 데이터 전압들(VD)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 시작 신호들, 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 방향 신호들, 홀수 및 짝수 클록 신호들, 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 또한, 일 실시예에서, 데이터 제어 신호(DCTRL)는 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 중간 시작 신호들을 더 포함할 수 있다. 실시예에 따라, 데이터 드라이버(430)는 도 1의 데이터 드라이버(100) 또는 도 12의 데이터 드라이버(300)일 수 있다. 이에 따라, 데이터 드라이버(430)는 표시 패널(410)이 일반 표시 패널인 경우 상기 일반 표시 패널에 적합한 순서로 데이터 전압들(VD)을 출력할 수 있고, 또한 표시 패널(410)이 데드 스페이스 축소형 표시 패널인 경우 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들(VD)을 출력할 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; TCON))(440)는 외부의 호스트(예를 들어, 그래픽 처리 유닛(Graphic Processing Unit; GPU), 그래픽 카드 등)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있으나, 이에 한정되지 않는다. 또한, 예를 들어, 제어 신호(SCTRL)는 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(440)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL) 및 스캔 제어 신호(SCTRL)를 생성할 수 있다. 컨트롤러(440)는 스캔 드라이버(420)에 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(420)의 동작을 제어하고, 데이터 드라이버(430)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(430)의 동작을 제어할 수 있다.
일 실시예에서, 도 21 및 도 22에 도시된 바와 같이, 컨트롤러(440)는 영상 처리 블록(450), 데이터 라인 메모리(460) 및 데이터 직렬화 블록(470)을 포함할 수 있다. 영상 처리 블록(450)은 입력 영상 데이터(IDAT)에 대한 영상 처리를 수행할 수 있다. 일 실시예에서, 영상 처리 블록(450)에 의해 수행되는 상기 영상 처리는 감마 보상 튜닝 처리, 살색 보정 처리, 화질 향상 처리 등을 포함할 수 있으나, 이에 한정되지 않는다. 데이터 라인 메모리(460)는 표시 패널(410)의 하나의 화소 행에 대한 입력 영상 데이터(IDAT), 예를 들어, 제1 내지 제2880 화소 데이터(D1 내지 D2880)을 저장할 수 있다. 데이터 직렬화 블록(470)은 데이터 라인 메모리(460)에 저장된 입력 영상 데이터(IDAT), 즉 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 재정렬하여 데이터 드라이버(430)에 제공하는 출력 영상 데이터(ODAT)를 생성할 수 있다. 일 실시예에서, 데이터 직렬화 블록(470)은 데이터 드라이버(430)에 16개의 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 출력 영상 데이터(ODAT)에 포함된 16개의 화소 데이터를 한번에 전송할 수 있다. 실시예에 따라, 데이터 직렬화 블록(470)은 데이터 드라이버(430)에 출력 영상 데이터(ODAT)를 도 5, 도 8, 도 11, 도 14, 도 16, 도 18 또는 도 20에 도시된 바와 같이 제공할 수 있다.
도 23은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 24는 도 23의 표시 장치에 포함된 컨트롤러의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 본 발명의 실시예들에 따른 표시 장치(500)는 표시 패널(510), 스캔 드라이버(520), 데이터 드라이버(530) 및 컨트롤러(540)를 포함할 수 있다. 도 21의 표시 장치(400)와 달리, 도 23의 표시 장치(500)는 일반적인 데이터 드라이버(530)를 포함하고, 컨트롤러(540)는 어드레스 라인 메모리(580)를 포함할 수 있다.
컨트롤러(540)는 입력 영상 데이터(IDAT)에 대한 영상 처리를 수행하는 영상 처리 블록(550), 표시 패널(510)의 각 화소 행에 대한 입력 영상 데이터(IDAT)를 저장하는 데이터 라인 메모리(560), 입력 영상 데이터(IDAT)에 대한 어드레스들을 저장하는 어드레스 라인 메모리(580), 및 어드레스 라인 메모리(580)에 저장된 상기 어드레스들에 기초하여 데이터 라인 메모리(560)에 저장된 입력 영상 데이터(IDAT)를 재정렬하여 데이터 드라이버(530)에 제공하는 출력 영상 데이터(ODAT)를 생성하는 데이터 직렬화 블록(570)을 포함할 수 있다.
도 24에 도시된 바와 같이, 데이터 라인 메모리(560)에 저장된 입력 영상 데이터(IDAT)는 각 화소 행의 화소들(PX)에 대한 제1 내지 제4N 화소 데이터, 예를 들어 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 포함하고, 어드레스 라인 메모리(580)에 저장된 상기 어드레스들은 제1 내지 제4N 어드레스들, 예를 들어 제1 내지 제2880 어드레스들(ADDR1 내지 ADDR2880)을 포함할 수 있다. 일 실시예에서, 표시 패널(510)이 일반 표시 패널인 경우, 어드레스 라인 메모리(580)는 제1 내지 제2880 어드레스들(ADDR1 내지 ADDR2880)로서 1 내지 2880의 값들을 저장하고, 데이터 직렬화 블록(570)은 상기 1 내지 2880의 값들을 가지는 어드레스들(ADDR1 내지 ADDR2880)에 응답하여 출력 영상 데이터(ODAT)로서 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 순차적으로 선택하고, 선택된 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 16개의 데이터 전송 라인 세트들(DT1, DT2, …, DT16)을 통하여 데이터 드라이버(530)에 제공할 수 있다. 이에 따라, 데이터 드라이버(530)는 상기 일반 표시 패널에 적합한 순서로 데이터 전압들(VD)을 출력할 수 있다.
다른 실시예에서, 표시 패널(510)이 데드 스페이스 축소형 표시 패널인 경우, 어드레스 라인 메모리(580)는 제1 내지 제2N 어드레스들(ADDR1 내지 ADDR1440) 중 제(2K-1) 어드레스로서 (N+K)의 값을 저장하고, 제1 내지 제2N 어드레스들(ADDR1 내지 ADDR1440) 중 제2K 어드레스로서 (N-K+1)의 값을 저장하고, 제(2N+1) 내지 제4N 어드레스들(ADDR1441 내지 ADDR2880) 중 제(2N+2K-1) 어드레스로서 (2N+K)의 값을 저장하고, (2N+1) 내지 제4N 어드레스들(ADDR1441 내지 ADDR2880) 중 제(2N+2K) 어드레스로서 (4N-K+1)의 값을 저장할 수 있다. 예를 들어, 도 24에 도시된 바와 같이, 어드레스 라인 메모리(580)는 제1, 제3, …, 및 제1439 어드레스들(ADDR1, ADDR3, …, ADDR1439)로서 721, 722, …, 및 1440의 값들을 저장하고, 제2, 제4, …, 및 제1440 어드레스들(ADDR2, ADDR4, …, ADDR1440)로서 720, 719, …, 및 1의 값들을 저장하고, 제1441, …, 제2877, 및 제2879 어드레스들(ADDR1441, …, ADDR2877, ADDR2879)로서 1441, …, 2159, 2160의 값들을 저장하고, 제1442, …, 제2878, 및 제2880 어드레스들(ADDR1442, …, ADDR2878, ADDR2880)로서 2880, …, 2162, 및 2161의 값들을 저장할 수 있다.
데이터 직렬화 블록(570)은 상기 (N+K)의 값 및 (N-K+1)의 값을 가지는 제1 내지 제2N 어드레스들(ADDR1 내지 ADDR1440)에 응답하여 출력 영상 데이터(ODAT)로서 상기 제1 내지 제2N 화소 데이터 중 제(N+K) 화소 데이터 및 제(N-K+1) 화소 데이터를 출력하고, 상기 (2N+K)의 값 및 상기 (4N-K+1)의 값을 가지는 제(2N+1) 내지 제4N 어드레스들(ADDR1441 내지 ADDR2880)에 응답하여 출력 영상 데이터(ODAT)로서 상기 제(2N+1) 내지 제4N 화소 데이터 중 제(2N+K) 화소 데이터 및 제(4N-K+1) 화소 데이터를 출력할 수 있다. 도 24의 예에서, 출력 영상 데이터(ODAT)는 제721 화소 데이터, 제720 화소 데이터, 제722 화소 데이터, 제719 화소 데이터, …, 제1440 화소 데이터, 제1 화소 데이터(D1), 제1441 화소 데이터, 제2880 화소 데이터(D2880), …, 제2159 화소 데이터, 제2162 화소 데이터, 제2160 화소 데이터, 및 제2161 화소 데이터의 순서로 재정렬된 제1 내지 제2880 화소 데이터(D1 내지 D2880)를 포함하고, 한 번에 16개의 화소 데이터가 데이터 드라이버(530)에 제공될 수 있다. 이에 따라, 데이터 드라이버(530)가 도 1의 데이터 드라이버(100) 및 도 12의 데이터 드라이버(300)가 아닌 일반적인 데이터 드라이버이더라도, 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들(VD)이 출력될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예들에 따른 표시 장치(500)는 어드레스 라인 메모리(580)를 이용하여 데이터 라인 메모리(570)에 저장된 화소 데이터(D1 내지 D2880)를 재정렬하여 데이터 드라이버(530)에 제공할 수 있다. 이에 따라, 데이터 드라이버(530)는 상기 일반 표시 패널에 적합한 순서로 데이터 전압들(VD)을 출력할 수 있을 뿐만 아니라, 상기 데드 스페이스 축소형 표시 패널에 적합한 순서로 데이터 전압들(VD)을 출력할 수 있다.
도 25는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 25를 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
일 실시예에서, 표시 장치(1160)의 쉬프트 레지스터 어레이 블록은 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들을 포함할 수 있다. 상기 좌측 홀수, 좌측 짝수, 우측 홀수, 및 우측 짝수 쉬프트 레지스터 어레이들은 데이터 드라이버가 연결된 표시 패널의 구조에 따라 샘플링 신호들의 생성 순서를 변경할 수 있고, 따라서 상기 데이터 드라이버의 출력 단자들에서의 데이터 전압들의 순서가 변경될 수 있다. 이에 따라, 상기 데이터 드라이버는 일반 표시 패널에 적합한 순서로 상기 데이터 전압들을 출력하거나, 데드 스페이스 축소형 표시 패널에 적합한 순서로 상기 데이터 전압들을 출력할 수 있다. 다른 실시예에서, 표시 장치(1160)는 어드레스 라인 메모리를 이용하여 데이터 라인 메모리에 저장된 영상 데이터를 재정렬하여 데이터 드라이버에 제공할 수 있다.
실시예에 따라, 전자 기기(1100)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Tablet Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 표시 장치를 포함하는 TV(Television), 디지털 TV, 3D TV, 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Table Computer), 노트북 컴퓨터(Laptop Computer), 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 임의의 전자 기기에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 430, 530: 데이터 드라이버
110, 310: 쉬프트 레지스터 어레이 블록
120, 320: 좌측 홀수 쉬프트 레지스터 어레이
130, 330: 좌측 짝수 쉬프트 레지스터 어레이
140, 340: 우측 홀수 쉬프트 레지스터 어레이
150, 350: 우측 짝수 쉬프트 레지스터 어레이
160, 360: 샘플링 래치 어레이
170, 370: 홀딩 래치 어레이
175, 375: 레벨 쉬프터 어레이
180, 380: 디지털-아날로그 컨버터 어레이
190, 390: 출력 버퍼 어레이
400, 500: 표시 장치
200, 410, 510: 표시 패널
420, 520: 스캔 드라이버
440, 540: 컨트롤러
450, 550: 영상 처리 블록
460, 560: 데이터 라인 메모리
470, 570: 데이터 직렬화 블록
580: 어드레스 라인 메모리

Claims (20)

  1. 표시 패널;
    상기 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버; 및
    상기 데이터 드라이버에 출력 영상 데이터를 제공하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    표시 패널의 각 화소 행에 대한 입력 영상 데이터를 저장하는 데이터 라인 메모리;
    상기 입력 영상 데이터에 대한 어드레스들을 저장하는 어드레스 라인 메모리; 및
    상기 어드레스 라인 메모리에 저장된 상기 어드레스들에 기초하여 상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터를 재정렬하여 상기 데이터 드라이버에 제공하는 상기 출력 영상 데이터를 생성하는 데이터 직렬화 블록을 포함하고,
    상기 표시 패널이 데드 스페이스 축소형 표시 패널인 경우에서 상기 어드레스 라인 메모리에 저장된 상기 어드레스들은, 상기 표시 패널이 일반 표시 패널인 경우에서 상기 어드레스 라인 메모리에 저장된 상기 어드레스들과 각각 다른 값들을 가지는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서, 상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터는 상기 각 화소 행의 화소들에 대한 제1 내지 제2N 화소 데이터 및 제(2N+1) 내지 제4N 화소 데이터(N은 1 이상의 정수)를 포함하고,
    상기 어드레스 라인 메모리에 저장된 상기 어드레스들은 제1 내지 제2N 어드레스들 및 제(2N+1) 내지 제4N 어드레스들을 포함하고,
    상기 표시 패널이 일반 표시 패널인 경우, 상기 어드레스 라인 메모리는 상기 제1 내지 제4N 어드레스들로서 1 내지 4N의 값들을 저장하고, 상기 데이터 직렬화 블록은 상기 1 내지 4N의 값들을 가지는 상기 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제1 내지 제4N 화소 데이터를 순차적으로 출력하고,
    상기 표시 패널이 데드 스페이스 축소형 표시 패널인 경우, 상기 어드레스 라인 메모리는 상기 제1 내지 제2N 어드레스들 중 제(2K-1) 어드레스(K는 1 내지 N의 정수)로서 (N+K)의 값을 저장하고, 상기 제1 내지 제2N 어드레스들 중 제2K 어드레스로서 (N-K+1)의 값을 저장하고, 상기 제(2N+1) 내지 제4N 어드레스들 중 제(2N+2K-1) 어드레스로서 (2N+K)의 값을 저장하고, 상기 제(2N+1) 내지 제4N 어드레스들 중 제(2N+2K) 어드레스로서 (4N-K+1)의 값을 저장하고, 상기 데이터 직렬화 블록은 상기 (N+K)의 값 및 (N-K+1)의 값을 가지는 상기 제1 내지 제2N 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제1 내지 제2N 화소 데이터 중 제(N+K) 화소 데이터 및 제(N-K+1) 화소 데이터를 출력하고, 상기 (2N+K)의 값 및 상기 (4N-K+1)의 값을 가지는 상기 제(2N+1) 내지 제4N 어드레스들에 응답하여 상기 출력 영상 데이터로서 상기 제(2N+1) 내지 제4N 화소 데이터 중 제(2N+K) 화소 데이터 및 제(4N-K+1) 화소 데이터를 출력하는 것을 특징으로 하는 표시 장치.
  3. 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버에 있어서,
    제1 내지 제4 시작 신호들, 제1 내지 제4 방향 신호들 및 제1 및 제2 클록 신호들에 응답하여 샘플링 신호들을 생성하는 쉬프트 레지스터 어레이 블록;
    상기 샘플링 신호들에 응답하여 출력 영상 데이터를 샘플링하는 샘플링 래치 어레이;
    로드 신호에 응답하여 상기 샘플링 래치 어레이에 의해 샘플링된 상기 출력 영상 데이터를 저장하는 홀딩 래치 어레이;
    상기 홀딩 래치 어레이로부터 출력된 상기 출력 영상 데이터를 상기 데이터 전압들로 변환하는 디지털-아날로그 컨버터 어레이; 및
    출력 단자들에서 상기 데이터 전압들을 출력하는 출력 버퍼 어레이를 포함하고,
    상기 쉬프트 레지스터 어레이 블록은,
    상기 제1 시작 신호, 상기 제1 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부를 생성하는 제1 쉬프트 레지스터 어레이;
    상기 제2 시작 신호, 상기 제2 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부를 생성하는 제2 쉬프트 레지스터 어레이;
    상기 제3 시작 신호, 상기 제3 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부를 생성하는 제3 쉬프트 레지스터 어레이; 및
    상기 제4 시작 신호, 상기 제4 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부를 생성하는 제4 쉬프트 레지스터 어레이를 포함하고,
    상기 표시 패널이 일반 표시 패널인 경우, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 제1 순서로 생성하고,
    상기 표시 패널이 데드 스페이스 축소형 표시 패널인 경우, 상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 제1 순서와 다른 제2 순서로 생성하는 것을 특징으로 하는 데이터 드라이버.
  4. 삭제
  5. 제3 항에 있어서, 상기 일반 표시 패널은 상기 출력 단자들에 순차적으로 연결된 데이터 라인들을 포함하고,
    상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 순차적으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  6. 제3 항에 있어서, 상기 데드 스페이스 축소형 표시 패널의 표시 영역은 좌측 영역, 중앙 영역 및 우측 영역으로 구분되고,
    상기 데드 스페이스 축소형 표시 패널은 데이터 라인들, 상기 데이터 라인들 중 상기 좌측 영역에 배치된 데이터 라인들에 연결된 제1 보조 라인들, 및 상기 데이터 라인들 중 상기 우측 영역에 배치된 데이터 라인들에 연결된 제2 보조 라인들을 포함하고,
    상기 데이터 라인들 중 상기 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 홀수 출력 단자들에 직접 연결되고, 상기 좌측 영역에 배치된 상기 데이터 라인들은 상기 제1 보조 라인들을 통하여 상기 출력 단자들 중 좌측 짝수 출력 단자들에 연결되며, 상기 우측 영역에 배치된 상기 데이터 라인들은 상기 제2 보조 라인들을 통하여 상기 출력 단자들 중 우측 짝수 출력 단자들에 연결되고,
    상기 샘플링 신호들은 상기 홀수 출력 단자들에 상응하는 홀수 샘플링 신호들, 상기 좌측 짝수 출력 단자들에 상응하는 좌측 짝수 샘플링 신호들, 및 상기 우측 짝수 출력 단자들에 상응하는 우측 짝수 샘플링 신호들을 포함하고,
    상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 좌측 짝수 샘플링 신호들, 상기 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들의 순서로 생성하는 것을 특징으로 하는 데이터 드라이버.
  7. 제3 항에 있어서, 상기 데드 스페이스 축소형 표시 패널의 표시 영역은 좌측 영역, 좌측 중앙 영역, 우측 중앙 영역 및 우측 영역으로 구분되고,
    상기 데드 스페이스 축소형 표시 패널은 데이터 라인들, 상기 데이터 라인들 중 상기 좌측 영역에 배치된 데이터 라인들에 연결된 제1 보조 라인들, 및 상기 데이터 라인들 중 상기 우측 영역에 배치된 데이터 라인들에 연결된 제2 보조 라인들을 포함하고,
    상기 데이터 라인들 중 상기 좌측 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 좌측 홀수 출력 단자들에 직접 연결되고, 상기 데이터 라인들 중 상기 우측 중앙 영역에 배치된 데이터 라인들은 상기 출력 단자들 중 우측 짝수 출력 단자들에 직접 연결되며, 상기 좌측 영역에 배치된 상기 데이터 라인들은 상기 제1 보조 라인들을 통하여 상기 출력 단자들 중 좌측 짝수 출력 단자들에 연결되며, 상기 우측 영역에 배치된 상기 데이터 라인들은 상기 제2 보조 라인들을 통하여 상기 출력 단자들 중 우측 홀수 출력 단자들에 연결되고,
    상기 샘플링 신호들은 상기 좌측 홀수 출력 단자들에 상응하는 좌측 홀수 샘플링 신호들, 상기 좌측 짝수 출력 단자들에 상응하는 좌측 짝수 샘플링 신호들, 상기 우측 홀수 출력 단자들에 상응하는 우측 홀수 샘플링 신호들, 및 상기 우측 짝수 출력 단자들에 상응하는 우측 짝수 샘플링 신호들을 포함하고,
    상기 쉬프트 레지스터 어레이 블록은 상기 샘플링 신호들을 상기 좌측 짝수 샘플링 신호들, 상기 좌측 홀수 샘플링 신호들, 상기 우측 짝수 샘플링 신호들 및 상기 우측 홀수 샘플링 신호들의 순서로 생성하는 것을 특징으로 하는 데이터 드라이버.
  8. 제3 항에 있어서, 상기 제1, 제2, 제3 및 제4 시작 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 시작 신호들이고,
    상기 제1, 제2, 제3 및 제4 방향 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 방향 신호들이고,
    상기 제1 및 제2 클록 신호들은 각각 홀수 및 짝수 클록 신호들이고,
    상기 제1 쉬프트 레지스터 어레이는 상기 좌측 홀수 시작 신호, 상기 좌측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부로서 좌측 홀수 샘플링 신호들을 생성하는 좌측 홀수 쉬프트 레지스터 어레이이고,
    상기 제2 쉬프트 레지스터 어레이는 상기 좌측 짝수 시작 신호, 상기 좌측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부로서 좌측 짝수 샘플링 신호들을 생성하는 좌측 짝수 쉬프트 레지스터 어레이이고,
    상기 제3 쉬프트 레지스터 어레이는 상기 우측 홀수 시작 신호, 상기 우측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부로서 우측 홀수 샘플링 신호들을 생성하는 우측 홀수 쉬프트 레지스터 어레이이고,
    상기 제4 쉬프트 레지스터 어레이는 상기 우측 짝수 시작 신호, 상기 우측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부로서 우측 짝수 샘플링 신호들을 생성하는 우측 짝수 쉬프트 레지스터 어레이인 것을 특징으로 하는 데이터 드라이버.
  9. 제8 항에 있어서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고,
    상기 표시 패널은 제1 내지 제4N 데이터 라인들을 포함하고,
    상기 제1 내지 제4N 데이터 라인들은 상기 제1 내지 제4N 출력 단자들에 각각 순차적으로 연결되고,
    상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 순방향을 나타내는 상기 좌측 홀수 방향 신호, 상기 순방향을 나타내는 상기 좌측 짝수 방향 신호, 및 서로 다른 시점들에서 상승 에지들을 가지는 상기 홀수 및 짝수 클록 신호들에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들을 순차적으로 생성하고,
    상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 순방향을 나타내는 상기 우측 홀수 방향 신호, 상기 순방향을 나타내는 상기 우측 짝수 방향 신호, 및 상기 서로 다른 시점들에서 상기 상승 에지들을 가지는 상기 홀수 및 짝수 클록 신호들에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들을 순차적으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  10. 제8 항에 있어서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고,
    상기 표시 패널은 제1 내지 제N 데이터 라인들, 제N+1 내지 제2N 데이터 라인들, 제2N+1 내지 제3N 데이터 라인들, 제(3N+1) 내지 제4N 데이터 라인들, 상기 제1 내지 제N 데이터 라인들에 연결된 제1 내지 제N 보조 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 연결된 제(3N+1) 내지 제4N 보조 라인들을 포함하고,
    상기 제1 내지 제N 데이터 라인들 중 제K 데이터 라인(K는 1 내지 N의 정수)은 상기 제1 내지 제N 보조 라인들 중 제K 보조 라인을 통하여 제(2N-2K+2) 출력 단자에 연결되고, 상기 제N+1 내지 제2N 데이터 라인들 중 제(N+K) 데이터 라인은 제(2K-1) 출력 단자에 직접 연결되고, 상기 제2N+1 내지 제3N 데이터 라인들 중 제(2N+K) 데이터 라인은 제(2N+2K-1) 출력 단자에 직접 연결되고, 상기 제3N+1 내지 제4N 데이터 라인들 중 제(3N+K) 데이터 라인은 상기 제(3N+1) 내지 제4N 보조 라인들 중 제(3N+K) 보조 라인을 통하여 제(4N-2K+2) 출력 단자에 연결되고,
    상기 데이터 전압들은 상기 제1 내지 제N 데이터 라인들, 상기 제(N+1) 내지 제2N 데이터 라인들, 상기 제(2N+1) 내지 제3N 데이터 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 대한 제1 내지 제N 데이터 전압들, 제(N+1) 내지 제2N 데이터 전압들, 제(2N+1) 내지 제3N 데이터 전압들, 및 제(3N+1) 내지 제4N 데이터 전압들을 포함하고,
    상기 출력 버퍼 어레이는 상기 제(2N-2K+2) 출력 단자에서 상기 제1 내지 제N 데이터 전압들 중 제K 데이터 전압을 출력하고, 상기 제(2K-1) 출력 단자에서 상기 제(N+1) 내지 제2N 데이터 전압들 중 제(N+K) 데이터 전압을 출력하고, 상기 제(2N+2K-1) 출력 단자에서 상기 제(2N+1) 내지 제3N 데이터 전압들 중 제(2N+K) 데이터 전압을 출력하고, 상기 제(4N-2K+2) 출력 단자에서 상기 제(3N+1) 내지 제4N 데이터 전압들 중 제(3N+K) 데이터 전압을 출력하는 것을 특징으로 하는 데이터 드라이버.
  11. 제10 항에 있어서,
    상기 좌측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제1 내지 제N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 역방향을 나타내는 상기 좌측 짝수 방향 신호에 응답하여 상기 제(2N-2K+2) 출력 단자에 상응하는 상기 좌측 짝수 샘플링 신호들을 상기 역방향으로 생성하고,
    상기 좌측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(N+1) 내지 제2N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 순방향을 나타내는 상기 좌측 홀수 방향 신호에 응답하여 상기 제(2K-1) 출력 단자에 상응하는 상기 좌측 홀수 샘플링 신호들을 상기 순방향으로 생성하고,
    상기 우측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(2N+1) 내지 제3N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 순방향을 나타내는 상기 우측 홀수 방향 신호에 응답하여 상기 제(2N+2K-1) 출력 단자에 상응하는 상기 우측 홀수 샘플링 신호들을 상기 순방향으로 생성하고,
    상기 우측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(3N+1) 내지 제4N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 역방향을 나타내는 상기 우측 짝수 방향 신호에 응답하여 상기 제(4N-2K+2) 출력 단자에 상응하는 상기 우측 짝수 샘플링 신호들을 상기 역방향으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  12. 제8 항에 있어서, 상기 출력 단자들은 제1 내지 제4N 출력 단자들(N은 1 이상의 정수)을 포함하고,
    상기 표시 패널은 제1 내지 제N 데이터 라인들, 제N+1 내지 제2N 데이터 라인들, 제2N+1 내지 제3N 데이터 라인들, 제(3N+1) 내지 제4N 데이터 라인들, 상기 제1 내지 제N 데이터 라인들에 연결된 제1 내지 제N 보조 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 연결된 제(3N+1) 내지 제4N 보조 라인들을 포함하고,
    상기 제1 내지 제N 데이터 라인들 중 제K 데이터 라인(K는 1 내지 N의 정수)은 상기 제1 내지 제N 보조 라인들 중 제K 보조 라인을 통하여 제(2N-2K+2) 출력 단자에 연결되고, 상기 제N+1 내지 제2N 데이터 라인들 중 제(N+K) 데이터 라인은 제(2K-1) 출력 단자에 직접 연결되고, 상기 제2N+1 내지 제3N 데이터 라인들 중 제(2N+K) 데이터 라인은 제(2N+2K) 출력 단자에 직접 연결되고, 상기 제3N+1 내지 제4N 데이터 라인들 중 제(3N+K) 데이터 라인은 상기 제(3N+1) 내지 제4N 보조 라인들 중 제(3N+K) 보조 라인을 통하여 제(4N-2K+1) 출력 단자에 연결되고,
    상기 데이터 전압들은 상기 제1 내지 제N 데이터 라인들, 상기 제(N+1) 내지 제2N 데이터 라인들, 상기 제(2N+1) 내지 제3N 데이터 라인들, 및 상기 제(3N+1) 내지 제4N 데이터 라인들에 대한 제1 내지 제N 데이터 전압들, 제(N+1) 내지 제2N 데이터 전압들, 제(2N+1) 내지 제3N 데이터 전압들, 및 제(3N+1) 내지 제4N 데이터 전압들을 포함하고,
    상기 출력 버퍼 어레이는 상기 제(2N-2K+2) 출력 단자에서 상기 제1 내지 제N 데이터 전압들 중 제K 데이터 전압을 출력하고, 상기 제(2K-1) 출력 단자에서 상기 제(N+1) 내지 제2N 데이터 전압들 중 제(N+K) 데이터 전압을 출력하고, 상기 제(2N+2K) 출력 단자에서 상기 제(2N+1) 내지 제3N 데이터 전압들 중 제(2N+K) 데이터 전압을 출력하고, 상기 제(4N-2K+1) 출력 단자에서 상기 제(3N+1) 내지 제4N 데이터 전압들 중 제(3N+K) 데이터 전압을 출력하는 것을 특징으로 하는 데이터 드라이버.
  13. 제12 항에 있어서,
    상기 좌측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제1 내지 제N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 역방향을 나타내는 상기 좌측 짝수 방향 신호에 응답하여 상기 제(2N-2K+2) 출력 단자에 상응하는 상기 좌측 짝수 샘플링 신호들을 상기 역방향으로 생성하고,
    상기 좌측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(N+1) 내지 제2N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 순방향을 나타내는 상기 좌측 홀수 방향 신호에 응답하여 상기 제(2K-1) 출력 단자에 상응하는 상기 좌측 홀수 샘플링 신호들을 상기 순방향으로 생성하고,
    상기 우측 짝수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(2N+1) 내지 제3N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 순방향을 나타내는 상기 우측 짝수 방향 신호에 응답하여 상기 제(2N+2K) 출력 단자에 상응하는 상기 우측 짝수 샘플링 신호들을 상기 순방향으로 생성하고,
    상기 우측 홀수 쉬프트 레지스터 어레이는, 상기 샘플링 래치 어레이가 상기 제(3N+1) 내지 제4N 데이터 전압들에 상응하는 상기 출력 영상 데이터를 샘플링하도록, 상기 역방향을 나타내는 상기 우측 홀수 방향 신호에 응답하여 상기 제(4N-2K+1) 출력 단자에 상응하는 상기 우측 홀수 샘플링 신호들을 상기 역방향으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  14. 제8 항에 있어서,
    상기 좌측 홀수 쉬프트 레지스터 어레이는 좌측 홀수 중간 시작 신호를 수신하고,
    상기 좌측 짝수 쉬프트 레지스터 어레이는 좌측 짝수 중간 시작 신호를 수신하고,
    상기 우측 홀수 쉬프트 레지스터 어레이는 우측 홀수 중간 시작 신호를 수신하고,
    상기 우측 짝수 쉬프트 레지스터 어레이는 우측 짝수 중간 시작 신호를 수신하는 것을 특징으로 하는 데이터 드라이버.
  15. 제14 항에 있어서, 상기 표시 패널은 일반 표시 패널이고,
    상기 일반 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들을 포함하고,
    상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 순차적으로 연결되고,
    상기 중앙 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 상기 좌측 홀수 중간 시작 신호 및 상기 좌측 짝수 중간 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들의 일부를 순차적으로 생성하고, 상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 우측 홀수 시작 신호 및 상기 우측 짝수 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들을 순차적으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  16. 제14 항에 있어서, 상기 표시 패널은 데드 스페이스 축소형 표시 패널이고,
    상기 데드 스페이스 축소형 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들, 및 보조 라인들을 포함하고,
    상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들 또는 상기 보조 라인들에 연결되고,
    상기 중앙 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 짝수 쉬프트 레지스터 어레이는 상기 좌측 짝수 시작 신호에 응답하여 상기 좌측 짝수 샘플링 신호들을 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는 상기 좌측 홀수 중간 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들의 일부를 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는 상기 우측 홀수 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들을 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는 상기 우측 짝수 중간 시작 신호에 응답하여 상기 우측 짝수 샘플링 신호들의 일부를 상기 역방향으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  17. 제14 항에 있어서, 상기 표시 패널은 일반 표시 패널이고,
    상기 일반 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들을 포함하고,
    상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들에 순차적으로 연결되고,
    상기 외곽 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 홀수 및 좌측 짝수 쉬프트 레지스터 어레이들은 상기 좌측 홀수 시작 신호 및 상기 좌측 짝수 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들 및 상기 좌측 짝수 샘플링 신호들을 포함하는 좌측 샘플링 신호들을 순차적으로 생성하고, 상기 우측 홀수 및 우측 짝수 쉬프트 레지스터 어레이들은 상기 우측 홀수 중간 시작 신호 및 상기 우측 짝수 중간 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들 및 상기 우측 짝수 샘플링 신호들을 포함하는 우측 샘플링 신호들의 일부를 순차적으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  18. 제14 항에 있어서, 상기 표시 패널은 데드 스페이스 축소형 표시 패널이고,
    상기 데드 스페이스 축소형 표시 패널은 상기 출력 단자들의 개수보다 적은 개수의 데이터 라인들, 및 보조 라인들을 포함하고,
    상기 출력 단자들 중 중앙 출력 단자들은 상기 데이터 라인들에 연결되지 않고, 상기 출력 단자들 중 외곽 출력 단자들은 상기 데이터 라인들 또는 상기 보조 라인들에 연결되고,
    상기 외곽 출력 단자들에서 상기 데이터 전압들이 출력되도록, 상기 좌측 짝수 쉬프트 레지스터 어레이는 상기 좌측 짝수 중간 시작 신호에 응답하여 상기 좌측 짝수 샘플링 신호들의 일부를 역방향으로 생성하고, 상기 좌측 홀수 쉬프트 레지스터 어레이는 상기 좌측 홀수 시작 신호에 응답하여 상기 좌측 홀수 샘플링 신호들을 순방향으로 생성하고, 상기 우측 홀수 쉬프트 레지스터 어레이는 상기 우측 홀수 중간 시작 신호에 응답하여 상기 우측 홀수 샘플링 신호들의 일부를 상기 순방향으로 생성하고, 상기 우측 짝수 쉬프트 레지스터 어레이는 상기 우측 짝수 시작 신호에 응답하여 상기 우측 짝수 샘플링 신호들을 상기 역방향으로 생성하는 것을 특징으로 하는 데이터 드라이버.
  19. 표시 패널;
    상기 표시 패널에 데이터 전압들을 제공하는 데이터 드라이버; 및
    상기 데이터 드라이버에 출력 영상 데이터를 제공하는 컨트롤러를 포함하고,
    상기 데이터 드라이버는,
    제1 내지 제4 시작 신호들, 제1 내지 제4 방향 신호들 및 제1 및 제2 클록 신호들에 응답하여 샘플링 신호들을 생성하는 쉬프트 레지스터 어레이 블록;
    상기 샘플링 신호들에 응답하여 상기 출력 영상 데이터를 샘플링하는 샘플링 래치 어레이;
    로드 신호에 응답하여 상기 샘플링 래치 어레이에 의해 샘플링된 상기 출력 영상 데이터를 저장하는 홀딩 래치 어레이;
    상기 홀딩 래치 어레이로부터 출력된 상기 출력 영상 데이터를 상기 데이터 전압들로 변환하는 디지털-아날로그 컨버터 어레이; 및
    출력 단자들에서 상기 데이터 전압들을 출력하는 출력 버퍼 어레이를 포함하고,
    상기 쉬프트 레지스터 어레이 블록은,
    상기 제1 시작 신호, 상기 제1 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부를 생성하는 제1 쉬프트 레지스터 어레이;
    상기 제2 시작 신호, 상기 제2 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부를 생성하는 제2 쉬프트 레지스터 어레이;
    상기 제3 시작 신호, 상기 제3 방향 신호 및 상기 제1 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부를 생성하는 제3 쉬프트 레지스터 어레이; 및
    상기 제4 시작 신호, 상기 제4 방향 신호 및 상기 제2 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부를 생성하는 제4 쉬프트 레지스터 어레이를 포함하고,
    상기 제1, 제2, 제3 및 제4 시작 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 시작 신호들이고,
    상기 제1, 제2, 제3 및 제4 방향 신호들은 각각 좌측 홀수, 좌측 짝수, 우측 홀수 및 우측 짝수 방향 신호들이고,
    상기 제1 및 제2 클록 신호들은 각각 홀수 및 짝수 클록 신호들이고,
    상기 제1 쉬프트 레지스터 어레이는 상기 좌측 홀수 시작 신호, 상기 좌측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제1 일부로서 좌측 홀수 샘플링 신호들을 생성하는 좌측 홀수 쉬프트 레지스터 어레이이고,
    상기 제2 쉬프트 레지스터 어레이는 상기 좌측 짝수 시작 신호, 상기 좌측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제2 일부로서 좌측 짝수 샘플링 신호들을 생성하는 좌측 짝수 쉬프트 레지스터 어레이이고,
    상기 제3 쉬프트 레지스터 어레이는 상기 우측 홀수 시작 신호, 상기 우측 홀수 방향 신호 및 상기 홀수 클록 신호에 응답하여 상기 샘플링 신호들의 제3 일부로서 우측 홀수 샘플링 신호들을 생성하는 우측 홀수 쉬프트 레지스터 어레이이고,
    상기 제4 쉬프트 레지스터 어레이는 상기 우측 짝수 시작 신호, 상기 우측 짝수 방향 신호 및 상기 짝수 클록 신호에 응답하여 상기 샘플링 신호들의 제4 일부로서 우측 짝수 샘플링 신호들을 생성하는 우측 짝수 쉬프트 레지스터 어레이인 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서, 상기 컨트롤러는,
    상기 표시 패널의 하나의 화소 행에 대한 입력 영상 데이터를 저장하는 데이터 라인 메모리; 및
    상기 데이터 라인 메모리에 저장된 상기 입력 영상 데이터를 재정렬하여 상기 데이터 드라이버에 제공하는 상기 출력 영상 데이터를 생성하는 데이터 직렬화 블록을 포함하는 것을 특징으로 하는 표시 장치.
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