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KR102765147B1 - 고속 스트리밍 데이터 처리 방법 및 그를 위한 장치 - Google Patents

고속 스트리밍 데이터 처리 방법 및 그를 위한 장치 Download PDF

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KR102765147B1
KR102765147B1 KR1020220069542A KR20220069542A KR102765147B1 KR 102765147 B1 KR102765147 B1 KR 102765147B1 KR 1020220069542 A KR1020220069542 A KR 1020220069542A KR 20220069542 A KR20220069542 A KR 20220069542A KR 102765147 B1 KR102765147 B1 KR 102765147B1
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조현우
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Abstract

고속 스트리밍 데이터 처리 방법 및 그를 위한 장치를 개시한다.
본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치는, 외부 장치로부터 스트리밍 데이터를 획득하는 데이터 획득 모듈; 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 상기 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어하는 데이터 처리 모듈; 상기 스트리밍 데이터를 저장하는 데이터 저장 모듈; 및 상기 스트리밍 데이터를 외부 장치로 전송하는 통신 처리 모듈을 포함할 수 있다.

Description

고속 스트리밍 데이터 처리 방법 및 그를 위한 장치{Method and Apparatus for Processing High-speed Streaming Data}
본 발명은 고속 스트리밍 데이터를 처리하는 방법 및 그를 위한 장치에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
데이터가 수집되는 기술이 발전함에 따라 다양한 장소, 임무, 방식으로 수집되는 데이터를 스트리밍 처리하는 시스템에 대한 연구가 활발히 진행되고 있다.
일반적으로 대량의 스트리밍 데이터를 처리하는 시스템의 경우, 하드웨어 베이스로 제작된다.
하드웨어 기반의 스트리밍 데이터 처리 시스템은, 하드웨어 모듈 간의 동기화 및 처리 연동에 따른 지연으로 인해 실시간 처리 및 낮은 전송 지연(초저지연) 처리가 어렵다.
또한, 하드웨어 기반의 스트리밍 데이터 처리 시스템은, 고속으로 스트리밍 데이터 처리 시 일부 하드웨어 모듈의 과부하가 발생할 수 있으며, 스트리밍 처리로 인해 부하 분산 처리가 어렵다는 문제점이 있다.
본 발명은 소프트웨어 기반으로 스트리밍 데이터를 고속으로 처리하기 위한 기술로서, 서로 다른 두 개의 프로세서 및 이를 중계하는 버퍼 메모리의 상태를 제어하여 고속으로 스트리밍 데이터를 처리하는 고속 스트리밍 데이터 처리 방법 및 그를 위한 장치를 제공하는 데 주된 목적이 있다.
본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 고속 스트리밍 데이터를 처리하는 장치에 있어서, 고속 스트리밍 데이터 처리장치는, 외부 장치로부터 스트리밍 데이터를 획득하는 데이터 획득 모듈; 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 상기 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어하는 데이터 처리 모듈; 상기 스트리밍 데이터를 저장하는 데이터 저장 모듈; 및 상기 스트리밍 데이터를 외부 장치로 전송하는 통신 처리 모듈을 포함할 수 있다.
또한, 본 발명의 다른 측면에 의하면, 상기 목적을 달성하기 위한 고속 스트리밍 데이터 처리장치에서 고속 스트리밍 데이터를 처리하는 방법에 있어서, 고속 스트리밍 데이터 처리 방법은, 데이터 획득 모듈에서 외부 장치로부터 스트리밍 데이터를 획득하는 데이터 획득 단계; 데이터 처리 모듈에서 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 상기 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어하는 데이터 처리 단계; 데이터 저장 모듈에서 상기 스트리밍 데이터를 저장하는 데이터 저장 단계; 및 통신 처리 모듈에서 상기 스트리밍 데이터를 외부 장치로 전송하는 통신 처리 단계를 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 서로 다른 두 개의 프로세서 및 이를 중계하는 버퍼 메모리의 상태를 제어하여 고속으로 스트리밍 데이터를 처리함으로써, 스트리밍 데이터의 실시간 처리 및 낮은 전송 지연(초저지연) 처리가 가능한 효과가 있다.
또한, 본 발명은 서로 다른 두 개의 프로세서 및 이를 중계하는 버퍼 메모리의 상태를 제어함으로써, 스트리밍 데이터의 처리를 위해 부하 분산이 가능한 효과가 있다.
도 1은 본 발명의 실시예에 따른 스트리밍 데이터 처리 시스템을 개략적으로 나타낸 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치를 개략적으로 나타낸 블록 구성도이다.
도 3은 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치의 데이터 처리 모듈을 개략적으로 나타낸 블록 구성도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치의 연결 구조 및 제어 동작을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 데이터 처리 제어 동작을 설명하기 위한 예시도이다.
도 7은 본 발명의 실시예에 따른 데이터 처리 제어 동작 메커니즘을 설명하기 위한 예시도이다.
도 8 내지 도 11는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리 방법을 설명하기 위한 순서도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 고속 스트리밍 데이터 처리 방법 및 그를 위한 장치에 대해 자세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 스트리밍 데이터 처리 시스템을 개략적으로 나타낸 블록 구성도이다.
본 실시예에 따른 스트리밍 데이터 처리 시스템(10)은 데이터 제공장치(100), 고속 스트리밍 데이터 처리장치(200) 및 데이터 관리 센터(300)를 포함한다. 도 1의 스트리밍 데이터 처리 시스템(10)은 일 실시예에 따른 것으로서, 도 1에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 스트리밍 데이터 처리 시스템(10)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
스트리밍 데이터 처리 시스템(10)은 다양한 방식으로 스트리밍 데이터를 수집하고, 수집된 스트리밍 데이터를 적어도 두 개의 프로세서를 이용하여 고속으로 처리하여 저장 처리 또는 데이터 관리 및 가공을 위하여 소정의 장치로 전송 처리하는 동작을 수행한다.
스트리밍 데이터 처리 시스템(10)은 군사용으로 수집된 데이터를 고속 스트리밍 처리 및 관리하는 시스템인 것이 바람직하나 반드시 이에 한정되는 것은 아니며, 일반적인 데이터 통신용 기반의 빅데이터 처리, 스트리밍 데이터 처리 등을 수행하는 시스템일 수 있다.
데이터 제공장치(100)는 외부 환경에서 소정의 대상에 대한 데이터를 수집하고, 수집된 데이터에 대한 스트리밍 데이터를 생성하여 고속 스트리밍 데이터 처리장치(200)로 전송한다.
데이터 제공장치(100)는 소정의 대상의 측정, 감지, 감시 등의 센싱 동작을 수행하는 장치일 수 있으며, 서로 연동하거나 개별적으로 동작하는 복수의 장치로 구현될 수 있다.
고속 스트리밍 데이터 처리장치(200)로 전송되는 스트리밍 데이터는 원격으로 측정된 RF 통신 기반의 시리얼 데이터, 영상 관련 수집 데이터 등을 포함할 수 있다.
데이터 제공장치(100)는 연속적 또는 기 설정된 주기로 스트리밍 데이터를 고속 스트리밍 데이터 처리장치(200)로 전송할 수 있다.
고속 스트리밍 데이터 처리장치(200)는 스트리밍 데이터를 기 설정된 임무 또는 데이터 저장 또는 전송을 위한 데이터 처리를 수행한다.
고속 스트리밍 데이터 처리장치(200)는 데이터 제공장치(100)로부터 스트리밍 데이터를 입력 받아 전처리 로직 블록(Logic Block) 처리와 버퍼링(Buffering) 처리, 에러 정정 및 무결성 검사 후 블록 단위로 저장 처리 또는 데이터 관리 및 가공을 위하여 데이터 관리 센터(300)로 전송 처리하는 동작을 수행한다.
고속 스트리밍 데이터 처리장치(200)에 대한 구체적인 동작은 도 2 및 도 3에서 설명하도록 한다.
데이터 관리 센터(300)는 고속 스트리밍 데이터 처리장치(200)로부터 데이터 처리가 수행된 최종 스트리밍 데이터를 수신하고, 최종 스트리밍 데이터를 관리한다.
데이터 관리 센터(300)는 최종 스트리밍 데이터에 대한 데이터 관리 및 가공을 수행할 수 있으며, 필요 시 최종 스트리밍 데이터에 대한 분석 및 통계를 수행할 수 있다.
데이터 관리 센터(300)는 고속 스트리밍 데이터 처리장치(200)와 이더넷(Ethernet) 통신 방식으로 연결되는 것이 바람직하나 반드시 이에 한정되는 것은 아니다.
데이터 관리 센터(300)는 군사용 시스템에서 지휘소, 메인 방어체계 등에 해당할 수 있으며, 빅데이터를 처리하는 데이터 베이스, 데이터 분석 장치, 데이터 활용 장치 등으로 구현될 수 있다.
데이터 관리 센터(300)는 하나의 장치로 구현된 것으로 기재하고 있으나 반드시 이에 한정되는 것은 아니며, 서로 연동하는 다수의 장치로 구현될 수도 있다.
도 2는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치를 개략적으로 나타낸 블록 구성도이다.
본 실시예에 따른 고속 스트리밍 데이터 처리장치(200)는 데이터 획득모듈(210), 데이터 처리모듈(220), 데이터 저장 모듈(230) 및 통신 처리 모듈(240)을 포함한다. 도 2의 고속 스트리밍 데이터 처리장치(200)는 일 실시예에 따른 것으로서, 도 2에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 고속 스트리밍 데이터 처리장치(200)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
고속 스트리밍 데이터 처리장치(200)는 스트리밍 데이터를 기 설정된 임무 또는 데이터 저장 또는 전송을 위한 데이터 처리를 수행한다.
고속 스트리밍 데이터 처리장치(200)는 데이터 제공장치(100)로부터 스트리밍 데이터를 입력 받아 전처리 로직 블록(Logic Block) 처리와 버퍼링(Buffering) 처리, 에러 정정 및 무결성 검사 후 블록 단위로 저장 처리 또는 데이터 관리 및 가공을 위하여 데이터 관리 센터(300)로 전송 처리하는 동작을 수행한다. 이하, 고속 스트리밍 데이터 처리장치(200)에 포함된 구성요소 각각에 대해 설명하도록 한다.
데이터 획득모듈(210)은 외부 장치로부터 스트리밍 데이터를 획득한다. 여기서, 외부 장치는 데이터 제공장치(100)인 것이 바람직하나 반드시 이에 한정되는 것은 아니며, 다양한 방식으로 데이터를 수집하고, 스트리밍 방식으로 데이터를 제공하는 다양한 형태의 장치일 수 있다.
데이터 획득모듈(210)은 원격으로 측정된 RF 통신 기반의 시리얼 데이터, 영상 관련 수집 데이터 등을 포함하는 스트리밍 데이터를 획득한다. 여기서, 스트리밍 데이터는 연속적 또는 기 설정된 주기적으로 수신될 수 있다.
데이터 처리모듈(220)은 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어한다.
데이터 처리모듈(220)에 대한 구체적인 동작은 도 3에서 데이터 처리모듈(220)의 구성요소를 통해 설명하도록 한다.
데이터 저장 모듈(230)은 데이터 처리모듈(220)에서 출력된 스트리밍 데이터를 저장한다.
데이터 저장 모듈(230)은 대용량 데이터를 저장할 수 있고, 고속으로 읽기(Read) 및 쓰기(Write) 동작이 가능한 모듈을 의미한다. 여기서, 데이터 저장 모듈(230)은 SSD(Solid State Drive)인 것이 바람직하나 반드시 이에 한정되는 것은 아니며, 다양한 형태의 저장 모듈로 구현될 수 있다.
통신 처리 모듈(240)은 스트리밍 데이터를 외부 장치로 전송하는 동작을 수행한다. 여기서, 통신 처리 모듈(240)은 이더넷(Ethernet) 통신 방식을 이용하여 외부 장치로 전송할 수 있다.
통신 처리 모듈(240)은 데이터 저장 모듈(230)에 저장되는 스트리밍 데이터를 동시에 외부 장치로 전송하거나, 데이터 저장 모듈(230)에 기 저장된 스트리밍 데이터를 읽기(Read) 처리하여 외부 장치로 전송할 수 있다.
본 실시예에 따른 고속 스트리밍 데이터 처리장치(200)는 고속 시리얼 통신을 통해 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 최대 40 Mbps 급 시리얼 스트리밍 데이터 처리를 수행할 수 있다.
또한, 고속 스트리밍 데이터 처리장치(200)는 SSD 미디어(Media)를 기반으로 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 대용량 저장, 읽기 및 쓰기 엑세스가 가능한 저장 메모리를 기반으로 데이터 처리를 수행할 수 있다.
또한, 고속 스트리밍 데이터 처리장치(200)는 싱글 필드 프로그래머블 게이트 어레이(Single FPGA) 를 기반으로 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 물리적 공간 절약 및 소형화, VHDL(VHSIC Hardware Description Language), C 언어, OS 탑재 등을 기반으로 데이터 처리를 수행할 수 있다.
또한, 고속 스트리밍 데이터 처리장치(200)는 다중 기능(Multi-Function)을 기반으로 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 동시 저장 및 이더넷(Ethernet) 전송, 저장 데이터 전송 등을 기반으로 데이터 처리를 수행할 수 있다.
또한, 고속 스트리밍 데이터 처리장치(200)는 실시간(Real-Time) 처리를 기반으로 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 최소 지연 누락 없이 스트리밍 데이터를 저장 또는 전송 처리하여 데이터 처리를 수행할 수 있다.
또한, 고속 스트리밍 데이터 처리장치(200)는 다중 프로세스(Multi-Process)를 기반으로 데이터 처리를 수행할 수 있다. 예를 들어, 고속 스트리밍 데이터 처리장치(200)는 고속 CPU 및 저속 CPU와 같이 서로 다른 처리 속도의 CPU를 동시에 운용 및 동기화하여 데이터 처리를 수행할 수 있다.
도 3은 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치의 데이터 처리 모듈을 개략적으로 나타낸 블록 구성도이다.
본 실시예에 따른 데이터 처리모듈(220)은 전처리부(310), 제1 프로세서(320), 버퍼 메모리부(330), 제2 프로세서(340) 및 데이터 처리 제어부(350)를 포함한다. 도 3의 데이터 처리모듈(220)은 일 실시예에 따른 것으로서, 도 3에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 데이터 처리모듈(220)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
데이터 처리모듈(220)은 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어한다.
데이터 처리모듈(220)은 FPGA(Field Programmable Gate Array)로 구현되는 것이 바람직하나 반드시 이에 한정되는 것은 아니며, 스트리밍 데이터를 처리를 위한 설계 가능 논리 소자, 프로그래밍 가능한 내부 회로, 메모리 요소 등을 포함하는 다양한 형태의 처리 모듈로 구현될 수 있다.
이하, 데이터 처리모듈(220)에 포함된 구성요소 각각에 대해 설명하도록 한다.
전처리부(310)는 획득된 스트리밍 데이터의 동기신호를 검출하고, 동기신호를 기반으로 데이터를 정렬하는 동작을 수행한다.
구체적으로, 전처리부(310)는 스트리밍 데이터의 입력(시리얼 데이터) 받고, 기 설정된 배수(예: 8 배)의 클락을 적용하여 스트리밍 데이터 및 복원 클락을 출력한다.
전처리부(310)는 복원 클락을 이용하여 스트리밍 데이터에서 동기 신호를 검출한다.
전처리부(310)는 동기신호가 검출되면, 동기 플래그를 1로 할당하는 설정을 수행하고, 소정의 데이터 단위(예: 1 byte)로 저장한다.
전처리부(310)는 동기신호가 검출되지 않으면, 동기 플래그를 확인하고 동기 플래그가 1인 경우 소정의 데이터 단위(예: 1 byte)로 저장하고, 데이터 저장 카운터를 1 증가한다.
이후, 전처리부(310)는 데이터 저장 카운터가 기 설정된 최대값에 도달하면 동기 플래그를 0로 할당하는 설정을 수행하고, 인터럽트 신호를 발생한다.
전처리부(310)는 소정의 데이터 단위(예: 1 byte)로 저장된 스트리밍 데이터를 제1 프로세서(320)으로 전송한다.
제1 프로세서(320)는 전처리된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리가 수행된 제1 임무 처리 데이터를 출력한다. 제1 프로세서(320)는 제1 임무 처리 데이터를 버퍼 메모리부(330)에 저장되도록 한다.
제1 프로세서(320)의 제1 임무 처리는 전처리된 스트리밍 데이터의 기밀성 및 무결성의 확인, 오류 정정, 메모리 저장을 위한 데이터 처리 등을 포함할 수 있다.
제1 프로세서(320)는 데이터 처리량, 임무 수행 시간 등을 포함하는 제1 처리 상태 정보를 데이터 처리 제어부(350)로 전송한다.
제1 프로세서(320)는 실시간 또는 기 설정된 주기마다 제1 처리 상태 정보를 데이터 처리 제어부(350)로 전송할 수 있다.
제1 프로세서(320)의 동작은 데이터 처리 제어부(350)에 의해 제어될 수 있다. 제1 프로세서(320)는 데이터 처리 제어부(350)의 데이터 처리 상태의 판단 결과에 근거하여 임무 수행 목표 시간, 수행 임무에 대한 프로세스 및 제1 임무 처리 데이터의 출력 크기 중 적어도 하나가 제어될 수 있다.
제1 프로세서(320)는 제2 프로세서(340)와 서로 다른 처리 속도로 동작하며, 제2 프로세서(340)의 처리 속도는 제1 프로세서(320)의 처리 속도 보다 빠른 것이 바람직하다. 예를 들어, 제1 프로세서(320)의 처리 속도가 100MHz이면, 제2 프로세서(340)의 처리 속도는 800MHz 일 수 있다.
본 실시예에 따른 제1 프로세서(320)는 Intel FPGA 사 제공 IP, OS가 탑재되지 않은 Software 기반 32bit CPU일 수 있으나 반드시 이에 한정되는 것은 아니다.
버퍼 메모리부(330)는 제1 임무 처리 데이터를 설정된 버퍼 사이즈를 이용하여 저장하는 동작을 수행한다.
버퍼 메모리부(330)는 스트리밍 데이터의 실시간 처리를 위하여 설정된 버퍼 블록 사이즈를 기반으로 제1 임무 처리 데이터를 저장한다.
버퍼 메모리부(330)는 제1 프로세서(320) 및 제2 프로세서(340) 사이의 인터페이스 완충 메모리의 역할을 수행한다. 버퍼 메모리부(330)는 실시간 처리를 위한 블록 단위의 관리를 통해 제1 프로세서(320) 및 제2 프로세서(340) 사이의 인터페이스 완충 메모리의 역할을 수행한다.
버퍼 메모리부(330)는 버퍼 블록 사이즈에 대한 버퍼 상태 정보를 데이터 처리 제어부(350)로 전달하고, 데이터 처리 제어부(350)의 데이터 처리 상태의 판단 결과를 기반으로 버퍼 블록 사이즈가 조정된다.
버퍼 메모리부(330)는 데이터 처리모듈(220)의 내부 메모리 영역을 사용할 수 있다. 예를 들어, 버퍼 메모리부(330)는 FPGA Chip 내부의 SRAM Memory Area을 사용할 수 있다.
제2 프로세서(340)는 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행한다. 제2 프로세서(340)는 제2 임무 처리 데이터의 저장 또는 전송 여부를 판단하여 출력하는 동작을 수행한다.
제2 프로세서(340)는 데이터 저장 모듈(230)과 연동하여 제2 임무 처리 데이터의 저장과 관련된 제어, 통신 처리 모듈(240)과 연동하여 제2 임무 처리 데이터의 전송과 관련된 제어 등을 처리할 수 있다.
제2 프로세서(340)는 데이터 처리량, 임무 수행 시간 등을 포함하는 제2 처리 상태 정보를 데이터 처리 제어부(350)로 전송한다. 제2 프로세서(340)는 실시간 또는 기 설정된 주기마다 제2 처리 상태 정보를 데이터 처리 제어부(350)로 전송할 수 있다.
제2 프로세서(340)의 동작은 데이터 처리 제어부(350)에 의해 제어될 수 있다. 제2 프로세서(340)는 데이터 처리 제어부(350)의 데이터 처리 상태의 판단 결과에 근거하여 제2 프로세서(340)의 임무 수행 목표 시간, 수행 임무에 대한 프로세스, 읽기 처리되는 제1 임무 처리 데이터의 입력 크기 및 제2 입력 처리 데이터의 출력 크기 중 적어도 하나가 제어될 수 있다.
본 실시예에 따른 제2 프로세서(340)는 Intel FPGA 사 제공 IP, OS가 탑재(예: (Linux, Neos RTOS)된 32bit ARM Core 기반 CPU일 수 있으나 반드시 이에 한정되는 것은 아니다. 예를 들어, 제2 프로세서(340)는 데이터 저장 모듈(230)에 대한 SSD File system 및 SATA II/III의 제어, 통신 처리 모듈(240)에 대한 TCP/IP Socket의 제어 등을 처리할 수 있다.
데이터 처리 제어부(350)는 제1 프로세서(320), 버퍼 메모리부(330) 및 제2 프로세서(340)와 연동하며, 스트리밍 데이터의 데이터량 및 처리 속도에 따른 데이터 처리 상태를 판단하여 제1 프로세서(320), 버퍼 메모리부(330) 및 제2 프로세서(340) 중 적어도 하나의 동작을 제어한다.
본 실시예에 따른 데이터 처리 제어부(350)는 이종 프로세서(예: Heterogeneous CPU) 간의 동기화 제어를 위한 제어 신호를 생성 및 출력한다.
또한, 데이터 처리 제어부(350)는 제1 프로세서(320), 버퍼 메모리부(330) 및 제2 프로세서(340) 각각의 상태를 모니터링하고, 버퍼 메모리부(330)의 쓰기 블록(Write Block) 및 읽기 블록(Read Block)의 제어, 제1 프로세서(320) 및 제2 프로세서(340)의 동작 제어를 위한 제어 신호를 생성 및 출력한다.
데이터 처리 제어부(350)는 제1 프로세서(320)의 제1 처리 상태 정보, 제2 프로세서(340)의 제2 처리 상태 정보 및 버퍼 메모리부(330)의 버퍼 상태 정보를 입력 받는다.
데이터 처리 제어부(350)는 제1 처리 상태 정보, 제2 처리 상태 정보 및 버퍼 상태 정보를 기반으로 스트리밍 데이터의 데이터량 및 처리 속도에 따른 데이터 처리 상태를 판단하고, 데이터 처리 상태의 판단 결과에 따라 제1 프로세서(320), 제2 프로세서(340) 및 버퍼 메모리부(330) 중 적어도 하나의 동작을 제어한다.
데이터 처리 제어부(350)는 제1 프로세서(320)의 데이터 처리량 및 임무 수행 시간을 포함하는 제1 처리 상태 정보, 제2 프로세서(340)의 데이터 처리량 및 임무 수행 시간을 포함하는 제2 처리 상태 정보 및 버퍼 메모리부(330)의 버퍼 블록 사이즈 및 버퍼 저장량을 포함하는 버퍼 상태 정보를 기반으로 데이터 처리 상태를 판단한다.
데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 제1 프로세서(320)의 임무 수행 목표 시간, 수행 임무에 대한 프로세스 및 제1 임무 처리 데이터의 출력 크기 중 적어도 하나를 제어한다.
데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 제2 프로세서(340)의 임무 수행 목표 시간, 수행 임무에 대한 프로세스, 제1 임무 처리 데이터의 입력 크기 및 제2 입력 처리 데이터의 출력 크기 중 적어도 하나를 제어한다.
데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 버퍼 메모리부(330)의 버퍼 블록 사이즈 및 메모리 할당량 중 적어도 하나를 제어한다.
도 4 및 도 5는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리장치의 연결 구조 및 제어 동작을 나타낸 도면이다.
데이터 획득모듈(210)은 전처리부(310)로 기 설정된 N bit 크기 단위(예: 8 bit)로 스트리밍 데이터를 전송한다. 여기서, 스트리밍 데이터는 시리얼 스트리밍 기반의 데이터일 수 있다. 전처리부(310)는 전처리된 스트리밍 데이터를 N bit 크기 단위로 제1 프로세서(320)로 전송한다.
제1 프로세서(320)는 전처리된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리가 수행된 제1 임무 처리 데이터를 버퍼 메모리부(330)로 출력한다. 예를 들어, 제1 프로세서(320)의 동작 클럭은 100 MHz일 수 있고, 제1 프로세서(320)는 소정의 크기 단위(예: 8, 16, 32, 64 bits)의 블록 데이터 형태의 제1 임무 처리 데이터를 버퍼 메모리부(330)로 출력한다.
버퍼 메모리부(330)는 제1 임무 처리 데이터를 설정된 버퍼 사이즈를 기반으로 저장한다. 버퍼 메모리부(330)는 제2 프로세서(340)로 읽기(Read) 처리 요청에 따라 제1 임무 처리 데이터를 제공한다. 여기서, 제1 임무 처리 데이터의 크기 단위는 저장 시 크기 단위와 동일하다.
제2 프로세서(340)는 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행한다. 제2 프로세서(340)는 제2 임무 처리 데이터의 저장 또는 전송 여부를 판단하여 출력하는 동작을 수행한다.
제2 프로세서(340)는 데이터 저장 모듈(230)과 SATA-II/III, PCIe 등의 인터페이스를 통해 연결되며, 연결된 데이터 저장 모듈(230)에 제2 임무 처리 데이터가 저장되도록 제2 임무 처리 데이터가 포함된 최종 스트리밍 데이터를 출력하는 동작을 수행한다.
또한, 제2 프로세서(340)는 통신 처리 모듈(240)과 RJ-45, RS-485 등과 같은 인터페이스를 통해 연결되며, 연결된 통신 처리 모듈(240)에 제2 임무 처리 데이터가 전송되도록 제2 임무 처리 데이터가 포함된 최종 스트리밍 데이터를 출력하는 동작을 수행한다.
데이터 처리 제어부(350)는 제1 프로세서(320)의 데이터 처리량(Ready_Signal) 및 임무 수행 시간(OP_주기_Signal)을 포함하는 제1 처리 상태 정보, 제2 프로세서(340)의 데이터 처리량(Ready_Signal) 및 임무 수행 시간(OP_주기_Signal)을 포함하는 제2 처리 상태 정보 및 버퍼 메모리부(330)의 버퍼 블록 사이즈 및 버퍼 저장량을 포함하는 버퍼 상태 정보(Status Info)를 기반으로 데이터 처리 상태를 판단한다.
데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 생성된 제어 신호(Set_제어 N bits, IRQ#1 등)를 제1 프로세서(320)로 전송하여 제1 프로세서(320)의 임무 수행 목표 시간, 수행 임무에 대한 프로세스 및 제1 임무 처리 데이터의 출력 크기 중 적어도 하나를 제어한다.
또한, 데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 생성된 제어 신호(Set_제어 N bits, IRQ#2 등)를 제2 프로세서(340)로 전송하여 제2 프로세서(340)의 임무 수행 목표 시간, 수행 임무에 대한 프로세스, 제1 임무 처리 데이터의 입력 크기 및 제2 입력 처리 데이터의 출력 크기 중 적어도 하나를 제어한다.
데이터 처리 제어부(350)는 데이터 처리 상태의 판단 결과에 근거하여 생성된 제어 신호를 버퍼 메모리부(330)로 전송하여 버퍼 메모리부(330)의 버퍼 블록 사이즈 및 메모리 할당량 중 적어도 하나를 제어한다.
도 6은 본 발명의 실시예에 따른 데이터 처리 제어 동작을 설명하기 위한 예시도이다.
데이터 처리모듈(220)의 데이터 처리 제어부(350)는 제1 프로세서(320)의 제1 처리 상태 정보 및 제2 프로세서(340)의 제2 처리 상태 정보를 기반으로 스트리밍 데이터 처리의 수행 시간을 산출하고, 버퍼 메모리부(330)의 버퍼 상태 정보를 기반으로 버퍼 블록의 저장 상태를 판단한다.
데이터 처리 제어부(350)는 기 설정된 목표 시간과 스트리밍 데이터 처리의 수행 시간을 비교한 제1 판단 결과 및 버퍼 블록의 저장 상태(Almost Full or Empty)에 대한 제2 판단 결과를 이용하여 데이터 처리 상태를 판단하여 제1 프로세서(320), 버퍼 메모리부(330) 및 제2 프로세서(340) 중 적어도 하나의 동작을 제어한다.
데이터 처리 제어부(350)는 제1 프로세서(320) 및 제2 프로세서(340)의 목표 수행 시간에 대한 제어를 수행할 수 있다.
또한, 데이터 처리 제어부(350)는 메모리 블록의 할당 제어, 메모리 블록의 사이즈 제어 등에 대한 제어를 수행할 수 있다.
또한, 데이터 처리 제어부(350)는 제1 프로세서(320) 및 제2 프로세서(340) 각각이 수행할 프로세스의 할당을 제어할 수 있다.
도 7은 본 발명의 실시예에 따른 데이터 처리 제어 동작 메커니즘을 설명하기 위한 예시도이다.
제1 프로세서(320)는 입력된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리가 수행된 제1 임무 처리 데이터를 버퍼 메모리부(330)에 쓰기(Write) 처리한다. 여기서,
예를 들어, 제1 프로세서(320)의 동작 클럭은 100 MHz일 수 있고, 제1 프로세서(320)는 (N * 1024) bytes의 단위 데이터(N은 1 이상의 자연수)로 쓰기 처리될 수 있다.
버퍼 메모리부(330)는 제1 임무 처리 데이터를 설정된 버퍼 사이즈를 기반으로 저장한다. 버퍼 메모리부(330)는 제2 프로세서(340)로 읽기(Read) 처리 요청에 따라 제1 임무 처리 데이터를 제2 프로세서(340)로 제공한다.
제2 프로세서(340)는 버퍼 메모리부(330)에 저장된 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행한다. 예를 들어, 제2 프로세서(340)의 동작 클럭은 800 MHz일 수 있고, 제2 프로세서(340)는 (N * 1024) bytes의 단위 데이터(N은 1 이상의 자연수)로 읽기 처리될 수 있다.
제2 프로세서(340)는 제2 프로세서(340)는 데이터 저장 모듈(230)과 연동하여 제2 임무 처리 데이터에 대한 저장을 수행하거나, 통신 처리 모듈(240)과 연동하여 제2 임무 처리 데이터에 대한 전송을 수행할 수 있다.
데이터 처리 제어부(350)는 제1 프로세서(320)의 제1 처리 상태 정보를 기반으로 제1 프로세서(320)의 스트리밍 데이터 처리에 대한 제1 임무 수행 시간을 측정한다.
또한, 데이터 처리 제어부(350)는 제2 프로세서(340)의 제2 처리 상태 정보를 기반으로 제2 프로세서(340)의 스트리밍 데이터 처리에 대한 제2 임무 수행 시간을 측정한다.
데이터 처리 제어부(350)는 외부 장치로부터 제1 프로세서(320) 및 제2 프로세서(340) 각각에 대한 임무 수행 완료에 대한 목표 시간을 입력 받고, 제1 프로세서(320)의 목표 시간과 제1 임무 수행 시간을 비교하여 신규로 산출된 목표 시간을 제1 프로세서(320)로 전송하여 기존의 설정 시간을 변경한다.
또한, 데이터 처리 제어부(350)는 제2 프로세서(340)의 목표 시간과 제2 임무 수행 시간을 비교하여 신규로 산출된 목표 시간을 제2 프로세서(340)로 전송하여 기존의 설정 시간을 변경한다.
데이터 처리 제어부(350)는 버퍼 메모리부(330)의 버퍼 상태 정보를 기반으로 버퍼 블록의 저장 상태를 판단한다. 데이터 처리 제어부(350)는 버퍼 블록의 저장 상태에 근거하여 메모리 블록의 할당 제어, 메모리 블록의 사이즈 제어 등에 대한 제어를 수행할 수 있다.
도 8 내지 도 11는 본 발명의 실시예에 따른 고속 스트리밍 데이터 처리 방법을 설명하기 위한 순서도이다.
도 8을 참고하면, 고속 스트리밍 데이터 처리장치(200)는 외부 장치로부터 스트리밍 데이터를 획득한다(S810).
고속 스트리밍 데이터 처리장치(200)는 서로 다른 처리 속도의 프로세서를 이용하여 스트리밍 데이터를 처리한다(S820).
고속 스트리밍 데이터 처리장치(200)는 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어한다(S830).
고속 스트리밍 데이터 처리장치(200)는 스트리밍 데이터 저장 또는 전송 처리한다(S840).
도 9에서는 도 8의 단계 S820의 구체적인 동작 단계를 설명하도록 한다.
고속 스트리밍 데이터 처리장치(200)는 획득된 스트리밍 데이터의 동기신호를 검출하고, 동기신호를 기반으로 데이터를 정렬한다(S910).
고속 스트리밍 데이터 처리장치(200)는 제1 프로세서(320)에서 전처리된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리 데이터를 버퍼 메모리부(330)으로 출력한다(S920).
고속 스트리밍 데이터 처리장치(200)는 버퍼 메모리부(330)에서 제1 임무 처리 데이터를 기 설정된 버퍼 사이즈의 블록에 저장한다(S930).
고속 스트리밍 데이터 처리장치(200)는 제2 프로세서(330)에서 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행하고, 제2 임무 처리 데이터의 저장 또는 전송 여부를 판단하여 출력한다(S940).
도 10에서는 도 8의 단계 S830의 구체적인 동작 단계를 설명하도록 한다.
고속 스트리밍 데이터 처리장치(200)는 데이터 처리 제어부(350)에서 제1 프로세서(320)의 제1 처리 상태 정보, 제2 프로세서(340)의 제2 처리 상태 정보 및 버퍼 메모리부(330)의 버퍼 상태 정보를 수신한다(S1010).
고속 스트리밍 데이터 처리장치(200)는 데이터 처리 제어부(350)에서 제1 처리 상태 정보, 제2 처리 상태 정보 및 버퍼 상태 정보를 기반으로 스트리밍 데이터의 데이터량 및 처리 속도에 따른 데이터 처리 상태를 판단한다(S1020).
고속 스트리밍 데이터 처리장치(200)는 데이터 처리 제어부(350)에서 데이터 처리 상태의 판단 결과에 근거하여 제1 프로세서, 제2 프로세서 및 버퍼 메모리부 중 적어도 하나의 처리 동작을 제어한다(S1030).
도 11에서는 고속 스트리밍 데이터 처리장치(200)에 포함된 데이터 처리 제어부(350)의 구체적인 동작 단계에 대해 설명하도록 한다.
이하, 데이터 처리 제어부(350)가 제1 프로세서(320)와 연동하여 동작 제어를 수행하는 단계를 설명하도록 한다(S1110).
데이터 처리 제어부(350)는 제1 프로세서(320)의 제1 임무 처리 시간(Tn)을 측정한다.
데이터 처리 제어부(350)는 제1 임무 처리 시간(Tn)에 소정의 시간을 추가하여 최대 임무 시간(Max_TL)과 비교한다.
제1 임무 처리 시간(Tn)이 최대 임무 시간(Max_TL) 미만인 경우, 데이터 처리 제어부(350)는 제1 프로세서(320)에서 출력되는 데이터 즉, 버퍼 메모리부(330)의 버퍼 블록에 쓰기 처리되는 사이즈를 소정의 단위(M)만큼 증가되도록 제어한다.
데이터 처리 제어부(350)는 제1 프로세서(320) 및 버퍼 메모리부(330)에 버퍼 쓰기 사이즈의 변경 정보를 전달한다.
한편, 제1 임무 처리 시간(Tn)이 최대 임무 시간(Max_TL) 이상이고, 이상인 상태가 기 설정된 횟수(K 회) 이상 유지되는 경우, 데이터 처리 제어부(350)는 제1 프로세서(320)에서 출력되는 데이터 즉, 버퍼 메모리부(330)의 버퍼 블록에 쓰기 처리되는 사이즈를 소정의 단위(N)만큼 감소되도록 제어한다.
이후, 데이터 처리 제어부(350)는 제1 프로세서(320)에서 수행되는 일부 특정 기능(동작)을 제2 프로세서(330)으로 이관 처리하며, 이관 처리되는 특정 기능에 대한 식별 ID를 제2 프로세서(330)으로 전달한다.
이하, 데이터 처리 제어부(350)가 버퍼 메모리부(330)와 연동하여 동작 제어를 수행하는 단계를 설명하도록 한다(S1120).
데이터 처리 제어부(350)는 버퍼 메모리부(330)를 버퍼 메모리의 크기를 확인한다. 여기서, 버퍼 메모리의 크기는 기 설정된 최대 버퍼 사이즈 미만의 크기로 설정되며, 블록의 수(N) 및 블록의 사이즈(M)의 곱으로 설정될 수 있다.
데이터 처리 제어부(350)는 버퍼 메모리부(330)로부터 수신된 버퍼 상태 정보를 기반으로 버퍼 블록의 저장 상태가 풀(Full)인지 여부를 확인한다.
버퍼 블록의 저장 상태가 풀(Full)인 경우, 데이터 처리 제어부(350)는 블록의 수(N)를 소정의 블록 수(K)만큼 증가되도록 제어한다. 또한, 데이터 처리 제어부(350)는 인터럽트(Interrupt) 발생 주기(L)를 L = M - K(L: 발생주기, M: 기준주기, K: 변화 값)와 같이 짧아지도록 설정한다.
한편, 버퍼 블록의 저장 상태가 엠티(Empty)인 경우, 데이터 처리 제어부(350)는 블록의 수(N)를 소정의 블록 수(K)만큼 감소되도록 제어한다. 또한, 데이터 처리 제어부(350)는 인터럽트(Interrupt) 발생 주기(L)를 L = M + K(L: 발생주기, M: 기준주기, K: 변화 값)와 같이 길어지도록 설정한다.
이하, 데이터 처리 제어부(350)가 제2 프로세서(340)와 연동하여 동작 제어를 수행하는 단계를 설명하도록 한다(S1130).
데이터 처리 제어부(350)는 제2 프로세서(340)의 제2 임무 처리 시간(Tm)을 측정한다.
데이터 처리 제어부(350)는 제2 임무 처리 시간(Tm)에 소정의 시간을 추가하여 최대 임무 시간(Max_TM)과 비교한다.
제2 임무 처리 시간(Tm)이 최대 임무 시간(Max_TM) 미만이고, 미만인 상태가 기 설정된 횟수(K 회) 이상 유지되는 경우, 데이터 처리 제어부(350)는 제1 프로세서(320)에서 이관 처리된 특정 기능에 대한 식별 ID를 확인하고, 제2 프로세서(340)에서 특정 기능에 대한 데이터 처리가 수행되도록 한다. 제2 프로세서(340)에서는 데이터 동기 검출 및 전송 크기를 확인하고, 데이터 복호화 및 데이터 체크를 수행하고, 데이터 오류 정정 등을 수행할 수 있다.
한편, 제2 임무 처리 시간(Tm)이 최대 임무 시간(Max_TM) 이상이고, 이상인 상태가 기 설정된 횟수(K 회) 이상 유지되는 경우, 데이터 처리 제어부(350)는 제2 프로세서(340)에서 입력되는 데이터 즉, 버퍼 메모리부(330)의 버퍼 블록으로부터 읽기 처리되는 사이즈를 소정의 단위(M)만큼 증가되도록 제어한다. 또한, 데이터 처리 제어부(350)는 최대 임무 시간(Max_TM)을 K(변화값)만큼 증가되도록 제어한다.
도 8 내지 도 11 각각에서는 각 단계를 순차적으로 실행하는 것으로 기재하고 있으나, 반드시 이에 한정되는 것은 아니다. 다시 말해, 도 8 내지 도 11 각각에 기재된 단계를 변경하여 실행하거나 하나 이상의 단계를 병렬적으로 실행하는 것으로 적용 가능할 것이므로, 도 8 내지 도 11 각각은 시계열적인 순서로 한정되는 것은 아니다.
도 8 내지 도 11에 기재된 본 실시예에 따른 고속 스트리밍 데이터 처리 방법은 애플리케이션(또는 프로그램)으로 구현되고 단말장치(또는 컴퓨터)로 읽을 수 있는 기록매체에 기록될 수 있다. 본 실시예에 따른 고속 스트리밍 데이터 처리 방법을 구현하기 위한 애플리케이션(또는 프로그램)이 기록되고 단말장치(또는 컴퓨터)가 읽을 수 있는 기록매체는 컴퓨팅 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치 또는 매체를 포함한다.
이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 스트리밍 데이터 처리 시스템
100: 데이터 제공장치 200: 고속 스트리밍 데이터 처리장치
300: 데이터 관리 센터
210: 데이터 획득모듈 220: 데이터 처리모듈
230: 데이터 저장 모듈 240: 통신 처리 모듈
310: 전처리부 320: 제1 프로세서
330: 버퍼 메모리부 340: 제2 프로세서
350: 데이터 처리 제어부

Claims (14)

  1. 고속 스트리밍 데이터를 처리하는 장치에 있어서,
    외부 장치로부터 스트리밍 데이터를 획득하는 데이터 획득 모듈;
    서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 상기 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어하는 데이터 처리 모듈;
    상기 스트리밍 데이터가 처리된 최종 스트리밍 데이터를 저장하는 데이터 저장 모듈; 및
    상기 최종 스트리밍 데이터를 외부 장치로 전송하는 통신 처리 모듈
    을 포함하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  2. 제1항에 있어서,
    상기 데이터 획득 모듈은,
    원격으로 측정된 RF 통신 기반의 시리얼 데이터, 영상 관련 수집 데이터 등을 포함하는 상기 스트리밍 데이터를 획득하되,
    상기 스트리밍 데이터는 연속적 또는 기 설정된 주기적으로 수신되는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  3. 제1항에 있어서,
    상기 통신 처리 모듈은,
    이더넷 통신 방식을 이용하여 상기 외부 장치로 전송하되,
    상기 데이터 저장 모듈에 저장되는 상기 최종 스트리밍 데이터를 동시에 전송하거나, 상기 데이터 저장 모듈에 기 저장된 최종 스트리밍 데이터를 읽기(Read) 처리하여 전송하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  4. 제1항에 있어서,
    상기 데이터 처리 모듈은,
    획득된 상기 스트리밍 데이터의 동기신호를 검출하고, 동기신호를 기반으로 데이터를 정렬하는 전처리부;
    전처리된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리 데이터를 출력하는 제1 프로세서;
    상기 제1 임무 처리 데이터를 설정된 버퍼 사이즈를 이용하여 저장하는 버퍼 메모리부;
    상기 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 상기 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행하고, 제2 임무 처리 데이터를 포함하는 상기 최종 스트리밍 데이터의 저장 또는 전송 여부를 판단하여 출력하는 제2 프로세서; 및
    상기 제1 프로세서의 제1 처리 상태 정보, 상기 제2 프로세서의 제2 처리 상태 정보 및 상기 버퍼 메모리부의 버퍼 상태 정보를 입력 받고, 상기 제1 처리 상태 정보, 상기 제2 처리 상태 정보 및 상기 버퍼 상태 정보를 기반으로 상기 스트리밍 데이터의 데이터량 및 처리 속도에 따른 데이터 처리 상태를 판단하여 상기 제1 프로세서, 상기 제2 프로세서 및 상기 버퍼 메모리부 중 적어도 하나의 동작을 제어하는 데이터 처리 제어부
    를 포함하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  5. 제4항에 있어서,
    상기 제1 프로세서는,
    상기 제2 프로세서와 서로 다른 처리 속도로 동작하며,
    상기 제2 프로세서의 처리 속도는 상기 제1 프로세서의 처리 속도 보다 빠른 것을 특징으로 하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  6. 제4항에 있어서,
    상기 버퍼 메모리부는,
    상기 스트리밍 데이터의 실시간 처리를 위하여 설정된 버퍼 블록 사이즈를 기반으로 상기 제1 임무 처리 데이터를 저장하되,
    상기 버퍼 블록 사이즈에 대한 상기 버퍼 상태 정보를 상기 데이터 처리 제어부로 전달하고, 상기 데이터 처리 상태의 판단 결과를 기반으로 상기 버퍼 블록 사이즈가 조정되는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  7. 제4항에 있어서,
    상기 데이터 처리 제어부는,
    제1 프로세서 및 제2 프로세서 각각의 데이터 처리량 및 임무 수행 시간을 포함하는 상기 제1 처리 상태 정보 및 상기 제2 처리 상태 정보와 상기 버퍼 메모리부의 버퍼 블록 사이즈 및 버퍼 저장량을 포함하는 상기 버퍼 상태 정보를 기반으로 상기 데이터 처리 상태를 판단하여 상기 제1 프로세서, 상기 제2 프로세서 및 상기 버퍼 메모리부 중 적어도 하나의 동작을 제어하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  8. 제4항에 있어서,
    상기 데이터 처리 제어부는,
    상기 데이터 처리 상태의 판단 결과에 근거하여 상기 제1 프로세서의 임무 수행 목표 시간, 수행 임무에 대한 프로세스 및 제1 임무 처리 데이터의 출력 크기 중 적어도 하나를 제어하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  9. 제4항에 있어서,
    상기 데이터 처리 제어부는,
    상기 데이터 처리 상태의 판단 결과에 근거하여 상기 제2 프로세서의 임무 수행 목표 시간, 수행 임무에 대한 프로세스, 제1 임무 처리 데이터의 입력 크기 및 제2 입력 처리 데이터의 출력 크기 중 적어도 하나를 제어하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  10. 제4항에 있어서,
    상기 데이터 처리 제어부는,
    상기 데이터 처리 상태의 판단 결과에 근거하여 상기 버퍼 메모리부의 버퍼 블록 사이즈 및 메모리 할당량 중 적어도 하나를 제어하는 것을 특징으로 하는 고속 스트리밍 데이터 처리장치.
  11. 고속 스트리밍 데이터 처리장치에서 고속 스트리밍 데이터를 처리하는 방법에 있어서,
    데이터 획득 모듈에서 외부 장치로부터 스트리밍 데이터를 획득하는 데이터 획득 단계;
    데이터 처리 모듈에서 서로 다른 처리 속도의 프로세서를 이용하여 상기 스트리밍 데이터를 처리하고, 상기 스트리밍 데이터의 데이터량 및 처리 속도에 근거하여 프로세서 및 버퍼 메모리의 동작을 제어하는 데이터 처리 단계;
    데이터 저장 모듈에서 상기 스트리밍 데이터가 처리된 최종 스트리밍 데이터를 저장하는 데이터 저장 단계; 및
    통신 처리 모듈에서 상기 최종 스트리밍 데이터를 외부 장치로 전송하는 통신 처리 단계
    를 포함하는 것을 특징으로 하는 고속 스트리밍 데이터 처리 방법.
  12. 제11항에 있어서,
    상기 데이터 처리 단계는,
    전처리부에서 획득된 상기 스트리밍 데이터의 동기신호를 검출하고, 동기신호를 기반으로 데이터를 정렬하는 전처리 단계;
    제1 프로세서에서 전처리된 스트리밍 데이터에 대한 제1 임무 처리를 수행하고, 제1 임무 처리 데이터를 출력하는 제1 프로세서 처리 단계;
    버퍼 메모리부에서 상기 제1 임무 처리 데이터를 설정된 버퍼 사이즈에 저장하는 버퍼 메모리 저장 단계;
    제2 프로세서에서 상기 제1 임무 처리 데이터를 읽기(Read) 처리하여 입력 받고, 입력된 상기 제1 임무 처리 데이터에 대한 제2 임무 처리를 수행하고, 제2 임무 처리 데이터를 포함하는 상기 최종 스트리밍 데이터의 저장 또는 전송 여부를 판단하여 출력하는 제2 프로세서 처리 단계; 및
    제1 프로세서의 제1 처리 상태 정보, 제2 프로세서의 제2 처리 상태 정보 및 버퍼 메모리부의 버퍼 상태 정보를 입력 받고, 상기 제1 처리 상태 정보, 상기 제2 처리 상태 정보 및 상기 버퍼 상태 정보를 기반으로 상기 스트리밍 데이터의 데이터량 및 처리 속도에 따른 데이터 처리 상태를 판단하여 상기 제1 프로세서, 상기 제2 프로세서 및 상기 버퍼 메모리부 중 적어도 하나의 동작을 제어하는 데이터 처리 제어 단계
    를 포함하는 것을 특징으로 하는 고속 스트리밍 데이터 처리 방법.
  13. 제12항에 있어서,
    상기 데이터 처리 제어 단계는,
    제1 프로세서 및 제2 프로세서 각각의 데이터 처리량 및 임무 수행 시간을 포함하는 상기 제1 처리 상태 정보 및 상기 제2 처리 상태 정보와 상기 버퍼 메모리부의 버퍼 블록 사이즈 및 버퍼 저장량을 포함하는 상기 버퍼 상태 정보를 기반으로 상기 데이터 처리 상태를 판단하여 상기 제1 프로세서, 상기 제2 프로세서 및 상기 버퍼 메모리부 중 적어도 하나의 동작을 제어하는 것을 특징으로 하는 고속 스트리밍 데이터 처리 방법.
  14. 컴퓨터에 제11항 내지 제13항 중 어느 한 항에 따른 고속 스트리밍 데이터 처리 방법을 실행시키기 위하여 기록매체에 저장된 컴퓨터프로그램.
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