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KR102763937B1 - 엣칭 모델링 시스템 및 상기 시스템을 이용한 반도체 장치 제조 방법 - Google Patents

엣칭 모델링 시스템 및 상기 시스템을 이용한 반도체 장치 제조 방법 Download PDF

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KR102763937B1
KR102763937B1 KR1020200185782A KR20200185782A KR102763937B1 KR 102763937 B1 KR102763937 B1 KR 102763937B1 KR 1020200185782 A KR1020200185782 A KR 1020200185782A KR 20200185782 A KR20200185782 A KR 20200185782A KR 102763937 B1 KR102763937 B1 KR 102763937B1
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Abstract

엣칭 모델링 시스템 및 상기 엣칭 모델링 시스템을 이용하는 반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공받되, N은 2 이상의 자연수이고, 레이아웃 데이터로부터, 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값(Density) 및 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수(Population)를 계산하고, 제1 내지 제N 밀도값과 제1 내지 제N 패턴수를 기초로, 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링을 수행하고, 일부 유니크 패턴에 대응하는 복수의 패턴 데이터의 샘플링 패턴에 대하여 엣칭 모델링(Etching Modeling)을 수행하는 것을 포함한다.

Description

엣칭 모델링 시스템 및 상기 시스템을 이용한 반도체 장치 제조 방법{A ETCHING MODELING SYSTEM AND A METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME SYSTEM}
본 발명은 엣칭 모델링 시스템 및 상기 시스템을 이용한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치에 대한 고집적화 및 고효율의 동작을 위해서, 반도체 장치의 제조 공정 수행시 패턴을 미세화하고 상기 미세화된 패턴들을 기초로 또 다른 미세 패턴을 형성 및 배치하는 연구가 진행되고 있다.
반도체 장치의 신뢰성 향상을 위해 상기 미세 패턴의 형성을 위한 포토리소그래피 공정, 엣칭(Etching) 공정을 수행하기 전에 각각의 공정에 대해 모델링(Modeling)을 수행하여 공정 수행 결과에 대해 정확하게 예측하는 것은 필수적이다.
특히, 엣칭 공정의 모델링의 경우, 실제 엣칭하는 패턴들과 비슷한 환경을 기초로 엣칭 모델을 생성하는 것이 요구되나, 실제 패턴들 사이로 모델 생성을 위한 패턴을 형성하기 어렵고 또한 모델링을 위한 마스크를 새로 제작하는 것도 비용 및 효율적인 측면에서 적합하지 못한 어려움이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 실제 패턴들을 샘플링하고 상기 샘플링을 기초로 엣칭 모델링을 수행하여, 신뢰도 및 효율성이 향상된 엣칭 모델링 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 실제 패턴들을 샘플링하고 상기 샘플링을 기초로 엣칭 모델링을 수행하여, 신뢰도 및 효율성이 향상된 엣칭 모델링을 사용하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치 제조 방법은 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공받되, N은 2 이상의 자연수이고, 레이아웃 데이터로부터, 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값(Density) 및 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수(Population)를 계산하고, 제1 내지 제N 밀도값과 제1 내지 제N 패턴수를 기초로, 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링을 수행하고, 일부 유니크 패턴에 대응하는 복수의 패턴 데이터의 샘플링 패턴에 대하여 엣칭 모델링(Etching Modeling)을 수행하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치 제조 방법은 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴에 대한 ACI(After Cleaning Inspection) SEM(Scannig Electron Microscope) 이미지를 제공받되, N은 2 이상의 자연수이고, 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링하고, 일부 유니크 패턴에 대응하는 복수의 패턴의 샘플링 패턴에 대하여, ACI SEM 이미지의 엣지를 나타내는 EP(Edge Placement) 데이터를 추출하고, EP 데이터에 대하여 엣칭 모델링을 수행하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 패턴 분석 시스템은, 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공하는 레이아웃 프로세싱 시스템으로, N은 2이상의 자연수인 레이아웃 프로세싱 시스템, 레이아웃 데이터를 제공받아, 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값 및 각각의 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수를 계산하고, 제1 내지 제N 밀도값과 제1 내지 제N 패턴수를 기초로 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링을 수행하는 샘플 선택 모듈 및 일부 유니크 패턴에 대응하는 복수의 패턴 데이터의 샘플링 패턴에 대하여 엣칭 모델링을 수행하는 엣칭 모델링 모듈을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 엣칭 모델링 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 샘플 선택 모듈을 설명하기 위한 블록도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 순서도이다.
도 5 내지 도 8은 본 발명의 몇몇 실시예들에 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 도면들이다.
도 9은 본 발명의 또 다른 몇몇 실시예들에 따른 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 도면이다.
도 10 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델링 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델에 대한 검증 동작을 설명하기 위한 순서도이다.
도 17 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델에 대한 검증 동작을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 18의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 도면 부호가 사용된다.
이하 본원에서 사용되는 용어 "모듈" 또는 "시스템"은 하드웨어, 소프트웨어 또는 펌웨어에 구현된 유닛을 포함할 수 있으며, 다른 용어들, 예를 들어, "로직", "로직 블록", "부분" 및 "회로"와 같은 다른 용어와 상호 교환적으로 사용될 수 있다. 모듈은 하나 이상의 기능을 수행하도록 조정된 하나의 복합적 구성 요소, 또는 최소 단위 또는 이의 일부일 수 있다. 예를 들어, 일 실시예에 따르면, 모듈은 애플리케이션 특이적 집적 회로(ASIC)의 형태로 구현될 수 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 엣칭 모델링 시스템을 설명하기 위한 블록도이다. 도 2는 본 발명의 몇몇 실시예들에 따른 샘플 선택 모듈을 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 엣칭 모델링 시스템(1)은 촬영 장치(100), 모델링 장치(200)를 포함할 수 있다.
촬영 장치(100)는 패턴이 형성되는 기판에 대한 촬영을 수행할 수 있다. 본 발명의 몇몇 실시예들에 따른 촬영 장치(100)는 반도체 기판 또는 엣칭(Etching)이 수행된 반도체 기판을 촬영할 수 있다. 촬영 장치(100)에 의해 촬영된 반도체 기판의 이미지(I)는 SEM(Scanning electron microscope) 이미지 또는 강도 맵(intensity map) 이미지일 수 있고, 설명의 용이성을 위해 반도체 기판의 이미지를 이하에서 SEM 이미지라 할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
SEM 이미지(I)는, 촬영 장치(100)의 촬영 대상에 따라, ACI(After Cleaning Inspection) 이미지 또는 ADI(After Development Inspection) 이미지일 수 있고, 촬영 장치(100)가 엣칭 모델링 동작을 위해 모델링 장치(200)에 제공하는 경우, SEM 이미지는 ACI SEM 이미지(ACI_I)일 수 있다. 촬영 동작 수행시 기판 상에 형성된 패턴은 포토 레지스트(Photo resist) 패턴 또는 포토 레지스트(Photo resist) 패턴에 의해 형성되는 타겟 패턴 일 수 있다.
몇몇 실시예에 따른 촬영 장치(100)는 ACI SEM 이미지(ACI_I)의 촬영을 위해 전자총을 포함할 수 있다. 상기 전자총은 열방사형(themionic electron gun)과 전계 방사형(field emission electron gun) 등으로 구현될 수 있고, 이에 따라 상기 ACI SEM 이미지는 2nm 내지 10nm 범위 내에 있을 수 있으나, 본원의 기술적 사상은 상기 구현예들로 제한되지 않는다.
모델링 장치(200)는 레이아웃 프로세싱 시스템(210), 샘플 선택 모듈(220), EP(Edge Placement) 추출 모듈(230), 엣칭 모델링 모듈(240), 검증 모듈(250)을 포함할 수 있다.
레이아웃 프로세싱 시스템(210)은, 엣칭 모델링의 대상이 되는 기판 상에 형성되는 복수의 타겟 패턴의 레이아웃 데이터(LD) 또는 상기 복수의 타겟 패턴을 형성하기 위한 마스크 패턴들의 레이아웃 데이터(LD)를 샘플 선택 모듈(220)에 제공할 수 있으며, 실시예에 따라 상기 레이아웃 데이터(LD)은 광 근접 보정(Optical Proximity Correction)이 반영된 데이터일 수 있으며, 본원의 기술적 사상은 상기 레이아웃 데이터의 형태에 제한되지 않는다.
레이아웃 프로세싱 시스템(210)은 모델링 장치(200) 내부에 배치되어 샘플 선택 모듈(220)에 레이아웃 데이터(LD)를 제공할 수 있으나, 실시예에 따라 모델링 장치(200) 외부에 배치되어 직접(예를 들어, 유선) 통신 채널 또는 무선 통신 채널을 통해 샘플 선택 모듈(220)에 레이아웃 데이터(LD)를 제공할 수 있다.
샘플 선택 모듈(220)은 유니크 패턴(unique pattern) 추출 유닛(221), 밀도값(density) 계산 유닛(222), 패턴수(population) 계산 유닛(223) 및 샘플링 유닛(224)을 포함할 수 있다.
유니크 패턴 추출 유닛(221)은 레이아웃 데이터(LD)로부터, 레이아웃 데이터(LD) 내 복수의 패턴을 구현하는 복수의 유니크 패턴(Unique Pattern)을 추출하여, 상기 복수의 유니크 패턴에 대한 복수의 유니크 패턴 데이터를 추출할 수 있다.
각각의 유니크 패턴은, 고유 형태를 가지고 단수 또는 복수 개의 단패턴을 포함하는 패턴 집합체일 수 있고, 레이아웃 데이터(LD)을 나타내는 복수의 패턴은 유니크 패턴 추출 유닛(221)이 추출한 복수의 유니크 패턴(UP)으로 구현될 수 있다.
몇몇 유니크 패턴(UP)은 정렬 마크(Align Mark)와 같이 고유한 형태를 가지거나 복수의 단패턴이 집합한 고유한 형태를 가질 수 있다.
따라서, 몇몇 실시예에 따른 유니크 패턴 추출 유닛(221)은 상기 유니크 패턴(UP)에 대한 유니크 패턴 데이터를 추출하고, 상기 복수의 유니크 패턴(UP) 데이터를 밀도값 계산 유닛(222) 및 패턴수 계산 유닛(223)에 제공할 수 있다.
밀도값 계산 유닛(222)은 각각의 유니크 패턴(UP)에 대한 밀도값(UP_d)을 계산할 수 있고, 상기 밀도값은 유니크 패턴들의 특성을 나타내는 지표로, 개별 유니크 패턴 내 모든 패턴을 포함하는 영역의 면적 대비 개별 유니크 패턴 내 모든 패턴이 실제 차지하는 면적으로 단위가 없으며, 실시예에 따라 백분율로 나타낼 수 있다.
밀도값 계산 유닛(222)은 복수의 유니크 패턴(UP)에 대한 복수의 밀도값(UP_d) 데이터를 샘플링 유닛(224)에 제공할 수 있다.
패턴수 계산 유닛(223)은 각각의 유니크 패턴(UP)에 대한 각각의 패턴수(UP_p)를 계산할 수 있고, 레이아웃 데이터(LD) 내에서 각각의 유니크 패턴(UP)의 패턴수를 계산하여 주고, 복수의 유니크 패턴(UP)에 대한 복수의 패턴수(UP_p) 데이터를 샘플링 유닛(224)에 제공할 수 있다.
샘플링 유닛(224)은 레이아웃 데이터(LD)을 구현하는 복수의 유니크 패턴(UP)의 밀도값(UP_d) 및 패턴수(UP_p) 데이터를 제공받고, 밀도값(UP_d) 데이터를 기초로 그룹핑하여 복수의 유니크 패턴(UP)를 복수의 그룹으로 구분할 수 있다.
각각의 그룹에서, 밀도값(UP_d) 및 패턴수(UP_p)에 대한 일정한 규칙을 기초로, 몇몇 유니크 패턴을 선택하여 샘플링하고, 상기 레이아웃 데이터(LD)에서 선택된 유니크 패턴에 대응하는 복수의 패턴을 샘플링할 수 있고, 상기 샘플링된 샘플링 패턴(SP)에 대한 데이터를 EP 추출 모듈(230)를 제공할 수 있다.
EP 추출 모듈(230)은 촬영 장치(100)로부터 ACI SEM 이미지(ACI_I)를 제공받고, 샘플 선택 모듈(220)로부터 샘플링 패턴 데이터(SP_D)를 제공받아, 상기 ACI SEM 이미지(ACI_I)에서 샘플링 패턴(SP)에 대한 SEM 이미지를 추출할 수 있다.
샘플링 패턴(SP)에 대한 SEM 이미지에서 샘플링 패턴(SP)의 엣지를 나타내는 컨투어 데이터인 EP(Edge Placement) 데이터(EP_D)를 추출할 수 있고, 상기 EP 데이터는 좌표 데이터로 표현될 수 있다. EP 추출 모듈(230)은 EP 데이터(EP_D)를 엣칭 모델링 모듈(240)을 제공할 수 있다.
엣칭 모델링 모듈(240)은 EP 추출 모듈(230)로부터 EP 데이터(EP_D)를 제공받고, 엣칭 수행 이전의 SEM 이미지인 ADI(After Development Inspection) SEM 이미지에 대한 ADI EP 데이터(EP_ADI)를 제공받고, 상기 EP 데이터(EP_D)와 ADI EP 데이터(EP_ADI)를 기초로 엣칭 모델링을 수행하여, 모델링 데이터(M_D)를 생성하고, 검증 모듈(250)로 제공하거나 식각 장치를 포함한 반도체 제조 장치(미도시)에 제공할 수 있다.
상기 모델링 데이터(M_D)은 레이아웃 데이터(LD) 내 복수의 패턴들에 평균 밀도값 또는 레이아웃 데이터(LD) 내 복수의 패턴간 간격 데이터를 나타내는 오픈 비율(Open Ratio)를 나타낼 수 있다.
검증 모듈(250)은 임의의 ADI EP 데이터(EP_ADI)와 모델링 데이터(M_D)를 제공받아 엣칭 시뮬레이션을 수행할 수 있고, 상기 엣칭 시뮬레이션 결과와 엣칭 동작 결과인 ACI SEM 이미지(ACI_I)를 비교하여, 검증 실효값(rms)을 생성하여 엣칭 모델링 모듈(240)의 모델링 동작을 검증할 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다. 도 4는 본 발명의 몇몇 실시예들에 따른 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 순서도이다. 도 5 내지 도 8은 본 발명의 몇몇 실시예들에 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 도면들이다.
도 1, 도 3 및 도 4를 참조하면, 레이아웃 프로세싱 시스템(210)은 레이아웃 데이터(LD)를 샘플 선택 모듈(220)에 제공할 수 있고, 샘플 선택 모듈(220)은 복수의 패턴에 대한 패턴 데이터를 포함하는 레이아웃 데이터(LD)를 제공받을 수 있다(S110).
샘플 선택 모듈(220)은 레이아웃 데이터(LD) 내 복수의 패턴들에 대해 샘플링을 수행한다(S120). 유니크 패턴 추출 유닛(221)은 레이아웃 데이터(LD)를 기초로 복수의 유니크 패턴을 추출한다(S121).
도 5 및 도 6을 추가로 참조하면, 샘플 선택 모듈(220)은 반도체 기판(10) 상의 레이아웃 영역(R) 내에 배치될 복수의 패턴에 대해 샘플링 동작을 수행할 수 있다. 상기 레이아웃 영역(R)은 설명의 용이성을 위해 반도체 기판(10)의 일부 영역으로 도시하였으나, 엣칭 동작이 수행되는 단위가 웨이퍼 단위인 것을 감안하면 레이아웃 영역(R)은 반도체 기판(10) 전체라고 할 수 있다.
레이아웃 영역(R)에서, 레이아웃 데이터(LD)는 복수의 제1 내지 제n 패턴(P1-Pn, n은 2이상의 자연수)을 포함할 수 있으며, 복수의 제1 내지 제n 패턴(P1-Pn)은 제1 내지 제N 유니크 패턴(UP_1-UP_N, N은 2이상의 자연수)으로 구현될 수 있다. 실시예에 따라, n과 N은 상이한 자연수 일 수 있다.
이후 공정에서 복수의 제1 내지 제n 패턴(P1-Pn)은 EUV(Extreme Ultraviolet) 패터닝 기술에 의해 형성될 수 있다. 따라서, 레이아웃 데이터(LD)에서 제1 내지 제n 패턴(P1-Pn) 중 제1 패턴(P1)의 임계 치수(CD)는 3nm 내지 4nm 범위 내일 수 있으며, 제1 패턴(P1) 간 피치(pitch) 또한 3nm 내지 4nm 범위로 설계될 수 있다.
유니크 패턴 추출 유닛(221)은, 레이아웃 데이터(LD)내 복수의 제1 내지 제n 패턴(P1-Pn)에 대해, N개의 제1 내지 제N 유니크 패턴(UP_1-UP_N)를 추출할 수 있다.
제1 유니크 패턴(UP_1)은 복수의 제1 패턴(P_1)을 포함할 수 있으며, 제2 유니크 패턴(UP_2)은 제2 패턴(P_2)과 제3 패턴(P_3)을 포함할 수 있으며, 제3 유니크 패턴(UP_3)은 제3 패턴(P_3)을 포함할 수 있으며, 제N 유니크 패턴(UP_N)은 복수의 제n 패턴(P_n)을 포함할 수 있다. 상기 포함 관계는 예시적인 내용으로 설명의 용이성을 위한 것으로, 본원의 기술적 사상은 상기 포함 관계에 한정되지 않는다.
유니크 패턴 추출 유닛(221)은 추출한 제1 내지 제N 유니크 패턴(UP_1-UP_N)에 대한 데이터를 밀도값 계산 유닛(222), 패턴수 계산 유닛(223)에 제공할 수 있다.
도 7은 제1 내지 제N 유니크 패턴(UP_1-UP_N)에 대한 밀도값(UP_d), 패턴수(UP_p)를 나타내는 그래프이다. 도 7을 추가적으로 참조하면, 밀도값 계산 유닛(222)은 추출한 각각의 제1 내지 제N 유니크 패턴(UP_1-UP_N)에 대한 각각의 제1 내지 제N 밀도값(UP_d1- UP_dN)을 계산하고, 패턴수 계산 유닛(223)은 각각의 제1 내지 제N 유니크 패턴(UP_1-UP_N)에 대한 각각의 제1 내지 제N 패턴수(UP_p1- UP_pN)를 계산한다(S122).
밀도값 계산 유닛(222)은 제1 내지 제N 밀도값(UP_d1- UP_dN) 데이터를 샘플링 유닛(224)에 제공할 수 있고, 패턴수 계산 유닛(223)은 제1 내지 제N 패턴수(UP_p1- UP_pN) 데이터를 샘플링 유닛(224)에 제공할 수 있다.
샘플링 유닛(224)은 제1 내지 제N 밀도값(UP_d1- UP_dN)를 기초로 제1 내지 제N 유니크 패턴(UP_1-UP_N)를 제1 내지 제10 밀도값 그룹(D1-D10)으로 분류할 수 있다(S123). 예시적으로 10개의 그룹으로 분류한 것이고, 실시예에 따라 그룹의 수는 변동될 수 있고, 그룹의 수는 2이상의 자연수이다.
예시적으로, 제1 유니크 패턴(UP_1)은 제8 밀도값 그룹(D8)에 분류되고, 제2 유니크 패턴(UP_2)은 제2 밀도값 그룹(D2)에 분류되고, 제3 유니크 패턴(UP_3)은 제3 밀도값 그룹(D3)에 분류되고, 제4 유니크 패턴(UP_4)은 제1 밀도값 그룹(D1)에 분류될 수 있다.
밀도값이 유니크 패턴들의 특성을 나타내는 지표이기 때문에, 상기 밀도값을 기초한 그룹핑 혹은 분류 동작을 통해, 엣칭 모델링 시스템(1)은 유사한 패턴 특성을 갖는 유니크 패턴들을 그룹핑하여 이후 실제 패턴들과 유사한 유니크 패턴들의 조합을 샘플링하여 엣칭 모델링의 신뢰도를 향상시킬 수 있다.
샘플링 유닛(224)은 제1 내지 제N 밀도값(UP_d1- UP_dN) 및 제1 내지 제N 패턴수(UP_p1- UP_pN)를 기초로 샘플링 동작을 수행할 수 있다(S124).
도 8을 참조하면, 몇몇 실시예들에 따른 샘플링 유닛(224)은 제1 내지 제10 밀도값 그룹(D1-D10)은 동일한 수의 유니크 패턴을 선택하여 복수의 샘플링 패턴으로 샘플링 할 수 있다. 예시적으로 각각의 밀도값 그룹(D1-D10)에서 두개의 유니크 패턴을 선택하여 제1 내지 제20 샘플링 패턴(SP1_1-SP_20)을 샘플링할 수 있고, 샘플링 패턴 데이터(SP_D)를 EP 추출 모듈(230)에 제공할 수 있다.
예시적으로, 제2 샘플링 패턴(SP_2)은 도 7의 제4 유니크 패턴(UP_4)에 대응하고, 제3 샘플링 패턴(SP_3)은 제3 유니크 패턴(UP_3)에 대응하고, 제15 샘플링 패턴(SP_15)는 제1 유니크 패턴(UP_1)에 대응될 수 있다.
또한, 샘플링 유닛(224)이 샘플링한 각각의 샘플링 패턴(SP1_1-SP_20)의 샘플링 패턴수(SP_1-SP_20)의 총합은 미리 정해진 수(A)보다 높아야 한다. 상기 조건을 통해, 엣칭 모델링 시스템(1)은 모델링 동작의 신뢰성 확보할 수 있다. 상기 샘플링 패턴(SP1_1-SP_20)이 상기 총합과 관련된 조건을 만족하지 못하는 경우, 샘플링 유닛(224)은 상기 샘플링을 반복할 수 있다.
도 9은 본 발명의 또 다른 몇몇 실시예들에 따른 샘플 선택 모듈의 샘플링 동작을 설명하기 위한 도면이다. 이하에서, 도 7 및 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 샘플 선택 모듈의 동작을 설명한다. 도 8에 도시된 샘플 선택 모듈의 동작과의 차이점을 중심으로 설명한다.
도 9의 샘플링 유닛(224)은, 도 8의 샘플링 유닛과 달리, 각각의 밀도값 그룹(D1-D10) 내에서 가장 높은 수의 패턴수를 갖는 유니크 패턴을 선택하여 샘플링할 수 있고, 이에 따라 각각의 제1 내지 제10 밀도값 그룹(D1-D10)에서 가장 많은 패턴수를 갖는 제1 내지 제10 샘플링 패턴(SP_1'- SP_10')을 선택하여 샘플링 동작을 수행할 수 있다.
도 10 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델링 동작을 설명하기 위한 도면들이다.
도 10 내지 도 15를 참조하면, 촬영 장치(100)는 스테이지(300)상에서 패턴(P)이 형성된 반도체 기판(10)에 대해 전자선(E)을 방출하여 촬영을 수행할 수 있고, 이에 따라 촬영 장치(100)는 패턴(P)에 대한 ACI SEM 이미지(ACI_I)를 획득하고, 촬영 장치(100)는 획득된 ACI SEM 이미지(ACI_I)를 분석 장치(200)에 제공한다.
반도체 기판(10) 상의 패턴(P)은, 포토 레지스트 패턴에 의해 형성되는 웨어퍼 패턴일 수 있으며, 이에 따라 SEM 이미지(I)는 ACI (After Cleaning Inspection) 이미지일 수 있으나, 본 발명의 기술적 사상은 상기 이미지들의 예시에 제한되지 않으며, 광학 모델에 의한 이미지 일 수 있다.
EP 추출 모듈(230)은, 촬영 장치(100)로부터 ACI SEM 이미지(ACI_I)를 제공받고 샘플 선택 모듈(220)로부터 샘플링 패턴 데이터(SP_D)를 제공받아, ACI SEM 이미지(ACI_I)와 샘플링 패턴 데이터(SP_D)를 기초로 샘플링 패턴(SP)에 대한 EP 데이터(EP_D)를 추출한다(S130).
도 11는 ACI SEM 이미지(ACI_I)에서 샘플링 패턴(SP)만을 도시한 도면이고, 도 12는 도 11의 제15 영역(R15)을 확대한 확대도이다. 도 13는 도 11의 ACI SEM 이미지(ACI_I)에서 EP 데이터를 추출한 도면이고, 도 14는 도 13의 제15 영역(R15)을 확대한 확대도이다.
도 11 내지 도 14를 참조하면, 제15 샘플링 패턴(SP_15)은 제1 유니크 패턴(UP_1)에 대응하고, 도 6의 복수의 제1 패턴(P_1)에 대응한다. 제15 샘플링 패턴(SP_15) 내 모든 패턴은 제15 영역(R15)에 포함되고, 제15 샘플링 패턴(SP_15)의 밀도값(SP_d15)는 제15 영역(R15)의 면적 대비 제15 영역(R15) 내에서 제15 샘플링 패턴(SP_15)이 차지하는 실제 면적 비율일 수 있다.
ACI SEM 이미지(ACI_I)에서, 제15 샘플링 패턴(SP_15)은 제15 샘플링 패턴(SP_15)의 엣지를 나타내고 명암 대비(Contrast)가 변동되는 영역인 화이트 밴드(WB15)를 포함할 수 있고, EP 추출 모듈(230)은 상기 제15 화이트 밴드(WB15)를 통해 제15 샘플링 패턴(SP_15)에 대한 EP 데이터(EP_D)를 추출할 수 있다.
몇몇 실시예에서, EP 추출 모듈(230)은 제15 샘플링 패턴(SP_15)에 대한 EP 데이터(EP_D)를 2차원적으로 표현하고, (x 좌표, y 좌표) 형식으로 표현하고 저장하고, 상기 EP 데이터(EP_D)를 엣칭 모델링 모듈(240)에 제공할 수 있다.
상기 추출 동작은 나머지 샘플링 패턴에서 동일하게 적용되기 때문에, 제15 샘플링 패턴(SP_15)에 대한 추출 동작으로 나머지 샘플링 패턴에 대한 설명을 대체하는 것은 자명하다.
도 15는 제15 샘플링 패턴(SP_15)에 대응되는 ADI EP 데이터(EP_ADI)와 제15 샘플링 패턴(SP_15)의 EP 데이터를 설명하는 도면이다.
엣칭 모델링 모듈(240)은 EP 데이터(EP_D)를 기초로 엣칭 모델링을 수행한다(S140). 도 15를 참조하면, 엣칭 모델링 모듈(240)은 제15 샘플링 패턴(SP_15)의 컨투어 데이터와 이에 대응하는 ADI EP 데이터(EP_ADI) 내 제15 현상 패턴(DP_15)의 컨투어 데이터를 일대일로 대응시켜 엣칭 모델링을 수행할 수 있다.
각각 대응되는 EP 데이터(EP_D)와 상기 컨투어 데이터들의 변위차(△r)들을 기초로 모델링을 수행하여, 반도체 제조 장치에서 입력되는 파라미터인 평균 밀도값 또는 평균 오픈 비율(Open Ratio) 등을 포함하는 모델링 데이터(M_d)를 생성할 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델에 대한 검증 동작을 설명하기 위한 순서도이다. 도 17 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 엣칭 모델에 대한 검증 동작을 설명하기 위한 도면들이다.
도 16 내지 도 18을 참조하면, 검증 모듈(250)은 임의의 ADI EP 데이터(EP_ADI)와 모델링 데이터(M_D)를 제공받아 엣칭 시뮬레이션을 수행할 수 있다(S310).
검증 모듈(250)은 평균 밀도값 또는 평균 오픈 비율(Open Ratio)로 설정하여, 임의의 ADI EP 데이터(EP_ADI)에 대해 엣칭 시뮬레이션 동작을 수행하고 시뮬레이션 데이터(SD)를 생성할 수 있다.
검증 모듈(250)은 임의의 ADI EP 데이터(EP_ADI)에 대응되는 ACI SEM 이미지(ACI_I)를 제공받고 상기 ACI SEM 이미지(ACI_I)와 시뮬레이션 데이터(SD)에 포함되는 제1 시뮬레이션 데이터(SD1)를 비교한다(S320).
검증 모듈(250)은 제1 시뮬레이션 데이터(SD1) 내 임의의 제1 점(P1)의 컨투어 데이터와 이에 대응되는 ACI SEM(ACI_I)의 제1 ACI 패턴(ACI_P_I) 내 제1 ACI 점(P1')의 컨투어 데이터를 일대일로 대응시키고, 상기 컨투어 데이터들의 변위차(△r1')들을 생성하고, 생성된 복수의 변위차값들을 기초로 제곱평균제곱급(RMS)값을 계산한다(S330). 제곱평균제곱급(RMS) 값이 낮을수록, 상기 ACI SEM 이미지(ACI_I)와 시뮬레이션의 결과가 일치하는 것을 의미한다.
본원의 엣칭 모델링 시스템(1)을 통해 생성된 EP 측정 베이스 모델에 의해 생성된 제곱평균제곱급(RMS)은 0.49이다. 본원의 기술적 특징이 포함되지 않는, 즉 상기 샘플링 동작이 수행되지 않는 CD 측정 베이스 모델에 의해 생성된 제곱평균제곱급(RMS)은 1.02이다. 본원의 엣칭 모델링 시스템(1)에 의해 생성된 모델링 데이터가 신뢰도가 높음을 알 수 있다.
본원의 엣칭 모델링 시스템(1)은, 실제로 제작하고자 하는 타겟 패턴들을 대상으로 패턴 특성인 밀도값과 전체 패턴수를 고려하여 샘플링하여 실제 패턴들의 엣칭 환경을 반영하여 모델링을 수행하여 신뢰도를 높일 수 있으며, EP 데이터를 기초로 모델링을 수행하여 신뢰도를 향상시킬 수 있다.
본원의 엣칭 모델링 시스템(1)을 통해 엣칭 모델링 수행할 경우, 모델링을 위한 별도의 패턴을 형성할 필요가 없어 모델링 마스크를 제조할 필요가 없어 비용적인 측면에서 효율적이다.
본원에서 사용되는 바와 같이, 용어 "모듈" 또는 "시스템"은 하드웨어, 소프트웨어 또는 펌웨어에 구현된 유닛을 포함할 수 있으며, 다른 용어들, 예를 들어, "로직", "로직 블록", "부분", "유닛" 및 "회로"와 같은 다른 용어와 상호 교환적으로 사용될 수 있다. 모듈은 하나 이상의 기능을 수행하도록 조정된 하나의 복합적 구성 요소, 또는 최소 단위 또는 이의 일부일 수 있다. 예를 들어, 일 실시예에 따르면, 모듈은 애플리케이션 특이적 집적 회로(ASIC)의 형태로 구현될 수 있다.
본원의 방법은 컴퓨터 프로그램 제품에 포함 및 제공될 수 있다. 상기 컴퓨터 프로그램 제품은 판매자와 구매자 간의 제품으로 거래될 수 있다. 상기 컴퓨터 프로그램 제품은 기계 판독 가능한 저장 매체(예를 들어, USB)의 형태로 배포되거나, 온라인으로 배포(다운로드 또는 업로드)되거나 또는 두 사용자 장치(예를 들어, 스마트폰) 사이에서 직접 배포될 수 있다. 온라인으로 배포하는 경우, 컴퓨터 프로그램 제품의 적어도 일부가 제조업체 서버의 메모리, 애플리케이션 저장소의 서버 또는 릴레이 서버와 같이 기계 판독가능한 저장 매체에 일시적으로 생성되거나 적어도 일시적으로 저장될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 엣칭 모델링 시스템 100: 촬영 장치
200: 모델링 장치 210: 레이아웃 프로세싱 시스템
220: 샘플 선택 모듈 230: EP 추출 모듈
240: 엣칭 모델링 모듈 250: 검증 모듈

Claims (10)

  1. 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공받되, 상기 N은 2 이상의 자연수이고,
    상기 레이아웃 데이터로부터, 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값(Density) 및 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수(Population)를 계산하고,
    상기 제1 내지 제N 밀도값과 상기 제1 내지 제N 패턴수를 기초로, 상기 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링을 수행하고,
    상기 일부 유니크 패턴에 대응하는 상기 복수의 패턴 데이터의 샘플링 패턴에 대하여 엣칭 모델링(Etching Modeling)을 수행하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    밀도값의 크기를 기준으로, 상기 제1 내지 제N 유니크 패턴을 복수의 밀도값 그룹으로 분류하는 것을 더 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    각각의 상기 복수의 밀도값 그룹에 대하여, 패턴수가 가장 큰 유니크 패턴을 각각 선택하여 제1 샘플링 동작을 수행하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    각각의 상기 복수의 밀도값 그룹에 대하여, 동일한 수의 유니크 패턴을 각각 선택하여 제2 샘플링 동작을 수행하고,
    상기 제2 샘플링 동작에 의해 선택된 유니크 패턴들의 패턴수의 총합은 미리 정해진 수보다 큰 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1 유니크 패턴은 서로 동일한 패턴 형태를 갖는 제1 및 제2 패턴은 포함하고,
    상기 제2 유니크 패턴은 서로 상이한 패턴 형태를 갖는 제3 및 제4 패턴을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 샘플링 패턴에 대한 ACI(After Cleaning Inspection) SEM(Scannig Electron Microscope) 이미지를 추출하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 ACI SEM 이미지의 엣지를 나타내는 EP(Edge Placement) 데이터를 추출하고,
    상기 샘플링 패턴에 대한 ADI(After Development Inspection) SEM 이미지를 제공받고, 상기 EP 데이터와 상기 ADI SEM 이미지를 기초로 상기 엣칭 모델링을 수행하는 반도체 장치 제조 방법.
  8. 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴에 대한 ACI(After Cleaning Inspection) SEM(Scannig Electron Microscope) 이미지를 제공받되, 상기 N은 2 이상의 자연수이고,
    상기 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링하고,
    상기 일부 유니크 패턴에 대응하는 상기 복수의 패턴의 샘플링 패턴에 대하여, 상기 ACI SEM 이미지의 엣지를 나타내는 EP(Edge Placement) 데이터를 추출하고,
    상기 EP 데이터에 대하여 엣칭 모델링을 수행하는 것을 포함하고,
    상기 복수의 패턴에 대응하는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공받고,
    상기 레이아웃 데이터로부터, 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값(Density) 및 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수(Population)를 계산하는 것을 더 포함하고,
    상기 제1 내지 제N 밀도값과 상기 제1 내지 제N 패턴수를 기초로, 상기 샘플링 동작을 수행하는 반도체 장치 제조 방법.
  9. 삭제
  10. 제1 내지 제N 유니크 패턴(Unique Pattern)을 통해 구현되는 복수의 패턴 데이터들을 포함하는 레이아웃 데이터를 제공하는 레이아웃 프로세싱 시스템으로, 상기 N은 2이상의 자연수인 레이아웃 프로세싱 시스템;
    상기 레이아웃 데이터를 제공받아, 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 밀도값 및 각각의 상기 제1 내지 제N 유니크 패턴에 대한 각각의 제1 내지 제N 패턴수를 계산하고, 상기 제1 내지 제N 밀도값과 상기 제1 내지 제N 패턴수를 기초로 상기 제1 내지 제N 유니크 패턴 중 일부 유니크 패턴을 선택하여 샘플링을 수행하는 샘플 선택 모듈; 및
    상기 일부 유니크 패턴에 대응하는 상기 복수의 패턴 데이터의 샘플링 패턴에 대하여 엣칭 모델링을 수행하는 엣칭 모델링 모듈을 포함하는 엣칭 모델링 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116467990B (zh) * 2022-08-01 2023-12-01 先进半导体材料(安徽)有限公司 刻蚀仿真方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020156777A1 (en) 2019-01-29 2020-08-06 Asml Netherlands B.V. Method and apparatus for layout pattern selection

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6954911B2 (en) 2002-05-01 2005-10-11 Synopsys, Inc. Method and system for simulating resist and etch edges
KR20070109117A (ko) 2006-05-09 2007-11-15 주식회사 하이닉스반도체 마스크 제작 방법
KR20090069093A (ko) 2007-12-24 2009-06-29 주식회사 하이닉스반도체 반도체 소자 형성 방법
JP5356089B2 (ja) 2009-03-27 2013-12-04 シャープ株式会社 エッチング近接効果補正モデルの作成方法、エッチング近接効果補正モデル、マスクパターンの補正方法、フォトマスク、半導体装置の製造方法、および半導体装置
US8255838B2 (en) 2010-01-15 2012-08-28 Synopsys, Inc. Etch-aware OPC model calibration by using an etch bias filter
KR101855803B1 (ko) 2012-02-22 2018-05-10 삼성전자주식회사 식각 근접 보정방법
JP2016038550A (ja) 2014-08-11 2016-03-22 マイクロン テクノロジー, インク. 半導体装置の設計方法
US10197908B2 (en) 2016-06-21 2019-02-05 Lam Research Corporation Photoresist design layout pattern proximity correction through fast edge placement error prediction via a physics-based etch profile modeling framework
US10254641B2 (en) * 2016-12-01 2019-04-09 Lam Research Corporation Layout pattern proximity correction through fast edge placement error prediction
CN110325924B (zh) 2017-02-24 2021-09-07 Asml荷兰有限公司 蚀刻偏差表征及其使用方法
US10534257B2 (en) 2017-05-01 2020-01-14 Lam Research Corporation Layout pattern proximity correction through edge placement error prediction
KR102415583B1 (ko) 2017-06-30 2022-07-04 삼성전자주식회사 Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20190048491A (ko) * 2017-10-31 2019-05-09 삼성전자주식회사 식각 효과 예측 방법 및 입력 파라미터 결정 방법
US11314172B2 (en) * 2018-03-20 2022-04-26 Asml Netherlands B.V. Instant tuning method for accelerating resist and etch model calibration
JP7144244B2 (ja) * 2018-08-31 2022-09-29 株式会社日立ハイテク パターン検査システム
US11815820B2 (en) * 2019-03-21 2023-11-14 Asml Netherlands B.V. Training method for machine learning assisted optical proximity error correction
US20230100578A1 (en) * 2020-02-12 2023-03-30 Asml Netherlands B.V. Method for determining a mask pattern comprising optical proximity corrections using a trained machine learning model
KR20220001262A (ko) * 2020-06-29 2022-01-05 삼성전자주식회사 반도체 공정의 근접 보정 방법
US20230081446A1 (en) * 2021-09-10 2023-03-16 Applied Materials, Inc. Using elemental maps information from x-ray energy-dispersive spectroscopy line scan analysis to create process models

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020156777A1 (en) 2019-01-29 2020-08-06 Asml Netherlands B.V. Method and apparatus for layout pattern selection

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