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KR102763816B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR102763816B1
KR102763816B1 KR1020200081645A KR20200081645A KR102763816B1 KR 102763816 B1 KR102763816 B1 KR 102763816B1 KR 1020200081645 A KR1020200081645 A KR 1020200081645A KR 20200081645 A KR20200081645 A KR 20200081645A KR 102763816 B1 KR102763816 B1 KR 102763816B1
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Abstract

낮은 공정 난이도로 미세 회로 패턴이 구현되는 반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는, 기판 상에, 제1 방향으로 나란히 연장되는 복수의 제1 도전 패턴들, 기판 상에, 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 복수의 제2 도전 패턴들, 복수의 제1 도전 패턴들 사이 및 복수의 제2 도전 패턴들 사이에, 기판과 접속되는 복수의 매몰 콘택들, 및 복수의 매몰 콘택들 상에, 각각의 매몰 콘택과 접속되는 랜딩 패드를 포함하되, 랜딩 패드는, 평면적 관점에서 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 제2 측면을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터(capacitor)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 메모리 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화되어 가고 있다. 이를 보상하기 위해 개별 회로 패턴들의 종횡비가 점점 증가하고 있으나, 증가된 종횡비는 공정 난이도를 증가시키며 패턴 쓰러짐과 같은 불량을 발생시키는 원인이 된다.
본 발명이 해결하고자 하는 기술적 과제는 낮은 공정 난이도로 미세 회로 패턴이 구현되는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 낮은 공정 난이도로 미세 회로 패턴이 구현되는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 나란히 연장되는 복수의 제1 도전 패턴들, 기판 상에, 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 복수의 제2 도전 패턴들, 복수의 제1 도전 패턴들 사이 및 복수의 제2 도전 패턴들 사이에, 기판과 접속되는 복수의 매몰 콘택들, 및 복수의 매몰 콘택들 상에, 각각의 매몰 콘택과 접속되는 랜딩 패드를 포함하되, 랜딩 패드는, 평면적 관점에서 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 제2 측면을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 제1 도전 패턴, 제1 도전 패턴의 일측의 기판 상에, 기판과 접속되는 제1 매몰 콘택, 제1 도전 패턴의 타측의 기판 상에, 기판과 접속되는 제2 매몰 콘택, 제1 매몰 콘택과 접속되는 제1 랜딩 패드, 제2 매몰 콘택과 접속되는 제2 랜딩 패드, 및 제1 랜딩 패드 및 제2 랜딩 패드와 각각 접속되는 커패시터들을 포함하되, 제1 랜딩 패드는, 평면적 관점에서 제1 방향과 예각을 이루는 제1 측면을 포함하고, 제2 랜딩 패드는, 제1 측면과 공면(共面)에 배치되는 제2 측면을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 내에, 복수의 활성 영역들을 정의하는 소자 분리막, 기판 내에, 각각의 활성 영역과 교차하는 제1 방향으로 연장되는 워드 라인, 기판 상에, 각각의 활성 영역과 접속되며, 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 비트 라인의 측면 상에, 각각의 활성 영역과 각각 접속되는 복수의 매몰 콘택들, 복수의 매몰 콘택들 상에, 각각의 매몰 콘택과 각각 접속되는 복수의 랜딩 패드들, 및 각각의 랜딩 패드와 각각 접속되는 복수의 커패시터들을 포함하되, 복수의 랜딩 패드들은 벌집(honeycomb) 구조로 배열되고, 각각의 랜딩 패드는, 평면적 관점에서 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 제2 측면을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에, 제1 방향으로 나란히 연장되는 복수의 제1 도전 패턴들을 형성하고, 기판 상에, 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 복수의 제2 도전 패턴들을 형성하고, 복수의 제1 도전 패턴들 사이 및 복수의 제2 도전 패턴들 사이에, 기판과 접속되는 복수의 매몰 콘택들을 형성하고, 복수의 매몰 콘택들 상에, 복수의 매몰 콘택들 중 적어도 2개의 매몰 콘택들과 중첩되며, 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 예비 랜딩 패드를 형성하고, 예비 랜딩 패드를 패터닝하여, 적어도 2개의 매몰 콘택들과 각각 접속되는 랜딩 패드들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 셀 영역 및 코어/페리 영역을 설명하기 위한 부분 레이아웃도이다.
도 3은 도 2의 A-A 및 B-B를 따라서 절단한 단면도들이다.
도 4는 도 2의 C-C를 따라서 절단한 단면도이다.
도 5는 도 2의 D-D를 따라서 절단한 단면도이다.
도 6은 도 2 내지 도 5의 랜딩 패드를 설명하기 위한 부분 레이아웃도이다.
도 7 도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 부분 레이아웃도들이다.
도 12 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 5를 참조하여, 몇몇 실시예에 따른 반도체 메모리 장치를 설명한다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 셀 영역 및 코어/페리 영역을 설명하기 위한 부분 레이아웃도이다. 도 3은 도 2의 A-A 및 B-B를 따라서 절단한 단면도들이다. 도 4는 도 2의 C-C를 따라서 절단한 단면도이다. 도 5는 도 2의 D-D를 따라서 절단한 단면도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 셀 영역(CELL) 및 코어/페리 영역(CORE/PERI)을 포함한다.
셀 영역(CELL)에는 후술되는 소자 분리막(110), 베이스 절연막(120), 워드 라인(WL), 비트 라인(BL), 다이렉트 콘택(DC), 비트 라인 스페이서(140), 매몰 콘택(BC), 랜딩 패드(LP) 및 커패시터(190) 등이 형성되어, 기판(100) 상에 반도체 메모리 소자들을 구현할 수 있다.
코어/페리 영역(CORE/PERI)은 셀 영역(CELL) 주변에 배치될 수 있다. 예를 들어, 코어/페리 영역(CORE/PERI)은 셀 영역(CELL)을 둘러쌀 수 있다. 코어/페리 영역(CORE/PERI)에는 후술되는 제3 도전 패턴(230) 및 배선 패턴(BP) 등과 같은 제어 소자들 및 더미 소자들이 형성되어, 셀 영역(CELL)에 형성된 반도체 메모리 소자들의 기능을 제어할 수 있다.
도 2 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 기판(100), 소자 분리막(110), 베이스 절연막(120), 워드 라인(WL), 비트 라인(BL), 다이렉트 콘택(DC), 비트 라인 스페이서(140), 매몰 콘택(BC), 랜딩 패드(LP), 커패시터(190), 제3 도전 패턴(230) 및 배선 패턴(BP)을 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판이다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 반도체 메모리 장치의 디자인 룰이 감소함에 따라, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 활성 영역(AR)은 제1 방향(X) 및 제2 방향(Y)이 연장되는 평면에서, 제1 방향(X) 및 제2 방향(Y)과 다른 제3 방향(D1)으로 연장되는 바 형태일 수 있다. 몇몇 실시예에서, 제3 방향(D1)은 제1 방향(X)과 제1 예각(θ1)을 이룰 수 있다. 제1 예각(θ1)은 예를 들어, 60°일 수 있으나, 이에 제한되는 것은 아니다.
활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수의 활성 영역(AR)들 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
활성 영역(AR)은 불순물을 포함하여 소오스/드레인 영역으로 기능할 수 있다. 몇몇 실시예에서, 활성 영역(AR)의 중심은 다이렉트 콘택(DC)에 의해 비트 라인(BL)과 접속될 수 있고, 활성 영역(AR)의 양단은 매몰 콘택(BC) 및 랜딩 패드(LP)에 의해 커패시터(190)와 접속될 수 있다.
소자 분리막(110)은 복수의 활성 영역(AR)들을 정의할 수 있다. 도 2 내지 도 5에서, 소자 분리막(110)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
베이스 절연막(120)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 몇몇 실시예에서, 베이스 절연막(120)은 다이렉트 콘택(DC) 및 매몰 콘택(BC)이 형성되지 않은 영역에서 기판(100)의 상면 및 소자 분리막(110)의 상면을 따라 연장될 수 있다.
베이스 절연막(120)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 베이스 절연막(120)은 기판(100) 상에 차례로 적층되는 제1 절연막(122), 제2 절연막(124) 및 제3 절연막(126)을 포함할 수 있다.
제1 절연막(122)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(124)은 제1 절연막(122)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(124)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(126)은 제2 절연막(124)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(126)은 실리콘 산화물을 포함할 수 있다.
워드 라인(WL)은 활성 영역(AR) 및 비트 라인(BL)을 가로질러 제1 방향(X)으로 길게 연장될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 워드 라인(WL)은 활성 영역(AR)을 비스듬하게 가로지르고, 비트 라인(BL)을 수직하게 가로지를 수 있다. 워드 라인(WL)은 후술되는 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이에 개재될 수 있다. 워드 라인(WL)은 복수 개로 서로 평행하게 연장될 수 있다. 예를 들어, 등간격으로 이격되어 제1 방향(X)으로 연장되는 복수의 워드 라인(WL)들이 형성될 수 있다.
도 4 및 도 5에 도시된 것처럼, 워드 라인(WL)은 제1 도전 패턴(160)을 포함할 수 있다. 제1 도전 패턴(160)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 제1 도전 패턴(160)은 기판(100) 상에 차례로 적층되는 제1 서브 도전 패턴(164) 및 제2 서브 도전 패턴(166)을 포함할 수 있다. 제1 서브 도전 패턴(164) 및 제2 서브 도전 패턴(166)은 예를 들어, 각각 금속, 폴리실리콘 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전 패턴(160)과 기판(100) 사이에는 워드 라인 유전막(162)은 개재될 수 있다. 워드 라인 유전막(162)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전 패턴(160) 상에는 워드 라인 캡핑 패턴(168)이 형성될 수 있다. 워드 라인 캡핑 패턴(168)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 워드 라인(WL)은 기판(100) 내에 매립될 수 있다. 예를 들어, 기판(100)은 제1 방향(X)으로 연장되는 워드 라인 트렌치(WT)를 포함할 수 있다. 워드 라인 유전막(162)은 워드 라인 트렌치(WT)의 프로파일을 따라 연장될 수 있다. 제1 도전 패턴(160)은 워드 라인 유전막(162) 상에서 워드 라인 트렌치(WT)의 일부를 채울 수 있다. 워드 라인 캡핑 패턴(168)은 제1 도전 패턴(160) 상에서 워드 라인 트렌치(WT)의 다른 일부를 채울 수 있다. 이에 따라, 제1 도전 패턴(160)의 상면은 기판(100)의 상면보다 낮게 형성될 수 있다.
비트 라인(BL)은 기판(100), 소자 분리막(110) 및 베이스 절연막(120) 상에 형성될 수 있다. 비트 라인(BL)은 활성 영역(AR) 및 워드 라인(WL)을 가로질러 제2 방향(Y)으로 길게 연장될 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인(WL)을 수직하게 가로지를 수 있다. 비트 라인(BL)은 복수 개로 서로 평행하게 연장될 수 있다. 예를 들어, 등간격으로 이격되어 제2 방향(Y)으로 연장되는 복수의 비트 라인(BL)들이 형성될 수 있다.
도 3에 도시된 것처럼, 비트 라인(BL)은 제2 도전 패턴(130)을 포함할 수 있다. 제2 도전 패턴(130)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 제2 도전 패턴(130)은 기판(100) 상에 차례로 적층되는 제3 서브 도전 패턴(132), 제4 서브 도전 패턴(134) 및 제5 서브 도전 패턴(136)을 포함할 수 있다.
제3 서브 도전 패턴(132), 제4 서브 도전 패턴(134) 및 제5 서브 도전 패턴(136)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제3 서브 도전 패턴(132)은 폴리실리콘을 포함할 수 있고, 제4 서브 도전 패턴(134)은 TiSiN을 포함할 수 있고, 제5 서브 도전 패턴(136)은 텅스텐을 포함할 수 있다.
제2 도전 패턴(130) 상에는 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)이 차례로 형성될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 제2 도전 패턴(130)의 상면을 따라 연장될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 콘택(DC)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 다이렉트 콘택(DC)은 베이스 절연막(120)을 관통하여 기판(100)의 활성 영역(AR)과 비트 라인(BL)을 연결할 수 있다. 예를 들어, 기판(100)은 제1 콘택 트렌치(CT1)를 포함할 수 있다. 제1 콘택 트렌치(CT1)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다. 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1) 내에 형성되어, 기판(100)의 활성 영역(AR)과 제2 도전 패턴(130)을 연결할 수 있다.
몇몇 실시예에서, 제1 콘택 트렌치(CT1)는 각각의 활성 영역(AR)의 중심을 노출시킬 수 있다. 이에 따라, 다이렉트 콘택(DC)은 활성 영역(AR)의 중심과 접속될 수 있다. 몇몇 실시예에서, 제1 콘택 트렌치(CT1)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제1 콘택 트렌치(CT1)는 활성 영역(AR)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)의 폭은 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 도 3에 도시된 것처럼, 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1)에 의해 노출되는 기판(100)의 일부와만 접촉할 수 있다. 몇몇 실시예에서, 비트 라인(BL)의 폭 또한 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 비트 라인(BL)의 폭은 다이렉트 콘택(DC)의 폭과 동일할 수 있다.
다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인(BL)은 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 다이렉트 콘택(DC)과 접속되는 기판(100)의 활성 영역(AR)은 워드 라인(WL)을 포함하는 반도체 소자의 소오스/드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)은 제3 서브 도전 패턴(132)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니고, 제조 공정에 따라 다이렉트 콘택(DC)은 제3 서브 도전 패턴(132)과 다른 물질을 포함할 수도 있다.
비트 라인 스페이서(140)는 비트 라인(BL)의 측면 상에 형성될 수 있다. 비트 라인 스페이서(140)는 비트 라인(BL)의 측면을 따라 연장될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 비트 라인 스페이서(140)는 제2 방향(Y)으로 길게 연장될 수 있다.
몇몇 실시예에서, 비트 라인 스페이서(140)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 예를 들어, 비트 라인 스페이서(140)는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)를 포함할 수 있다.
제1 스페이서(141)는 비트 라인(BL)의 측면을 따라 연장될 수 있다. 예를 들어, 제1 스페이서(141)는 제2 도전 패턴(130), 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)의 측면을 따라 연장될 수 있다.
제1 스페이서(141)는 제1 콘택 트렌치(CT1)가 형성되지 않은 영역에서, 제1 스페이서(141)는 비트 라인(BL)의 측면 및 베이스 절연막(120)의 상면을 따라 연장될 수 있다. 제1 콘택 트렌치(CT1)가 형성된 영역에서, 제1 스페이서(141)는 비트 라인(BL)의 측면, 다이렉트 콘택(DC)의 측면 및 제1 콘택 트렌치(CT1)를 따라 연장될 수 있다. 몇몇 실시예에서, 제1 스페이서(141)는 비트 라인(BL) 및 다이렉트 콘택(DC)과 접촉할 수 있다.
제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내의 제1 스페이서(141) 상에 형성될 수 있다. 예를 들어, 제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내에서 제1 스페이서(141)의 프로파일을 따라 연장될 수 있다.
제3 스페이서(143)는 제1 콘택 트렌치(CT1) 내의 제2 스페이서(142) 상에 형성될 수 있다. 제3 스페이서(143)는 제1 스페이서(141) 및 제2 스페이서(142)가 형성되고 남은 제1 콘택 트렌치(CT1)의 영역을 채울 수 있다.
제4 스페이서(144)는 제2 스페이서(142) 및 제3 스페이서(143) 상에 형성될 수 있다. 제4 스페이서(144)는 비트 라인(BL)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제4 스페이서(144)는 제1 스페이서(141)의 측면의 일부를 따라 연장될 수 있다.
제5 스페이서(145)는 제3 스페이서(143) 상에 형성될 수 있다. 제5 스페이서(145)는 비트 라인(BL)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제5 스페이서(145)는 제4 스페이서(144)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제5 스페이서(145)의 하면은 제3 스페이서(143)의 최상면보다 낮게 형성될 수 있다. 예를 들어, 제5 스페이서(145)의 하부는 제3 스페이서(143) 내에 매립되는 형태를 가질 수 있다.
제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)는 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 예시적으로, 제1 스페이서(141)는 실리콘 질화물을 포함할 수 있고, 제2 스페이서(142)는 실리콘 산화물을 포함할 수 있고, 제3 스페이서(143)는 실리콘 질화물을 포함할 수 있고, 제4 스페이서(144)는 실리콘 산화물을 포함할 수 있고, 제5 스페이서(145)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 비트 라인 스페이서(140)는 에어 스페이서를 포함할 수 있다. 에어 스페이서(140A)는 에어(air) 또는 보이드(void)로 이루어질 수 있다. 에어 스페이서(140A)는 실리콘 산화물보다 유전 상수가 작으므로, 몇몇 실시예에 따른 반도체 메모리 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 예를 들어, 제4 스페이서(144)는 에어 스페이서일 수 있다.
매몰 콘택(BC)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 매몰 콘택(BC)은 베이스 절연막(120)을 관통하여 기판(100)의 활성 영역(AR)과 후술되는 랜딩 패드(LP)를 연결할 수 있다. 예를 들어, 기판(100)은 제2 콘택 트렌치(CT2)를 포함할 수 있다. 제2 콘택 트렌치(CT2)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다. 매몰 콘택(BC)은 제2 콘택 트렌치(CT2) 내에 형성되어, 기판(100)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다.
몇몇 실시예에서, 제2 콘택 트렌치(CT2)는 각각의 활성 영역(AR)의 양단을 노출시킬 수 있다. 이에 따라, 매몰 콘택(BC)은 활성 영역(AR)의 양단과 접속될 수 있다. 몇몇 실시예에서, 제2 콘택 트렌치(CT2)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제2 콘택 트렌치(CT2)는 활성 영역(AR)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
매몰 콘택(BC)은 비트 라인(BL)의 측면 상에 형성될 수 있다. 또한, 매몰 콘택(BC)은 비트 라인 스페이서(140)에 의해 비트 라인(BL)으로부터 이격될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 매몰 콘택(BC)은 비트 라인 스페이서(140)의 측면을 따라 연장될 수 있다. 제1 방향(X)을 따라 배열되는 복수의 매몰 콘택(BC)들은, 제2 방향(Y)으로 길게 연장되는 비트 라인(BL) 및 비트 라인 스페이서(140)에 의해 서로 이격될 수 있다. 몇몇 실시예에서, 매몰 콘택(BC)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다.
매몰 콘택(BC)은 워드 라인(WL)의 측면 상에 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 워드 라인 캡핑 패턴(168) 상에 제1 방향(X)으로 길게 연장되는 절연 펜스(170)가 형성될 수 있다. 매몰 콘택(BC)은 워드 라인 캡핑 패턴(168)의 측면 또는 절연 펜스(170)의 측면을 따라 연장될 수 있다. 제2 방향(Y)을 따라 배열되는 복수의 매몰 콘택(BC)들은, 제1 방향(X)으로 길게 연장되는 워드 라인 캡핑 패턴(168) 및/또는 절연 펜스(170)에 의해 서로 이격될 수 있다.
매몰 콘택(BC)은 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 복수의 매몰 콘택(BC)들은 복수의 비트 라인(BL)들 사이 및 복수의 워드 라인(WL)들 사이에 개재될 수 있다. 몇몇 실시예에서, 매몰 콘택(BC)들은 격자(lattice) 구조로 배열될 수 있다.
매몰 콘택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 콘택(BC)은 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 콘택(BC)과 접속되는 기판(100)의 활성 영역(AR)은 워드 라인(WL)을 포함하는 반도체 소자의 소오스/드레인 영역으로 기능할 수 있다. 매몰 콘택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 콘택(BC) 상에 형성될 수 있다. 랜딩 패드(LP)는 매몰 콘택(BC)과 중첩되도록 배치될 수 있다. 여기서, 중첩이란, 기판(100)의 상면과 수직하는 수직 방향(Z)에서 중첩됨을 의미한다. 랜딩 패드(LP)는 매몰 콘택(BC)의 상면과 접속되어 기판(100)의 활성 영역(AR)과 후술되는 커패시터(190)를 연결할 수 있다.
몇몇 실시예에서, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 비트 라인(BL)의 일부와 중첩되도록 배치될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 제2 비트 라인 캡핑 패턴(139)의 일부와 중첩될 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 높게 형성될 수 있다. 이에 따라, 랜딩 패드(LP)는 제2 비트 라인 캡핑 패턴(139)의 상면의 일부를 덮을 수 있다.
랜딩 패드(LP)는 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 복수의 랜딩 패드(LP)들을 정의하는 패드 트렌치(PT)가 형성될 수 있다. 몇몇 실시예에서, 패드 트렌치(PT)의 일부는 제2 비트 라인 캡핑 패턴(139)의 일부를 노출시킬 수 있다. 예를 들어, 패드 트렌치(PT)는 랜딩 패드(LP)의 상면으로부터 연장되어, 그 하면이 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮도록 형성될 수 있다. 이에 따라, 복수의 랜딩 패드(LP)들은 제2 비트 라인 캡핑 패턴(139) 및 패드 트렌치(PT)에 의해 서로 분리될 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 후술되는 커패시터(190)는 매몰 콘택(BC) 및 랜딩 패드(LP)를 통해 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 랜딩 패드(LP)들은 벌집(honeycomb) 구조로 배열될 수 있다. 또한, 각각의 랜딩 패드(LP)는 평면적 관점에서 제1 방향(X) 및 제2 방향(Y)과 다른 제4 방향(D2)으로 연장되는 측면을 포함할 수 있다. 이에 관하여는, 도 6에 관한 설명에서 보다 구체적으로 후술한다.
몇몇 실시예에서, 패드 트렌치(PT)를 채우는 제1 층간 절연막(180)이 형성될 수 있다. 제1 층간 절연막(180)은 랜딩 패드(LP) 및 제2 비트 라인 캡핑 패턴(139) 상에 형성될 수 있다. 이에 따라, 제1 층간 절연막(180)은 복수의 고립 영역들을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다.
제1 층간 절연막(180)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)들을 서로 전기적으로 분리할 수 있다. 예를 들어, 제1 층간 절연막(180)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터(190)는 제1 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 랜딩 패드(LP)의 상면과 접속될 수 있다. 예를 들어, 제1 층간 절연막(180)은 랜딩 패드(LP)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다. 커패시터(190)는 제1 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 이에 따라, 커패시터(190)는 매몰 콘택(BC) 및 랜딩 패드(LP)를 통해 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 비트 라인(BL) 및 워드 라인(WL)에 의해 제어되어 데이터를 저장할 수 있다.
몇몇 실시예에서, 커패시터(190)는 하부 전극(192), 커패시터 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 커패시터(190)는 하부 전극(192) 및 상부 전극(196) 사이에 발생된 전위차를 이용하여 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
하부 전극(192) 및 상부 전극(196)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(194)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 도전 패턴(230)은 코어/페리 영역(CORE/PERI)의 기판(100) 상에 형성될 수 있다. 제3 도전 패턴(230)은 셀 영역(CELL)에 형성된 반도체 메모리 소자들의 기능을 제어할 수 있다. 예를 들어, 제3 도전 패턴(230)은 트랜지스터를 구성하는 게이트 전극으로 기능할 수 있다.
도 2에서, 제3 도전 패턴(230)은 고립된 아일랜드형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제3 도전 패턴(230)은 제1 방향(X) 또는 제2 방향(Y)으로 길게 연장되는 형상을 가질 수도 있다.
제3 도전 패턴(230)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 예를 들어, 제3 도전 패턴(230)은 기판(100) 상에 차례로 적층되는 제6 서브 도전 패턴(232), 제7 서브 도전 패턴(234) 및 제8 서브 도전 패턴(236)을 포함할 수 있다.
제6 서브 도전 패턴(232), 제7 서브 도전 패턴(234) 및 제8 서브 도전 패턴(236)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제6 서브 도전 패턴(232)은 폴리실리콘을 포함할 수 있고, 제7 서브 도전 패턴(234)은 TiSiN을 포함할 수 있고, 제8 서브 도전 패턴(236)은 텅스텐을 포함할 수 있다.
몇몇 실시예에서, 제2 도전 패턴(130)과 제3 도전 패턴(230)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제3 서브 도전 패턴(132)과 제6 서브 도전 패턴(232)은 서로 동일한 물질을 포함할 수 있고, 제4 서브 도전 패턴(134)과 제7 서브 도전 패턴(234)은 서로 동일한 물질을 포함할 수 있고, 제5 서브 도전 패턴(136)과 제8 서브 도전 패턴(236)은 서로 동일한 물질을 포함할 수 있다.
제3 도전 패턴(230)과 기판(100) 사이에는 게이트 유전막(220)이 개재될 수 있다. 게이트 유전막(220)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 절연막(122)과 게이트 유전막(220)은 동일 레벨에서 형성될 수 있다.
제3 도전 패턴(230) 상에는 게이트 캡핑 패턴(238)이 형성될 수 있다. 게이트 캡핑 패턴(238)은 제3 도전 패턴(230)의 상면을 따라 연장될 수 있다. 게이트 캡핑 패턴(238)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 비트 라인 캡핑 패턴(138)과 게이트 캡핑 패턴(238)은 동일 레벨에서 형성될 수 있다.
제3 도전 패턴(230)의 측면 상에는 게이트 스페이서(240)가 형성될 수 있다. 게이트 스페이서(240)는 제3 도전 패턴(230)의 측면 및/또는 게이트 캡핑 패턴(238)의 측면을 따라 연장될 수 있다. 게이트 스페이서(240)는 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 기판(100)의 상면, 소자 분리막(110)의 상면 및 게이트 스페이서(240)의 측면을 따라 연장되는 제1 라이너막(225)이 형성될 수 있다. 제1 라이너막(225)은 식각 저지막으로 기능할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 기판(100) 상에 차례로 적층되는 제2 층간 절연막(250) 및 제3 층간 절연막(239)이 형성될 수 있다. 예를 들어, 제2 층간 절연막(250)은 제1 라이너막(225)의 상면 및 측면을 덮을 수 있다. 제3 층간 절연막(239)은 게이트 캡핑 패턴(238)의 상면 및 제2 층간 절연막(250)의 상면을 덮을 수 있다.
배선 패턴(BP)은 제3 도전 패턴(230) 상에 형성될 수 있다. 예를 들어, 배선 패턴(BP)은 제2 층간 절연막(250)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 배선 패턴(BP)은 바이패스 배선일 수 있다. 배선 패턴(BP)은 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 배선 패턴(BP)과 제2 층간 절연막(250) 사이에 제2 라이너막(241)이 형성될 수 있다. 제2 라이너막(241)은 제2 층간 절연막(250)의 상면을 따라 연장될 수 있다. 제2 라이너막(241)은 식각 저지막으로 기능할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 스페이서(141)와 제2 라이너막(241)은 동일 레벨에서 형성될 수 있다.
배선 패턴(BP) 상에는 제4 층간 절연막(280)이 형성될 수 있다. 제4 층간 절연막(280)은 배선 패턴(BP)의 상면을 덮도록 형성될 수 있다. 몇몇 실시예에서, 제4 층간 절연막(280)은 제1 층간 절연막(180)과 동일 레벨에서 형성될 수 있다.
이하에서, 도 6을 참조하여, 몇몇 실시예에 따른 반도체 메모리 장치의 랜딩 패드를 보다 구체적으로 설명한다.
도 6은 도 2 내지 도 5의 랜딩 패드를 설명하기 위한 부분 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 6에서는 매몰 콘택(BC) 및 랜딩 패드(LP)를 제외한 다른 구성들은 생략하여 도시한다.
도 6을 참조하면, 각각의 매몰 콘택(BC)과 각각 접속되는 복수의 랜딩 패드(LP)들이 형성될 수 있다.
예를 들어, 복수의 매몰 콘택(BC)들은 서로 인접하는 제1 매몰 콘택(BC1) 및 제2 매몰 콘택(BC2)을 포함할 수 있다. 제1 매몰 콘택(BC1) 및 제2 매몰 콘택(BC2)은 예시적으로, 제2 방향(Y)을 따라 배열될 수 있다.
복수의 랜딩 패드(LP)들은 제1 매몰 콘택(BC1)과 접속되는 제1 랜딩 패드(LP1) 및 제2 매몰 콘택(BC2)과 접속되는 제2 랜딩 패드(LP2)를 포함할 수 있다. 몇몇 실시예에서, 제1 랜딩 패드(LP1)와 제2 랜딩 패드(LP2)는 제1 방향(X) 및 제2 방향(Y)과 다른 제4 방향(D2)을 따라 배열될 수 있다.
몇몇 실시예에서, 제4 방향(D2)은 제1 방향(X)과 제2 예각(θ2)을 이룰 수 있다. 도 2 및 도 6에서, 제2 예각(θ2)은 제1 예각(θ1)보다 작은 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 예각(θ2)은 제1 예각(θ1) 이상일 수도 있다. 바람직하게는, 제2 예각(θ2)은 60° 이상일 수 있다.
제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)는 각각 평면적 관점에서 제1 방향(X) 및 제2 방향(Y)과 다른 제4 방향(D2)으로 연장되는 측면을 포함할 수 있다. 예를 들어, 제1 랜딩 패드(LP1)는 제1 내지 제4 측면(LS11, LS12, LS13, LS14)을 포함할 수 있고, 제2 랜딩 패드(LP2)는 제5 내지 제8 측면(LS21, LS22, LS23, LS24)을 포함할 수 있다. 제1 내지 제4 측면(LS11, LS12, LS13, LS14)은 평면적 관점에서 폐곡선을 형성할 수 있고, 제5 내지 제8 측면(LS21, LS22, LS23, LS24)은 평면적 관점에서 폐곡선을 형성할 수 있다.
제1 측면(LS11)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 제1 측면(LS11)은 평면을 포함할 수 있다. 예를 들어, 제1 측면(LS11)은 평면적 관점에서 직선을 형성할 수 있다.
제2 측면(LS12)은 제1 측면(LS11)으로부터 제4 방향(D2)으로 연장될 수 있다. 몇몇 실시예에서, 제2 측면(LS12)은 제1 측면(LS11)과 제2 예각(θ2)을 이룰 수 있다.
제3 측면(LS13)은 제2 측면(LS12)과 반대되며 제1 측면(LS11)으로부터 연장될 수 있다. 몇몇 실시예에서, 제3 측면(LS13)은 제2 측면(LS12)과 평행할 수 있다. 예를 들어, 제3 측면(LS13)은 제1 측면(LS11)으로부터 제4 방향(D2)으로 연장될 수 있다. 제3 측면(LS13)은 제1 측면(LS11)과 제1 둔각(θ3)을 이룰 수 있다. 바람직하게는, 제1 둔각(θ3)은 120° 이하일 수 있다. 제2 측면(LS12)과 제3 측면(LS13)이 평행한 경우에, 제2 예각(θ2)과 제1 둔각(θ3)의 합은 180°일 수 있다.
제4 측면(LS14)은 제1 측면(LS11)과 반대되며 제2 측면(LS12)과 제3 측면(LS13)을 연결할 수 있다. 몇몇 실시예에서, 제4 측면(LS14)은 곡면을 포함할 수 있다. 예를 들어, 제4 측면(LS14)은 평면적 관점에서 볼록한 곡선을 형성할 수 있다. 이는, 제1 랜딩 패드(LP1)를 형성하는 식각 공정의 특성에 기인할 수 있다.
제5 측면(LS21)은 제1 측면(LS11)과 대향될 수 있다. 몇몇 실시예에서, 제5 측면(LS21)은 평면을 포함할 수 있다. 예를 들어, 제5 측면(LS21)은 평면적 관점에서 직선을 형성할 수 있다. 몇몇 실시예에서, 제5 측면(LS21)은 제1 측면(LS11)과 평행할 수 있다. 예를 들어, 제5 측면(LS21)은 제1 방향(X)으로 연장될 수 있다.
제6 측면(LS22)은 제5 측면(LS21)으로부터 제4 방향(D2)으로 연장될 수 있다. 몇몇 실시예에서, 제6 측면(LS22)은 제5 측면(LS21)과 제2 예각(θ2)을 이룰 수 있다. 이에 따라, 제1 측면(LS11)과 제5 측면(LS21)이 평행한 경우에, 제2 측면(LS12)과 제6 측면(LS22)은 평행할 수 있다. 몇몇 실시예에서, 제6 측면(LS22)은 제3 측면(LS13)과 공면(共面)에 배치될 수 있다. 즉, 제3 측면(LS13) 및 제6 측면(LS22)을 모두 포함하는 하나의 평면이 존재할 수 있다.
제7 측면(LS23)은 제6 측면(LS22)과 반대되며 제5 측면(LS21)으로부터 연장될 수 있다. 몇몇 실시예에서, 제7 측면(LS23)은 제6 측면(LS22)과 평행할 수 있다. 예를 들어, 제7 측면(LS23)은 제5 측면(LS21)으로부터 제4 방향(D2)으로 연장될 수 있다. 제7 측면(LS23)은 제5 측면(LS21)과 제2 둔각(θ4)을 형성할 수 있다. 바람직하게는, 제2 둔각(θ4)은 120° 이하일 수 있다. 제6 측면(LS22)과 제7 측면(LS23)이 평행한 경우에, 제2 예각(θ2)과 제2 둔각(θ4)의 합은 180°일 수 있다. 몇몇 실시예에서, 제7 측면(LS23)은 제2 측면(LS12)과 공면에 배치될 수 있다. 즉, 제2 측면(LS12) 및 제7 측면(LS23)을 모두 포함하는 하나의 평면이 존재할 수 있다.
몇몇 실시예에서, 제1 둔각(θ3)과 제2 둔각(θ4)은 서로 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제8 측면(LS24)은 제5 측면(LS21)과 반대되며 제6 측면(LS22)과 제7 측면(LS23)을 연결할 수 있다. 몇몇 실시예에서, 제8 측면(LS24)은 곡면을 포함할 수 있다. 예를 들어, 제8 측면(LS24)은 평면적 관점에서 볼록한 곡선을 형성할 수 있다. 이는, 제2 랜딩 패드(LP2)를 형성하는 식각 공정의 특성에 기인할 수 있다.
평면적 관점에서 제2 측면(LS12)의 길이는 제6 측면(LS22)의 길이와 동일하고, 제3 측면(LS13)의 길이는 제7 측면(LS23)의 길이와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 측면(LS12)의 길이는 제6 측면(LS22)의 길이보다 짧고, 제3 측면(LS13)의 길이는 제7 측면(LS23)의 길이보다 짧을 수도 있음은 물론이다.
제1 매몰 콘택(BC1)과 제2 매몰 콘택(BC2)은 제2 방향(Y)을 따라 배열되는 것만을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 매몰 콘택(BC1)과 제2 매몰 콘택(BC2)은 제1 방향(X)을 따라 배열될 수도 있다. 이러한 경우에, 제1 랜딩 패드(LP1)의 제1 측면(LS11) 및 제2 랜딩 패드(LP2)의 제5 측면(LS21)은 제2 방향(Y)으로 연장될 수 있다.
이하에서, 도 7 내지 도 11을 참조하여, 몇몇 실시예들에 따른 다양한 반도체 메모리 장치들을 설명한다.
도 7 내지 도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 부분 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 랜딩 패드(LP1)의 제4 측면(LS14) 제2 랜딩 패드(LP2)의 제8 측면(LS24)은 평면을 포함한다.
예를 들어, 제4 측면(LS14) 및 제8 측면(LS24)은 평면적 관점에서 직선을 형성할 수 있다. 이는, 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)를 형성하는 식각 공정의 특성에 기인할 수 있다.
도 7에서, 제4 측면(LS14)은 제2 측면(LS12) 및 제3 측면(LS13)과 직교하고, 제8 측면(LS24)은 제6 측면(LS22) 및 제7 측면(LS23)과 직교하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제4 측면(LS14)은 제2 측면(LS12)과 예각을 이루고, 제3 측면(LS13)과 둔각을 이룰 수도 있다. 마찬가지로, 제8 측면(LS24)은 제6 측면(LS22)과 예각을 이루고, 제7 측면(LS23)과 둔각을 이룰 수도 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 랜딩 패드(LP1)의 제1 내지 제3 측면(LS11, LS12, LS13)은 곡면에 의해 서로 연결되고, 제2 랜딩 패드(LP2)의 제5 내지 제7 측면(LS21, LS22, LS23)은 곡면에 의해 서로 연결된다.
예를 들어, 도 8의 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)는, 도 6의 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)에서 첨점이 제거된 형태를 가질 수 있다. 이러한 경우에, 각각의 랜딩 패드(LP)가 인접하는 다른 패턴(예를 들어, 다른 랜딩 패드(LP) 또는 다른 랜딩 패드(LP)와 접속되는 매몰 콘택(BC))과 접속되는 쇼트(short)를 방지할 수 있다. 첨점이 제거된 랜딩 패드(LP)는 예를 들어, 트리밍(trimming) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 복수의 랜딩 패드(LP)들은 제3 랜딩 패드(LP3)를 더 포함한다.
예를 들어, 복수의 매몰 콘택(BC)들은 제1 매몰 콘택(BC1)에 인접하는 제3 매몰 콘택(BC3)을 더 포함할 수 있다. 제1 매몰 콘택(BC1) 및 제3 매몰 콘택(BC3)은 예시적으로, 제2 방향(Y)을 따라 배열될 수 있다. 몇몇 실시에에서, 제2 매몰 콘택(BC2)은 제3 매몰 콘택(BC3)과 대각선 방향을 따라 배열될 수 있다.
제3 랜딩 패드(LP3)는 제3 매몰 콘택(BC3)과 접속될 수 있다. 몇몇 실시예에서, 제2 랜딩 패드(LP2), 제3 랜딩 패드(LP3) 및 제1 랜딩 패드(LP1)는 제4 방향(D2)을 따라 차례로 배열될 수 있다.
제3 랜딩 패드(LP3)는 평면적 관점에서 제4 방향(D2)으로 연장되는 측면을 포함할 수 있다. 예를 들어, 제3 랜딩 패드(LP3)는 제9 내지 제12 측면(LS31, LS32, LS33, LS34)을 포함할 수 있다. 제9 내지 제12 측면(LS31, LS32, LS33, LS34)은 평면적 관점에서 폐곡선을 형성할 수 있다.
제9 측면(LS31)은 제1 측면(LS11)과 대향될 수 있다. 몇몇 실시예에서, 제9 측면(LS31)은 평면을 포함할 수 있다. 예를 들어, 제9 측면(LS31)은 평면적 관점에서 직선을 형성할 수 있다. 몇몇 실시예에서, 제9 측면(LS31)은 제1 측면(LS11)과 평행할 수 있다. 예를 들어, 제9 측면(LS31)은 제1 방향(X)으로 연장될 수 있다.
제10 측면(LS32)은 제9 측면(LS31)으로부터 제4 방향(D2)으로 연장될 수 있다. 몇몇 실시예에서, 제10 측면(LS32)은 제9 측면(LS31)과 제2 예각(θ2)을 이룰 수 있다. 몇몇 실시에에서, 제9 측면(LS31)은 제3 측면(LS13) 및 제6 측면(LS22)과 공면에 배치될 수 있다. 즉, 제3 측면(LS13), 제6 측면(LS22) 및 제9 측면(LS31)을 모두 포함하는 하나의 평면이 존재할 수 있다.
제11 측면(LS33)은 제10 측면(LS32)과 반대되며 제9 측면(LS31)으로부터 연장될 수 있다. 몇몇 실시예에서, 제11 측면(LS33)은 제10 측면(LS32)과 평행할 수 있다. 예를 들어, 제11 측면(LS33)은 제9 측면(LS31)으로부터 제4 방향(D2)으로 연장될 수 있다. 몇몇 실시예에서, 제11 측면(LS33)은 제2 측면(LS12) 및 제7 측면(LS23)과 공면에 배치될 수 있다. 즉, 제2 측면(LS12), 제7 측면(LS23) 및 제11 측면(LS33)을 모두 포함하는 하나의 평면이 존재할 수 있다.
제12 측면(LS34)은 제5 측면(LS21)과 대향될 수 있다. 몇몇 실시예에서, 제12 측면(LS34)은 평면을 포함할 수 있다. 예를 들어, 제12 측면(LS34)은 평면적 관점에서 직선을 형성할 수 있다. 몇몇 실시예에서, 제12 측면(LS34)은 제5 측면(LS21)과 평행할 수 있다. 예를 들어, 제12 측면(LS34)은 제1 방향(X)으로 연장될 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 각각의 랜딩 패드(LP)는 마름모 형상을 갖는다.
몇몇 실시예에서, 도 6과 비교할 때, 제4 측면(LS14)은 제1 측면(LS11)과 평행할 수 있고, 제8 측면(LS24)은 제5 측면(LS21)과 평행할 수 있다. 예를 들어, 제4 측면(LS14) 및 제8 측면(LS24)은 제1 방향(X)으로 연장될 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 예각(θ2)은 제1 예각(θ1) 이상이다.
즉, 제4 방향(D2)은 제1 방향(X)과 제1 예각(θ1) 이상의 제2 예각(θ2)을 이룰 수 있다. 제2 예각(θ2)은 제1 예각(θ1)과 동일한 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이며, 제2 예각(θ2)은 제1 예각(θ1)보다 클 수도 있음은 물론이다.
예를 들어, 도 11의 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)는, 도 6의 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2)에서 제2 예각(θ2)이 증가된 형태를 가질 수 있다. 이러한 경우에, 각각의 랜딩 패드(LP)가 그에 대응되는 매몰 콘택(BC)과 접속되는 면적(예를 들어, 제1 랜딩 패드(LP1)와 제1 매몰 콘택(BC1)이 중첩되는 면적)이 증가될 수 있다. 이에 따라, 랜딩 패드(LP)와 매몰 콘택(BC) 간의 접속 신뢰성 및 전기 저항이 개선될 수 있다.
이하에서, 도 2 내지 도 5, 도 12 내지 도 25를 참조하여, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 12 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25는 각각 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 A-A 및 B-B를 따라서 절단한 단면도들이다.
도 12 및 도 13을 참조하면, 기판(100) 및 소자 분리막(110) 상에 베이스 절연막(120), 제1 도전막(332), 다이렉트 콘택(DC), 제2 도전막(334), 제3 도전막(336) 및 제1 캡핑막(338)을 형성한다.
예를 들어, 기판(100) 및 소자 분리막(110) 상에, 제1 절연막(122) 및 제1 도전막(332)이 차례로 형성될 수 있다. 몇몇 실시예에서, 셀 영역(CELL)의 제1 절연막(122) 상에, 제2 절연막(124) 및 제3 절연막(126)이 더 형성될 수 있다.
이어서, 셀 영역(CELL)의 기판(100) 내에, 활성 영역(AR)의 일부를 노출시키는 제1 콘택 트렌치(CT1)가 형성될 수 있다. 몇몇 실시예에서, 제1 콘택 트렌치(CT1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 이어서, 제1 콘택 트렌치(CT1)를 채우는 다이렉트 콘택(DC)이 형성될 수 있다.
이어서, 제1 도전막(332) 및 다이렉트 콘택(DC) 상에, 제2 도전막(334), 제3 도전막(336) 및 제1 캡핑막(338)이 차례로 형성될 수 있다.
도 14 및 도 15를 참조하면, 제1 도전막(332), 다이렉트 콘택(DC), 제2 도전막(334), 제3 도전막(336) 및 제1 캡핑막(338)을 패터닝한다.
이에 따라, 셀 영역(CELL)의 기판(100) 상에, 제2 방향(Y)으로 길게 연장되는 제2 도전 패턴(130; 또는 비트 라인(BL)) 및 제1 비트 라인 캡핑 패턴(138)이 형성될 수 있다.
또한, 코어/페리 영역(CORE/PERI)의 기판(100) 상에, 게이트 유전막(220), 제3 도전 패턴(230) 및 게이트 캡핑 패턴(238)이 형성될 수 있다. 몇몇 실시예에서, 제3 도전 패턴(230)의 측면 상에 게이트 스페이서(240), 제1 라이너막(225) 및 제2 층간 절연막(250)이 더 형성될 수 있다.
몇몇 실시예에서, 제2 비트 라인 캡핑 패턴(139) 및 제3 층간 절연막(239)이 더 형성될 수 있다. 제2 비트 라인 캡핑 패턴(139)은 제1 비트 라인 캡핑 패턴(138)의 상면을 따라 연장될 수 잇다. 제3 층간 절연막(239)은 게이트 캡핑 패턴(238)의 상면 및 제2 층간 절연막(250)의 상면을 따라 연장될 수 있다.
도 16 및 도 17을 참조하면, 비트 라인(BL)의 측면 상에 비트 라인 스페이서(140)를 형성한다.
예를 들어, 다이렉트 콘택(DC)의 측면, 제2 도전 패턴(130)의 측면, 제1 비트 라인 캡핑 패턴(138)의 측면, 제2 비트 라인 캡핑 패턴(139)의 측면 및 상면을 따라 연장되는 비트 라인 스페이서(140)가 형성될 수 있다.
몇몇 실시예에서, 비트 라인 스페이서(140)는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)를 포함할 수 있다.
몇몇 실시예에서, 코어/페리 영역(CORE/PERI)의 제3 층간 절연막(239) 상에 제2 라이너막(241)이 더 형성될 수 있다. 몇몇 실시예에서, 제1 스페이서(141)와 제2 라이너막(241)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제5 스페이서(145)는 제2 라이너막(241)의 상면을 따라 연장될 수 있다.
도 18 및 도 19를 참조하면, 기판(100) 및 소자 분리막(110) 상에 매몰 콘택(BC)을 형성한다.
예를 들어, 셀 영역(CELL)의 기판(100) 내에, 활성 영역(AR)의 일부를 노출시키는 제2 콘택 트렌치(CT2)가 형성될 수 있다. 몇몇 실시예에서, 제2 콘택 트렌치(CT2)는 활성 영역(AR)의 양단을 노출시킬 수 있다. 이어서, 제2 콘택 트렌치(CT2)를 채우는 매몰 콘택(BC)이 형성될 수 있다.
몇몇 실시예에서, 매몰 콘택(BC)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다. 예를 들어, 매몰 콘택(BC)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮아지도록 에치백(etchback) 공정이 수행될 수 있다. 이에 따라, 복수의 고립 영역들을 형성하는 매몰 콘택(BC)들이 형성될 수 있다. 매몰 콘택(BC)은 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20 및 도 21을 참조하면, 셀 영역(CELL) 및 코어/페리 영역(CORE/PERI) 상에 제4 도전막(400)을 형성한다.
예를 들어, 제4 도전막(400)은 셀 영역(CELL)의 매몰 콘택(BC) 및 코어/페리 영역(CORE/PERI)의 제2 라이너막(241) 상에 형성될 수 있다. 제4 도전막(400)은 매몰 콘택(BC)과 전기적으로 접속될 수 있다. 제4 도전막(400)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제4 도전막(400)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 높게 형성될 수 있다.
도 22 및 도 23을 참조하면, 셀 영역(CELL)의 제4 도전막(400)을 패터닝하는 제1 패터닝 공정을 수행하여 복수의 예비 랜딩 패드(pLP)들을 형성한다.
예를 들어, 복수의 예비 랜딩 패드(pLP)들을 정의하는 예비 패드 트렌치(pPT)가 형성될 수 있다. 몇몇 실시예에서, 예비 패드 트렌치(pPT)의 일부는 제2 비트 라인 캡핑 패턴(139)의 일부를 노출시킬 수 있다. 예를 들어, 예비 패드 트렌치(pPT)는 예비 랜딩 패드(pLP)의 상면으로부터 연장되어, 그 하면이 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮도록 형성될 수 있다. 이에 따라, 복수의 예비 랜딩 패드(pLP)들은 제2 비트 라인 캡핑 패턴(139) 및 예비 패드 트렌치(pPT)에 의해 서로 분리될 수 있다.
몇몇 실시예에서, 각각의 예비 랜딩 패드(pLP)는 복수의 매몰 콘택(BC)들 중 적어도 2개의 매몰 콘택(BC)들과 중첩될 수 있다. 도 22는 예시적으로, 각각의 예비 랜딩 패드(pLP)가 2개의 매몰 콘택(BC)들과 중첩되는 것을 도시한다. 몇몇 실시예에서, 각각의 예비 랜딩 패드(pLP)와 중첩되는 2개의 매몰 콘택(BC)들은 제2 방향(Y)을 따라 인접하여 배열될 수 있다.
몇몇 실시예에서, 각각의 예비 랜딩 패드(pLP)는 제1 방향(X) 및 제2 방향(Y)과 다른 제4 방향(D2)으로 연장될 수 있다. 몇몇 실시예에서, 제4 방향(D2)은 제1 방향(X)과 제2 예각(θ2)을 이룰 수 있다. 도 22에서, 제2 예각(θ2)은 제1 예각(θ1)보다 작은 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 예각(θ2)은 제1 예각(θ1) 이상일 수도 있다. 바람직하게는, 제2 예각(θ2)은 60° 이상일 수 있다.
도 24 및 도 25를 참조하면, 예비 랜딩 패드(pLP)들을 패터닝하는 제2 패터닝 공정을 수행하여 복수의 랜딩 패드(LP)들을 형성한다.
예를 들어, 복수의 랜딩 패드(LP)들을 정의하는 패드 트렌치(PT)가 형성될 수 있다. 몇몇 실시예에서, 패드 트렌치(PT)는, 제1 방향(X)으로 길게 연장되는 식각 마스크를 이용하여 각각의 예비 랜딩 패드(pLP)를 절단함으로써 형성될 수 있다. 몇몇 실시예에서, 상기 식각 마스크는 워드 라인(WL)과 중첩되도록 배열될 수 있다. 이에 따라, 각각의 예비 랜딩 패드(pLP)는 제4 방향(D2)을 따라 배열되는 2개의 랜딩 패드(LP)들(예를 들어, 도 6의 제1 랜딩 패드(LP1) 및 제2 랜딩 패드(LP2))로 분할될 수 있다.
몇몇 실시예에서, 셀 영역(CELL)의 복수의 랜딩 패드(LP)들을 형성하는 것은, 코어/페리 영역(CORE/PERI)의 배선 패턴(BP)을 형성하는 것과 동시에 수행될 수 있다. 예를 들어, 상기 제2 패터닝 공정은, 코어/페리 영역(CORE/PERI)의 제4 도전막(400)을 패터닝하여 배선 패턴(BP)을 형성하는 것을 포함할 수 있다.
이어서, 도 2 및 도 3을 참조하면, 랜딩 패드(LP) 상에 제1 층간 절연막(180)을 형성한다.
예를 들어, 패드 트렌치(PT)를 채우는 제1 층간 절연막(180)이 형성될 수 있다. 이에 따라, 제1 층간 절연막(180)에 의해 서로 이격되는 복수의 고립 영역들을 형성하는 복수의 랜딩 패드(LP)들이 형성될 수 있다. 몇몇 실시예에서, 제1 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다.
이어서, 제1 층간 절연막(180)에 의해 노출되는 랜딩 패드(LP)와 접속되는 하부 전극(192)을 형성할 수 있다. 이어서, 하부 전극(192) 상에, 커패시터 유전막(194) 및 상부 전극(196)을 차례로 형성할 수 있다. 이에 따라, 랜딩 패드(LP)와 접속되는 커패시터(190)가 형성될 수 있다.
다시 도 22를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서, 각각의 예비 랜딩 패드(pLP)는 도시된 것과 달리 3개의 매몰 콘택(BC)들과 중첩될 수 있다. 이어서, 도 24 및 도 25를 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 도 9를 이용하여 상술한 랜딩 패드(LP)들을 포함하는 반도체 메모리 장치가 제조될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서, 각각의 예비 랜딩 패드(pLP)는 도시된 것과 달리 제4 방향(D2)으로 길게 연장될 수 있다. 이어서, 도 24 및 도 25를 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 도 10을 이용하여 상술한 랜딩 패드(LP)들을 포함하는 반도체 메모리 장치가 제조될 수 있다.
반도체 메모리 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 메모리 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화되어 가고 있다. 예를 들어, 미세 벌집 구조로 배열되는 랜딩 패드들이 요구될 수 있다. 이를 위해 패터닝 공정의 종횡비가 점점 증가하고 있으나, 증가된 종횡비는 공정 난이도를 증가시키며 패턴 쓰러짐과 같은 불량을 발생시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은 2회의 패터닝 공정을 이용하여 상대적으로 낮은 공정 난이도로 미세 회로 패턴을 구현할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서는, 먼저 복수의 예비 랜딩 패드(pLP)들을 형성하고(상기 제1 패터닝 공정), 이어서 각각의 예비 랜딩 패드(pLP)를 절단하여 복수의 랜딩 패드(LP)들을 형성할 수 있다(상기 제2 패터닝 공정). 각각의 예비 랜딩 패드(pLP)는 최종적으로 형성되는 각각의 랜딩 패드(LP)보다 크게 형성될 수 있으므로, 복수의 예비 랜딩 패드(pLP)들은 상대적으로 낮은 공정 난이도로 형성될 수 있다.
또한, 각각의 예비 랜딩 패드(pLP)는 제1 방향(X) 및 제2 방향(Y)과 다른 제4 방향(D2)으로 연장될 수 있다. 이에 따라, 미세 벌집 구조로 배열되는 복수의 랜딩 패드(LP)들이 형성될 수 있고, 미세 회로 패턴이 구현된 반도체 메모리 장치가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 베이스 절연막 130: 제2 도전 패턴
140: 비트 라인 스페이서 160: 제1 도전 패턴
170: 절연 펜스 180: 제1 층간 절연막
190: 커패시터 230: 제3 도전 패턴
AR: 활성 영역 BC: 매몰 콘택
BL: 비트 라인 BP: 배선 패턴
CT1: 제1 콘택 트렌치 CT2: 제2 콘택 트렌치
LP: 랜딩 패드 PT: 패드 트렌치
WL: 워드 라인

Claims (20)

  1. 기판 상에, 제1 방향으로 나란히 연장되는 복수의 제1 도전 패턴들;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 복수의 제2 도전 패턴들;
    복수의 상기 제1 도전 패턴들 사이 및 복수의 상기 제2 도전 패턴들 사이에, 상기 기판과 접속되는 복수의 매몰 콘택들; 및
    복수의 상기 매몰 콘택들 상에, 각각의 상기 매몰 콘택과 접속되는 랜딩 패드를 포함하되,
    상기 랜딩 패드는, 평면적 관점에서 상기 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 제2 측면과, 상기 제2 측면과 평행한 제3 측면을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    각각의 상기 제2 도전 패턴은 상기 기판과 접속되는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 기판의 상면을 따라 연장되는 베이스 절연막과,
    상기 베이스 절연막을 관통하여 각각의 상기 제2 도전 패턴과 상기 기판을 연결하는 다이렉트 콘택을 더 포함하고,
    각각의 상기 제1 도전 패턴은, 상기 다이렉트 콘택과 각각의 상기 매몰 콘택 사이의 상기 기판 내에 배치되는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    각각의 상기 제1 도전 패턴의 상면은 상기 기판의 상면보다 낮은 반도체 메모리 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 랜딩 패드는, 상기 제2 측면과 상기 제3 측면을 연결하며 볼록한 제4 측면을 더 포함하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 랜딩 패드는, 상기 제2 측면과 상기 제3 측면을 연결하며 상기 제1 측면과 평행한 제4 측면을 더 포함하는 반도체 메모리 장치.
  8. 기판 상에, 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 도전 패턴의 일측의 상기 기판 상에, 상기 기판과 접속되는 제1 매몰 콘택;
    상기 제1 도전 패턴의 타측의 상기 기판 상에, 상기 기판과 접속되는 제2 매몰 콘택;
    상기 제1 매몰 콘택과 접속되는 제1 랜딩 패드;
    상기 제2 매몰 콘택과 접속되는 제2 랜딩 패드; 및
    상기 제1 랜딩 패드 및 상기 제2 랜딩 패드와 각각 접속되는 커패시터들을 포함하되,
    상기 제1 랜딩 패드는, 평면적 관점에서 상기 제1 방향과 예각을 이루는 제1 측면을 포함하고,
    상기 제2 랜딩 패드는, 상기 제1 측면과 공면(共面)에 배치되는 제2 측면을 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 랜딩 패드는, 상기 제1 측면으로부터 상기 제1 방향으로 연장되는 제3 측면을 더 포함하고,
    상기 제2 랜딩 패드는, 상기 제2 측면으로부터 상기 제1 방향으로 연장되는 제4 측면을 더 포함하고,
    상기 제2 측면과 상기 제3 측면은 서로 대향되는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 랜딩 패드는, 평면적 관점에서 상기 제3 측면과 둔각을 이루는 제5 측면을 더 포함하고,
    상기 제2 랜딩 패드는, 상기 제5 측면과 공면에 배치되는 제6 측면을 더 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1 측면과 상기 제5 측면은 서로 평행하고,
    상기 제2 측면과 상기 제6 측면은 서로 평행한 반도체 메모리 장치.
  12. 제 8항에 있어서,
    상기 제1 측면은 상기 제1 방향과 60° 이상의 예각을 이루는 반도체 메모리 장치.
  13. 제 8항에 있어서,
    상기 제1 매몰 콘택과 상기 제2 매몰 콘택은 상기 제1 방향과 수직하는 제2 방향을 따라 배열되는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 기판 상에, 상기 제2 방향으로 연장되며 상기 기판과 접속되는 제2 도전 패턴을 더 포함하고,
    상기 제1 매몰 콘택 및 상기 제2 매몰 콘택은 상기 제2 도전 패턴의 일측 상에 배치되는 반도체 메모리 장치.
  15. 기판 내에, 복수의 활성 영역들을 정의하는 소자 분리막;
    상기 기판 내에, 각각의 상기 활성 영역과 교차하는 제1 방향으로 연장되는 워드 라인;
    상기 기판 상에, 각각의 상기 활성 영역과 접속되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인;
    상기 비트 라인의 측면 상에, 각각의 상기 활성 영역과 각각 접속되는 복수의 매몰 콘택들;
    복수의 상기 매몰 콘택들 상에, 각각의 상기 매몰 콘택과 각각 접속되는 복수의 랜딩 패드들; 및
    각각의 상기 랜딩 패드와 각각 접속되는 복수의 커패시터들을 포함하되,
    복수의 상기 랜딩 패드들은 벌집(honeycomb) 구조로 배열되고,
    각각의 상기 랜딩 패드는, 평면적 관점에서 상기 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 제2 측면과, 상기 제2 측면과 평행한 제3 측면을 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    복수의 상기 매몰 콘택들은 격자(lattice) 구조로 배열되는 반도체 메모리 장치.
  17. 제 15항에 있어서,
    각각의 상기 활성 영역은, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향과 다른 제4 방향으로 연장되는 반도체 메모리 장치.
  18. 제 15항에 있어서,
    상기 기판의 상면 및 상기 소자 분리막의 상면을 따라 연장되는 베이스 절연막과,
    상기 절연막을 관통하여 비트 라인와 각각의 상기 활성 영역을 연결하는 다이렉트 콘택을 더 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 워드 라인은 상기 다이렉트 콘택과 각각의 상기 매몰 콘택 사이에 개재되는 반도체 메모리 장치.
  20. 기판 상에, 제1 방향으로 나란히 연장되는 복수의 제1 도전 패턴들을 형성하고,
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 복수의 제2 도전 패턴들을 형성하고,
    복수의 상기 제1 도전 패턴들 사이 및 복수의 제2 도전 패턴들 사이에, 상기 기판과 접속되는 복수의 매몰 콘택들을 형성하고,
    복수의 상기 매몰 콘택들 상에, 복수의 상기 매몰 콘택들 중 적어도 2개의 매몰 콘택들과 중첩되며, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 예비 랜딩 패드를 형성하고,
    상기 예비 랜딩 패드를 패터닝하여, 상기 적어도 2개의 매몰 콘택들과 각각 접속되는 랜딩 패드들을 형성하는 것을 포함하고,
    상기 랜딩 패드들은 평면적 관점에서 상기 제1 방향으로 연장되는 제1 측면과, 평면적 관점에서 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 제2 측면과, 상기 제2 측면과 평행한 제3 측면을 포함하는 반도체 메모리 장치의 제조 방법.
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