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KR102759954B1 - 표시 장치 - Google Patents

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KR102759954B1
KR102759954B1 KR1020180144611A KR20180144611A KR102759954B1 KR 102759954 B1 KR102759954 B1 KR 102759954B1 KR 1020180144611 A KR1020180144611 A KR 1020180144611A KR 20180144611 A KR20180144611 A KR 20180144611A KR 102759954 B1 KR102759954 B1 KR 102759954B1
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KR
South Korea
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transistors
display area
pixel
transistor
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김태근
가지현
이경임
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삼성디스플레이 주식회사
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Priority to CN201911145448.1A priority patent/CN111208679B/zh
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Priority to US17/843,328 priority patent/US11950457B2/en
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Abstract

본 개시는 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 복수의 제1 화소 전극을 포함하는 제1 표시 영역 및 복수의 제2 화소 전극을 포함하는 제2 표시 영역을 포함하고, 상기 복수의 제1 화소 전극의 제1방향의 제1피치는 상기 복수의 제2 화소 전극의 상기 제1방향의 제2피치보다 작고, 상기 제1 화소 전극의 상기 제1방향의 길이는 상기 제2 화소 전극의 상기 제1방향의 길이보다 작다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 등의 표시 장치는 영상을 표시할 수 있는 복수의 화소를 포함하는 표시 패널을 포함한다. 각 화소는 데이터 신호를 인가받는 화소 전극을 포함하고, 화소 전극은 적어도 하나의 트랜지스터에 연결되어 데이터 신호를 인가받을 수 있다.
최근에는 영상 표시 이외의 기능을 가지는 다양한 표시 장치가 개발되고 있다.
본 기재의 실시예들은 표시 장치의 표시 영역의 일부 영역의 투과율 및/또는 해상도를 나머지 영역과 다르게 하면서 영상의 화질을 향상시킬 수 있는 표시 장치를 제공하기 위한 것이다.
본 발명의 한 실시예에 따른 표시 장치는 복수의 제1 화소 전극을 포함하는 제1 표시 영역 및 복수의 제2 화소 전극을 포함하는 제2 표시 영역을 포함하고, 상기 복수의 제1 화소 전극의 제1방향의 제1피치는 상기 복수의 제2 화소 전극의 상기 제1방향의 제2피치보다 작고, 상기 제1 화소 전극의 상기 제1방향의 길이는 상기 제2 화소 전극의 상기 제1방향의 길이보다 작다.
상기 제1 표시 영역 및 상기 제2 표시 영역에 위치하는 복수의 스캔선, 데이터 신호를 전달할 수 있는 복수의 데이터선 및 구동 전압을 전달할 수 있는 복수의 구동 전압선, 상기 제2 표시 영역에 위치하는 한 쌍의 제1 트랜지스터, 상기 한 쌍의 제1 트랜지스터와 연결되어 있는 적어도 하나의 제2 트랜지스터, 그리고 상기 한 쌍의 제1 트랜지스터 및 상기 제2 화소 전극과 연결되어 있는 적어도 하나의 제6 트랜지스터를 더 포함할 수 있다.
상기 한 쌍의 제1 트랜지스터는 한 쌍의 구동 게이트 전극을 포함하고, 상기 한 쌍의 구동 게이트 전극은 서로 전기적으로 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 분리되어 있고, 상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 연결되어 있고, 상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 구동 전압을 전달할 수 있는 스토리지선을 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있고, 상기 스토리지선은 상기 한 쌍의 구동 게이트 전극과 중첩하는 확장부를 포함할 수 있다.
상기 적어도 하나의 제2 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제2 트랜지스터로 마련되고, 상기 적어도 하나의 제6 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제6 트랜지스터로 마련되고, 상기 제2 화소 전극은 상기 한 쌍의 제6 트랜지스터와 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고, 상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 서로 다른 두 데이터선에 각각 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고, 상기 한 쌍의 제2 트랜지스터 중 하나는 상기 복수의 데이터선 중 한 데이터선에 연결되어 있고, 다른 하나는 상기 복수의 데이터선 중 어느 것과도 연결되어 있지 않을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극과 연결되어 있는 연결 부재를 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있을 수 있다.
상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 동일한 데이터선에 연결되어 있을 수 있다.
상기 한 쌍의 제2 트랜지스터 중 하나는 상기 복수의 데이터선 중 한 데이터선에 연결되어 있고, 다른 하나는 상기 복수의 데이터선 중 어느 것과도 연결되어 있지 않을 수 있다.
상기 제1 표시 영역 및 상기 제2 표시 영역에 위치하는 복수의 스캔선, 데이터 신호를 전달할 수 있는 복수의 데이터선 및 구동 전압을 전달할 수 있는 복수의 구동 전압선을 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있고, 상기 제1 표시 영역과 상기 제2 표시 영역은 상기 제2방향으로 이웃하고, 상기 제1 표시 영역과 상기 제2 표시 영역의 경계 부근에서 상기 복수의 스캔선 중 적어도 일부 스캔선이 꺾여 있을 수 있다.
한 실시예에 따른 표시 장치는 복수의 제1화소를 포함하는 제1 표시 영역 및 복수의 제2화소를 포함하는 제2 표시 영역, 데이터 신호를 전달할 수 있는 복수의 데이터선, 그리고 구동 전압을 전달할 수 잇는 복수의 구동 전압선을 포함하고, 상기 복수의 제1화소의 제1방향의 제1피치는 상기 복수의 제2화소의 상기 제1방향의 제2피치보다 작고, 상기 제2화소에 대응하는 화소 회로는 발광 소자, 한 쌍의 채널 영역을 포함하는 한 쌍의 제1 트랜지스터, 상기 한 쌍의 제1 트랜지스터 및 상기 데이터선에 연결되어 있는 적어도 하나의 제2 트랜지스터, 그리고 상기 한 쌍의 제1 트랜지스터 및 상기 발광 소자와 연결되어 있는 적어도 하나의 제6 트랜지스터를 포함한다.
상기 한 쌍의 제1 트랜지스터는 한 쌍의 구동 게이트 전극을 포함하고, 상기 한 쌍의 구동 게이트 전극은 서로 전기적으로 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 분리되어 있고, 상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있을 수 있다.
상기 적어도 하나의 제2 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제2 트랜지스터로 마련되고, 상기 적어도 하나의 제6 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제6 트랜지스터로 마련되고, 상기 발광 소자는 상기 한 쌍의 제6 트랜지스터와 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고, 상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 서로 다른 두 데이터선에 각각 연결되어 있을 수 있다.
상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극과 연결되어 있는 연결 부재를 더 포함하고, 상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있을 수 있다.
한 실시예에 따른 표시 장치는 복수의 제1 화소 전극을 포함하는 제1 표시 영역 및 복수의 제2 화소 전극을 포함하는 제2 표시 영역을 포함하고, 상기 복수의 제1 화소 전극의 제1방향의 제1피치는 상기 복수의 제2 화소 전극의 상기 제1방향의 제2피치의 i배이고, 상기 제1 화소 전극의 상기 제1방향의 길이는 상기 제2 화소 전극의 상기 제1방향의 j배이고, 상기 j는 상기 i보다 작다.
본 발명의 실시예들에 따르면, 표시 장치의 표시 영역의 일부 영역의 투과율 및/또는 해상도를 나머지 영역과 다르게 하면서 영상의 화질을 향상시킬 수 있다.
도 1은 한 실시예에 따른 표시 장치의 두 표시 영역의 배치도이고,
도 2 및 도 3은 각각 한 실시예에 따른 표시 장치의 한 화소에 대응하는 화소 회로의 회로도이고,
도 4는 도 1에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이고,
도 5는 도 4에 도시한 표시 장치를 Va-Vb 선을 따라 잘라 도시한 단면도이고,
도 6은 도 1에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이고,
도 7, 도 8, 도 9 및 도 10 각각은 한 실시예에 따른 표시 장치의 두 표시 영역의 배치도이고,
도 11은 한 실시예에 따른 표시 장치의 한 표시 영역에 위치하는 한 화소 회로의 회로도이고,
도 12는 도 10에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이고,
도 13은 한 실시예에 따른 표시 장치의 두 표시 영역의 배치도이고,
도 14, 도 15 및 도 16 각각은 도 10에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이고,
도 17은 한 실시예에 따른 표시 장치의 두 표시 영역의 배치도이고,
도 18은 한 실시예에 따른 표시 장치의 한 표시 영역에 위치하는 한 화소 회로의 회로도이고,
도 19는 도 17에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이고,
도 20은 한 실시예에 따른 표시 장치의 두 표시 영역의 배치도이고,
도 21, 도 22 및 도 23 각각은 도 17에 도시한 표시 장치의 한 화소 회로의 구체적인 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, 평면 뷰(in a plan view)는 서로 다른 두 방향(예를 들어, 제1방향(DR1) 및 제2방향(DR2))에 평행한 면을 관찰하는 뷰를 의미하고(평면상이라고도 표현함), 단면 뷰(in a cross-sectional view)는 제1방향(DR1) 및 제2방향(DR2)에 평행한 면에 수직인 방향(예를 들어, 제3방향(DR3))으로 자른 면을 관찰하는 뷰를 의미한다. 또한, 두 구성 요소가 중첩한다고 할 때는 다른 언급이 없는 한 두 구성 요소가 제3방향(DR3)으로(예를 들어, 기판의 윗면에 수직인 방향으로) 중첩하는 것을 의미한다.
먼저 도 1 내지 도 5를 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
한 실시예에 따른 표시 장치의 표시 영역은 입력 영상 신호에 대한 영상을 표시할 수 있는 영역으로서, 제1 표시 영역(A) 및 제2 표시 영역(BB)을 포함할 수 있다. 제1 표시 영역(A)과 제2 표시 영역(BB)은 서로 인접할 수도 있고 이격되어 있을 수도 있다. 도 1은 제1 표시 영역(A)과 제2 표시 영역(BB)이 서로 인접한 예를 도시한다.
제1 표시 영역(A) 및 제2 표시 영역(BB) 각각은 복수의 화소(PX)를 포함한다. 화소(PX)는 영상을 표시하는 단위 영역으로서 실제 빛이 방출될 수 있는 영역일 수 있다. 각 화소(PX)는 화소(PX)의 동작을 위한 화소 전극(191)을 포함할 수 있다. 각 화소(PX)는 대응하는 각 화소 전극(191)과 중첩할 수 있다.
화소(PX)는 서로 다른 색을 나타낼 수 있는 복수의 화소(PX)를 포함할 수 있다. 예를 들어, 화소(PX)가 나타낼 수 있는 색은, 적색, 녹색 및 청색의 삼원색 또는 사원색 중 하나일 수도 있고, 청록색(cyan), 자홍색(magenta), 황색(yellow) 또는 백색일 수도 있다. 도 1은 제1 표시 영역(A) 및 제2 표시 영역(BB) 각각이 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)를 포함하는 예를 도시한다. 제1 표시 영역(A) 및 제2 표시 영역(BB)에서 서로 다른 색을 나타내는 복수의 화소(PX)는 일정한 규칙을 가지고 배열되어 있을 수 있다. 예를 들어 제1방향(DR1)으로 적색 화소(R), 녹색 화소(G), 청색 화소(B), 녹색 화소(G)의 순서로 반복적으로 배열되어 있을 수 있다.
화소(PX)들 또는 화소 전극(191)들의 어느 한 방향으로의 피치가 작을수록 해당 방향으로의 해상도가 높다고 할 수 있다. 여기서 해상도 및 피치의 기준이 되는 어느 한 방향은, 제1방향(DR1), 제2방향(DR2) 또는 제1방향(DR1) 및 제2방향(DR2) 모두와 교차하는 대각선 방향일 수 있다.
도 1을 참조하면, 제2 표시 영역(BB)의 해상도는 제1 표시 영역(A)의 해상도보다 낮을 수 있고, 이에 따라 제2 표시 영역(BB)의 광투과율이 제1 표시 영역(A)의 광투과율보다 높을 수 있다. 즉, 제2 표시 영역(BB)은 영상을 표시할 수 있으면서 제1 표시 영역(A)보다 더 많은 광을 투과시킬 수 있다. 예를 들어, 한 실시예에 따른 표시 장치는 표시 패널 및 표시 패널의 뒤에 위치하는 카메라, 센서 등의 광학 부재를 포함할 수 있고, 광학 부재가 이용하는 파장의 빛은 제1 표시 영역(A)에 비해 제2 표시 영역(BB)을 통해서 더 높은 투과율로 통과할 수 있다.
도 1을 참조하면, 제2 표시 영역(BB)에서 제2방향(DR2)으로의 해상도가 제1 표시 영역(A)에서의 제2방향(DR2)으로의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(BB)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wb)는 제1 표시 영역(A)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wa)보다 클 수 있고, 피치(Wb)는 피치(Wa)의 대략 i배일 수 있다. i는 예를 들어 2일 수 있으나 이에 한정되는 것은 아니다.
제2 표시 영역(BB)에 위치하는 화소(PX)의 제2방향(DR2)의 길이는 제1 표시 영역(A)에 위치하는 화소(PX)의 제2방향(DR2)의 길이보다 크며, 대략 j배일 수 있다. j는 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 제1 표시 영역(A) 및 제2 표시 영역(BB)에는 복수의 신호선(151, 152, 153, 154, 171, 172) 및 이에 연결된 화소 회로가 위치할 수 있다.
도 2는 제1 표시 영역(A)에 위치하는 한 화소(PX)에 대응하는 화소 회로를 도시하고, 도 3은 제2 표시 영역(BB)에 위치하는 한 화소(PX)에 대응하는 화소 회로를 도시한다.
도 2를 참조하면, 제1 표시 영역(A)에 위치하는 한 화소 회로는 복수의 신호선(151, 152, 153, 154, 171, 172)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 신호선(151, 152, 153, 154, 171, 172)은 복수의 스캔선(151, 152, 154), 제어선(153), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다.
복수의 스캔선(151, 152, 154)은 스캔 신호(Scan[n], Scan[n-1])를 전달할 수 있다. 스캔 신호(Scan[n], Scan[n-1])는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다. 예를 들어, 스캔선(151)과 스캔선(154)은 스캔 신호(Scan[n])를 전달할 수 있고, 스캔선(152)은 스캔 신호(Scan[n-1])를 전달할 수 있다. 한 화소 회로(예를 들어 m번째)의 스캔선(154)은 후단 화소 회로(예를 들어 [m+1]째)의 스캔선(152)과 동일한 스캔 신호를 전달할 수 있다.
제어선(153)은 발광 다이오드(ED)의 발광을 제어할 수 있는 발광 제어 신호를 전달할 수 있다. 발광 제어 신호는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
데이터선(171)은 데이터 신호(DATA)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(DATA)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(DATA)를 전달받아 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극은 데이터선(171)과 연결되어 있으며, 제2 트랜지스터(T2)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결될 수 있다. 제2 트랜지스터(T2)는 스캔선(151)을 통해 전달받은 스캔 신호(Scan[n])에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(DATA)를 제1 트랜지스터(T1)의 소스 전극으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 스캔선(151)에 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드와 연결될 수 있다. 제3 트랜지스터(T3)의 드레인 전극은 제4 트랜지스터(T4)의 드레인 전극, 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제3 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Scan[n])에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 스캔선(152)과 연결되어 있고, 제4 트랜지스터(T4)의 소스 전극은 초기화 전압(VINT) 단자와 연결되어 있으며, 제4 트랜지스터(T4)의 드레인 전극은 제3 트랜지스터(T3)의 드레인 전극을 거쳐 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 제4 트랜지스터(T4)는 스캔선(152)을 통해 전달받은 스캔 신호(Scan[n-1])에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 제어선(153)과 연결되어 있으며, 제5 트랜지스터(T5)의 소스 전극은 구동 전압선(172)과 연결되어 있고, 제5 트랜지스터(T5)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극 및 제2 트랜지스터(T2)의 드레인 전극에 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 제어선(153)과 연결되어 있으며, 제6 트랜지스터(T6)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극 및 제3 트랜지스터(T3)의 소스 전극과 연결되어 있고, 제6 트랜지스터(T6)의 드레인 전극은 발광 다이오드(ED)의 애노드와 전기적으로 연결되어 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 제어선(153)을 통해 전달받은 발광 제어 신호(EM[n])에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 스캔선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 소스 전극은 제6 트랜지스터(T6)의 드레인 전극 및 발광 다이오드(ED)의 애노드에 연결되어 있고, 제7 트랜지스터(T7)의 드레인 전극은 초기화 전압(VINT) 단자 및 제4 트랜지스터(T4)의 소스 전극에 연결되어 있다. 한 화소(PX)의 제7 트랜지스터(T7)는 제2방향(DR2)으로 이웃한 다음 화소(PX)의 제4 트랜지스터(T4)와 연결된 스캔선(152)과 연결되어 다음 화소(PX)의 제4 트랜지스터(T4)와 동시에 턴온될 수 있다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 구동 전압선(172)과 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 공통 전압(ELVSS)을 인가 받을 수 있다.
한 실시예에 따른 제1 표시 영역(A)에 위치하는 한 화소(PX)에 대응하는 화소 회로의 구조는 도 2에 도시한 구조에 한정되는 것은 아니고 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 3을 참조하면, 제2 표시 영역(BB)에 위치하는 한 화소 회로는 도 2에 도시한 제1 표시 영역(A)에 위치하는 한 화소 회로와 대부분 동일하나, 제1 트랜지스터(T1)가 더블 트랜지스터 구조로 되어 병렬로 연결된 한 쌍의 제1 트랜지스터(T1-1) 및 제1 트랜지스터(T1-2)를 포함할 수 있다. 이에 따라 커패시터(Cst)도 더블 커패시터 구조로 되어 병렬로 연결된 한 쌍의 커패시터(Cst_1) 및 커패시터(Cst_2)를 포함할 수 있다.
도 1은 도시의 편의를 위해 도 2 및 도 3에 도시한 신호선(151, 152, 153, 154, 171, 17) 중 스캔선(152, 154)의 도시는 생략하였다. 평면 뷰에서, 스캔선(151) 및 제어선(153)은 대체로 제1방향(DR1)으로 길게 연장되어 있을 수 있고, 데이터선(171) 및 구동 전압선(172)은 대체로 제2방향(DR2)으로 길게 연장되어 스캔선(151) 및 제어선(153)과 교차할 수 있다.
데이터선(171) 및 구동 전압선(172)은 제1 표시 영역(A)과 제2 표시 영역(BB) 모두를 지날 수 있다. 도시하지 않았으나, 도 1에 도시된 제2 표시 영역(BB)의 오른쪽 또는 왼쪽에도 제1 표시 영역(A)이 위치할 수 있다. 이 경우, 제2 표시 영역(BB)을 지나는 스캔선(151, 152, 154)과 제어선(153)은 제2 표시 영역(BB)과 제1방향(DR1)으로 이웃하는 제1 표시 영역(A)도 지나가며 제1 표시 영역(A)에 위치하는 화소 회로와도 연결될 수 있다.
도 1을 참조하면, 한 실시예에 따른 표시 장치의 제1 표시 영역(A)과 제2 표시 영역(BB)은, 대체로 제1방향(DR1)으로 길게 연장되어 있는 스토리지선(156), 각 화소(PX)에 대응하여 위치하는 화소 전극(191), 그리고 연결 부재(74)를 더 포함할 수 있다.
스토리지선(156)은 한 화소 회로에 연결되어 있는 스캔선(151)과 제어선(153) 사이에 위치할 수 있다.
제2 표시 영역(BB)에 위치하는 화소 전극(191)의 평면상 면적은 제1 표시 영역(A)에 위치하는 화소 전극(191)의 평면상 면적보다 클 수 있다. 제2 표시 영역(BB)에 위치하는 화소 전극(191)의 제2방향(DR2)의 길이는 제1 표시 영역(A)에 위치하는 화소 전극(191)의 제2방향(DR2)의 길이보다 크며, 대략 k배일 수 있다. k는 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
k는 앞에서 설명한 i보다 작을 수 있다. 이에 따르면, 제2 표시 영역(BB)에서 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 간격은 제1 표시 영역(A)에서 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 간격보다 클 수 있다. 제2 표시 영역(BB)에서 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 영역은 화소 전극(191)이 위치하는 영역보다 광투과율이 높을 수 있고, 이를 광투과 영역(AA)이라 한다. 제2 표시 영역(BB)에 위치하는 광투과 영역(AA)을 도시하지 않았으나 제1 표시 영역(A)의 광투과 영역, 즉 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 영역보다 클 수 있고, 이에 따라 제2 표시 영역(BB)의 광투과율이 제1 표시 영역(A)의 광투과율보다 높을 수 있다.
연결 부재(74)는 대체로 제2방향(DR2)으로 길게 연장되어 있을 수 있다.
도 1, 도 2 및 도 3과 함께 도 4 및 도 5를 참조하여 한 실시예에 따른 표시 장치의 제2 표시 영역(BB)의 한 화소 회로의 평면 및 단면 구조에 대해 구체적으로 설명한다.
유리, 플라스틱 등의 절연성의 기판(110) 위에 절연층인 배리어층(120)이 위치할 수 있고, 그 위에 액티브 패턴(130)이 위치할 수 있다. 액티브 패턴(130)은 한 화소 회로가 포함하는 복수의 트랜지스터(T1-1, T1-2, T2, T3, T4, T5, T6, T7)의 채널을 형성하는 복수의 채널 영역(131a, 131c, 131f) 및 도전 영역을 포함할 수 있다. 액티브 패턴(130)의 도전 영역은 각 트랜지스터(T1-1, T1-2, T2, T3, T4, T5, T6, T7)의 채널 영역(131a, 131c, 131f)의 양쪽에 위치하는 소스 영역(136c, 136f) 및 드레인 영역(137a, 137c, 137f)을 포함할 수 있다.
액티브 패턴(130)은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브 패턴(130) 위에는 제1 절연층(141)이 위치하고, 제1 절연층(141) 위에는 제1 도전층이 위치할 수 있다. 제1 도전층은, 복수의 스캔선(151)(도시하지 않았으나 앞에서 설명한 스캔선(152, 154)도 포함함) 및 제어선(153), 그리고 구동 게이트 전극(155a1, 155a2) 등을 포함할 수 있다. 평면 뷰에서 구동 게이트 전극(155a1)과 구동 게이트 전극(155a2)은 스캔선(151)과 제어선(153) 사이에서 제2방향(DR2)으로 배열되어 있을 수 있다.
제1 도전층 및 제1 절연층(141) 위에는 제2 절연층(142)이 위치할 수 있고, 제2 절연층(142) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은 스토리지선(156) 등을 포함할 수 있다. 스토리지선(156)은 구동 게이트 전극(155a1, 155a2)과 중첩하는 확장부(157)를 포함할 수 있다.
제2 도전층 및 제2 절연층(142) 위에는 제3 절연층(160)이 위치할 수 있다.
배리어층(120), 제1 절연층(141), 제2 절연층(142), 그리고 제3 절연층(160) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 제1 절연층(141), 제2 절연층(142) 및 제3 절연층(160)은 접촉 구멍(62, 63, 67, 69)을 포함할 수 있고, 제2 절연층(142) 및 제3 절연층(160)은 접촉 구멍(41a, 41b)을 포함할 수 있다.
제3 절연층(160) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은 복수의 연결 부재(74, 79), 데이터선(171), 그리고 구동 전압선(172) 등을 포함할 수 있다.
한 쌍의 구동 게이트 전극(155a1, 155a2)은 접촉 구멍(41a, 41b)을 통해 연결 부재(74)와 연결되어 있다. 접촉 구멍(41a, 41b) 각각은 스토리지선(156)의 확장부(157)가 포함하는 구멍(51a, 51b) 안에 각각 위치할 수 있다.
제1 트랜지스터(T1-1)는 구동 게이트 전극(155a1) 및 구동 게이트 전극(155a1)과 중첩하는 액티브 패턴(130)의 채널 영역(131a), 채널 영역(131a)의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함한다. 제1 트랜지스터(T1-2)는 구동 게이트 전극(155a2) 및 구동 게이트 전극(155a2)과 중첩하는 액티브 패턴(130)의 채널 영역(131a), 채널 영역(131a) 양쪽의 소스 영역 및 드레인 영역(137a)을 포함한다.
제2 트랜지스터(T2)는 스캔선(151)의 일부, 스캔선(151)의 일부와 중첩하는 액티브 패턴(130)의 채널 영역 및 채널 영역의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함한다. 제2 트랜지스터(T2)의 소스 영역은 접촉 구멍(62)을 통해 데이터선(171)과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 영역은 한 쌍의 제1 트랜지스터(T1-1, T1-2)의 소스 영역과 연결되어 있을 수 있다.
제3 트랜지스터(T3)는 직렬 연결되어 있는 한 쌍의 트랜지스터를 포함할 수 있다. 제3 트랜지스터(T3)는 스캔선(151)의 일부, 스캔선(151)의 일부와 중첩하는 액티브 패턴(130)의 채널 영역(131c) 및 채널 영역(131c)의 양쪽에 위치하는 소스 영역(136c) 및 드레인 영역(137c)을 포함한다.
제5 트랜지스터(T5)는 제어선(153)의 일부, 제어선(153)의 일부와 중첩하는 액티브 패턴(130)의 채널 영역 및 채널 영역의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함한다. 제5 트랜지스터(T5)의 소스 영역은 접촉 구멍(67)을 통해 구동 전압선(172)과 연결되어 있고, 제5 트랜지스터(T5)의 드레인 영역은 제1 트랜지스터(T1-1, T1-2)의 소스 영역과 연결되어 있을 수 있다.
제6 트랜지스터(T6)는 제어선(153)의 일부, 제어선(153)의 일부와 중첩하는 액티브 패턴(130)의 채널 영역(131f), 채널 영역(131f)의 양쪽에 위치하는 소스 영역(136f) 및 드레인 영역(137f)을 포함한다. 소스 영역(136f)은 제1 트랜지스터(T1-1, T1-2)의 드레인 영역(137a)과 연결되어 있고, 드레인 영역(137f)은 접촉 구멍(69)을 통해 연결 부재(79)와 연결되어 있다.
제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 도 4 및 도 5에 도시되어 있지 않으나, 제4 트랜지스터(T4)는 제3 트랜지스터(T3)의 위쪽에 위치할 수 있고, 제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 아래쪽에 위치할 수 있다. 그러나 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 위치가 이에 한정되는 것은 아니다.
제2 표시 영역(BB)의 한 화소 회로가 포함하는 한 쌍의 커패시터(Cst_1, Cst_2) 중, 커패시터(Cst_1)는 제2 절연층(142)을 사이에 두고 서로 중첩하는 구동 게이트 전극(155a1)과 스토리지선(156)의 확장부(157)를 두 단자로 포함할 수 있고, 커패시터(Cst_1)는 제2 절연층(142)을 사이에 두고 서로 중첩하는 구동 게이트 전극(155a2)과 스토리지선(156)의 확장부(157)를 두 단자로 포함할 수 있다.
도시하지 않았으나 스토리지선(156) 또는 스토리지선(156)의 확장부(157)는 구동 전압선(172)과 연결되어 구동 전압(ELVDD)을 인가받을 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층을 포함할 수 있다.
제3 도전층 위에는 제4 절연층(180)이 위치할 수 있다. 제4 절연층(180)은 연결 부재(79) 위에 위치하는 접촉 구멍(89)을 포함할 수 있다. 제4 절연층(180)은 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(180) 위에는 화소 전극층이 위치할 수 있다. 화소 전극층은 제2 표시 영역(BB)의 각 화소(PX)에 위치하는 화소 전극(191) 등을 포함할 수 있다. 화소 전극(191)은 접촉 구멍(89)을 통해 연결 부재(79)와 전기적으로 연결될 수 있다. 화소 전극층은 반투과성 도전 물질 또는 반사성 도전 물질을 포함할 수 있다. 화소 전극층은 은(Ag) 등의 금속을 포함할 수 있다.
화소 전극(191)의 형태는 연결 부재(79)와 연결되는 부분을 제외하고는 대체로 직사각형일 수 있으나 이에 한정되는 것은 아니다. 제1 및 제2 표시 영역(A, BB)에서 화소 전극(191)의 평면상 사이즈는 화소(PX)가 나타내는 색 별로 다를 수 있다. 예를 들어, 녹색 화소(G)에 대응하는 화소 전극(191)의 사이즈는 적색 화소(R) 또는 청색 화소(B)의 화소 전극(191)의 사이즈보다 작을 수 있다.
제4 절연층(180) 위에는 제5 절연층(350)이 위치할 수 있다. 제5 절연층(350)은 화소 정의층이라고도 한다. 제5 절연층(350)은 화소 전극(191) 위에 위치하는 개구부(355)를 가질 수 있다. 제5 절연층(350)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
화소 전극(191) 위에는 발광층(370)이 위치한다. 발광층(370)은 제5 절연층(350)의 개구부(355) 안에 위치하는 부분을 포함할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 제5 절연층(350) 위에도 형성되어 복수의 화소(PX)에 걸쳐 연속적으로 형성되어 있을 수 있다. 공통 전극(270)은 도전성 투명 물질을 포함할 수 있다.
각 화소(PX)의 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이루며, 화소 전극(191) 및 공통 전극(270) 중 하나가 캐소드(cathode)가 되고 나머지 하나가 애노드(anode)가 된다.
제1 표시 영역(A)의 구조는 앞에서 설명한 제2 표시 영역(BB)의 구조와 대부분 동일하나 제1 트랜지스터(T1)가 싱글 트랜지스터로 이루어져 있는 것과 커패시터(Cst)도 싱글 커패시터로 이루어져 있는 것만 다를 수 있다.
공통 전극(270)은 제1 표시 영역(A)과 제2 표시 영역(BB)에서 연속적인 하나의 전극으로 형성되어 있을 수 있다.
제2 표시 영역(BB)의 화소 전극(191)이 제1 표시 영역(A)의 화소 전극(191)에 비해 면적이 클 수 있다. 따라서, 같은 크기의 구동 전류가 제2 표시 영역(BB)의 화소 전극(191)이 제1 표시 영역(A)의 화소 전극(191)에 흐르면 같은 영상 신호에 대해서 제2 표시 영역(BB)의 휘도가 제1 표시 영역(A)의 휘도보다 낮을 수 있고, 제1 표시 영역(A)과 제2 표시 영역(BB) 사이의 경계가 시인될 수 있다. 그러나, 본 실시예에 따르면 제2 표시 영역(BB)의 제1 트랜지스터가 한 쌍의 제1 트랜지스터(T1-1) 및 제1 트랜지스터(T1-2)를 포함하는 더블 트랜지스터 구조로 되어 있으므로 제2 표시 영역(BB)의 화소 전극(191)에 흐르는 구동 전류를 늘릴 수 있어, 제2 표시 영역(BB)의 제1 표시 영역(A)과의 휘도차를 줄일 수 있다.
도 4에 도시한 바와 같이, 한 화소 회로가 포함하는 한 쌍의 제1 트랜지스터(T1-1) 및 제1 트랜지스터(T1-2)의 구동 게이트 전극(155a1, 155a2)이 하나의 연결 부재(74)를 통해 연결되어 있다. 따라서 구동 게이트 전극(155a1)과 구동 게이트 전극(155a2)이 분리되어 있어도 제1 트랜지스터(T1-1) 및 제1 트랜지스터(T1-2)의 문턱 전압이 동시에 보상될 수 있고, 분리된 구동 게이트 전극(155a1)과 구동 게이트 전극(155a2)에 의한 산포를 최소화할 수 있다.
앞에서 설명한 도면들과 함께 도 6, 도 7, 도 8 및 도 9 각각을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
먼저 도 6을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 실시예에 따른 표시 장치와 대부분 동일하나, 제2 표시 영역(BB)의 한 화소 회로가 포함하는 한 쌍의 구동 게이트 전극(155a1, 155a2)은 서로 연결되어 하나의 전극을 이룰 수 있다.
다음 도 7을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 실시예에 따른 표시 장치와 대부분 동일하나, 제1 및 제2 표시 영역(A, BB)의 화소 전극의 형태 및/또는 사이즈가 다를 수 있다. 제1 및 제2 표시 영역(A, BB)에서 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 형태는 대략 마름모꼴일 수 있고, 녹색 화소(G)의 형태도 마름모꼴이거나 직사각형일 수 있다. 제1 및 제2 표시 영역(A, BB)에서 녹색 화소(G)의 평면상 사이즈는 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 평면상 사이즈보다 작을 수 있다. 또한, 청색 화소(B)의 평면상 사이즈는 적색 화소(R)의 평면상 사이즈보다 클 수 있으나 이에 한정되지 않는다.
다음 도 8을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 실시예에 따른 표시 장치와 대부분 동일하나, 도 2에 도시되어 있으나 도 1 및 도 4에는 도시되어 있지 않았던 스캔선(152)을 도시하고 있으며, 초기화 전압(VINT)을 전달할 수 있는 초기화 전압선(169) 및 연결 부재(75)를 더 포함할 수 있다.
스캔선(152) 및 초기화 전압선(169)은 평면 뷰에서 한 화소(PX)에 대해 스캔선(151)의 위쪽에 위치할 수 있고, 스캔선(152)이 초기화 전압선(169)과 스캔선(151) 사이에 위치할 수 있다. 초기화 전압선(169)은 스토리지선(156)이 위치하는 제2 도전층에 위치할 수 있다.
스캔선(152)과 중첩하는 액티브 패턴(130)은 앞에서 설명한 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 채널 영역을 이룰 수 있다. 연결 부재(75)는 제3 도전층에 위치할 수 있고, 초기화 전압선(169)과 액티브 패턴(130)의 한 도전 영역, 예를 들어 제4 트랜지스터(T4)와 제7 트랜지스터(T7) 사이의 도전 영역을 서로 전기적으로 연결할 수 있다.
각 화소 행의 화소 회로는 한 그룹의 스캔선(151, 152), 제어선(153), 스토리지선(156) 및 초기화 전압선(169)과 연결되어 있을 수 있다.
도 8의 오른쪽 영역은 제2 표시 영역(BB)에 인접한 제1 표시 영역(A)의 일부에 해당한다. 제1방향(DR1)으로 이웃한 제2 표시 영역(BB)과 제1 표시 영역(A) 사이의 경계에서 스캔선(152), 제어선(153), 초기화 전압선(169) 중 적어도 일부가 꺾여 있을 수 있다.
제2 표시 영역(BB)에서 제2방향(DR2)으로 이웃한 두 화소(PX) 사이의 영역인 광투과 영역(AA)에 위치하는 초기화 전압선(169), 스캔선(151, 152) 및 제어선(153)은 어느 화소 회로와도 연결되어 있지 않을 수 있다.
이 밖에 본 실시예의 특징은 앞에서 설명한 도 1 내지 도 7에 도시한 실시예와 동일할 수 있다.
다음 도 9를 참조하면, 한 실시예에 따른 표시 장치는 도 8에 도시한 실시예에 따른 표시 장치와 대부분 동일하나, 제2 표시 영역(BB)에서 제2방향(DR2)으로 이웃한 두 화소(PX) 사이의 영역인 광투과 영역(AA)에 위치하는 스캔선(151, 152)은 생략될 수 있다. 대신, 광투과 영역(AA)과 제1방향(DR1)으로 이웃한 제1 표시 영역(A)에 위치하는 스캔선(151)은 제3 도전층에 위치할 수 있는 연결 부재(79)를 통해 이후 단의 스캔선(152)과 전기적으로 연결되어 스캔 신호를 인가받을 수 있다. 광투과 영역(AA)과 제1방향(DR1)으로 이웃한 제1 표시 영역(A)에 위치하는 스캔선(152)은 제3 도전층에 위치할 수 있는 연결 부재(78)를 통해 이전 단의 스캔선(151)과 전기적으로 연결되어 스캔 신호를 인가받을 수 있다.
각 연결 부재(78, 79)는 대체로 제2방향(DR2)으로 길게 연장되어 있을 수 있고, 제1방향(DR1)으로 이웃한 제2 표시 영역(BB)과 제1 표시 영역(A) 사이의 경계 부근에 위치할 수 있다.
도 9에 도시한 실시예에 따르면, 도 8에 도시한 실시예에 비해 제2 표시 영역(BB)의 광투과 영역(AA)에 위치하는 신호선의 수를 줄일 수 있으므로 제2 표시 영역(BB)의 광투과율을 더욱 높일 수 있다.
앞에서 설명한 도면들과 함께 도 10 내지 도 12를 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
본 실시예에 따른 표시 장치는 앞에서 설명한 도 1 내지 도 5에 도시한 실시예에 따른 표시 장치와 대부분 동일하나, 제2 표시 영역(BB)이 다를 수 있다. 도 1 내지 도 5에 도시한 실시예와 다른 점을 중심으로 설명한다.
도 10에서 홀수 번째 데이터선(171a)과 짝수 번째 데이터선(171b)은 앞에서 설명한 데이터선(171)과 동일할 수 있다.
제2 표시 영역(BB)에서 제1방향(DR1)으로의 해상도가 제1 표시 영역(A)에서의 제1방향(DR1)으로의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(BB)에서 제1방향(DR1)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wd)는 제1 표시 영역(A)에서 제1방향(DR1)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wc)보다 클 수 있고, 피치(Wd)는 피치(Wc)의 대략 m배일 수 있다. m은 예를 들어 2일 수 있으나 이에 한정되는 것은 아니다. 피치(Wd)는 홀수 번째 데이터선(171a)의 피치 또는 짝수 번째 데이터선(171)의 피치와 동일할 수 있다.
제2 표시 영역(BB)에서 제2방향(DR2)으로의 해상도는 제1 표시 영역(A)에서의 제2방향(DR2)으로의 해상도와 유사할 수 있다. 즉, 제2 표시 영역(BB)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wb)는 제1 표시 영역(A)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wa)와 유사할 수 있다. 그러나 이에 한정되는 것은 아니고 앞에서 설명한 바와 같이 피치(Wb)가 피치(Wa)보다 클 수도 있다.
제2 표시 영역(BB)에 위치하는 화소(PX)의 제1방향(DR1)의 길이는 제1 표시 영역(A)에 위치하는 화소(PX)의 제1방향(DR1)의 길이보다 크며, 대략 n배일 수 있다. n은 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
제2 표시 영역(BB)에 위치하는 화소 전극(191)의 평면상 면적은 제1 표시 영역(A)에 위치하는 화소 전극(191)의 평면상 면적보다 클 수 있다. 제2 표시 영역(BB)에 위치하는 화소 전극(191)의 제1방향(DR1)의 길이는 제1 표시 영역(A)에 위치하는 화소 전극(191)의 제1방향(DR1)의 길이보다 크며, 대략 p배일 수 있다. p는 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
p는 m보다 작을 수 있다. 이에 따르면, 제2 표시 영역(BB)에서 제1방향(DR1)으로 이웃한 두 화소 전극(191) 사이의 간격은 제1 표시 영역(A)에서 제1방향(DR1)으로 이웃한 두 화소 전극(191) 사이의 간격보다 클 수 있다. 이에 따라 제2 표시 영역(BB)의 광투과율이 제1 표시 영역(A)의 광투과율보다 높을 수 있다.
제2 표시 영역(BB)에 위치하는 화소 전극(191)은 적어도 하나의 데이터선(171a, 171b) 및 적어도 하나의 구동 전압선(172)과 중첩할 수 있다.
도 10의 제1 표시 영역(A)에 위치하는 한 화소(PX)에 대응하는 화소 회로의 구조는 앞에서 설명한 도 2에 도시한 화소 회로와 동일할 수 있다.
도 11은 도 10의 제2 표시 영역(BB)에 위치하는 한 화소(PX)에 대응하는 화소 회로의 회로도이다.
도 11을 참조하면, 제2 표시 영역(BB)에 위치하는 한 화소 회로는 앞에서 설명한 도 2에 도시한 화소 회로와 유사한 회로를 적어도 두 개 포함할 수 있다. 서로 유사한 구조를 가지는 좌측 및 우측의 회로는 동일한 스캔선(151, 152, 154), 동일한 제어선(153) 및 동일한 초기화 전압선에 연결되어 있을 수 있고, 좌측 및 우측 회로 각각은 한 쌍의 이웃한 두 데이터선(171a, 171b) 및 이웃한 두 구동 전압선(172) 각각에 연결되어 있을 수 있다.
좌측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)과 우측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)은 서로 연결되어 있을 수 있다. 우측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)은 도 2 및 도 11의 좌측 회로와 달리 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 분리되어 있을 수 있다. 따라서 도 11에 도시한 화소 회로에서 우측 회로와 연결된 데이터선(171b)이 전달하는 데이터 신호(DATA)에 대한 보상 동작은 이루어지지 않을 수 있다.
좌측 회로의 제6 트랜지스터(T6)의 드레인 전극과 우측 회로의 제6 트랜지스터(T6)의 드레인 전극은 서로 연결되어 하나의 발광 다이오드(ED)의 애노드에 연결될 수 있다. 즉, 제2 표시 영역(BB)에 위치하는 한 화소(PX)의 화소 회로는 한 쌍씩의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)를 포함하나 하나의 발광 다이오드(ED)만을 포함할 수 있다.
도 10 및 도 11과 함께 도 12를 참조하여 한 실시예에 따른 표시 장치의 제2 표시 영역(BB)의 한 화소 회로의 구조에 대해 구체적으로 설명한다. 앞에서 설명한 동일한 구성 요소에 대한 동일한 설명은 생략한다.
평면 뷰에서 제1방향(DR1)으로 이웃한 두 구동 게이트 전극(155a3, 155a4)은 스캔선(151)과 제어선(153) 사이에 위치할 수 있다. 두 구동 게이트 전극(155a3, 155a4)은 제1 도전층에 위치하는 연결부(55)를 통해 서로 전기적으로 연결되어 있을 수 있다. 따라서 두 구동 게이트 전극(155a3, 155a4)은 동일한 전압으로 충전될 수 있다.
스토리지선(156)은 두 구동 게이트 전극(155a3, 155a4) 각각과 중첩하는 확장부(157)를 포함할 수 있다.
두 구동 게이트 전극(155a3, 155a4) 중 하나는 접촉 구멍(41)을 통해 연결 부재(74)와 연결되고, 나머지 하나는 연결 부재(74)와 연결되어 있지 않을 수 있다. 따라서 연결 부재(74)와 연결되지 않은 구동 게이트 전극(155a3, 155a4)은 제3 트랜지스터(T3)와 연결되지 않을 수 있다. 도 10을 참조하면, 제2 표시 영역(BB)에서 제1방향(DR1)으로 배열된 복수의 화소 회로에서 연결 부재(74)의 위치는 좌측 회로에 위치하는 구조와 우측 회로에 위치하는 구조가 번갈아 배열될 수 있다.
두 구동 게이트 전극(155a3, 155a4) 각각에 대응하는 액티브 패턴(130)은 스캔선(151), 제어선(153) 및 각 구동 게이트 전극(155a3, 155a4)과 중첩하여 각각 트랜지스터(T1, T2, T3, T5, T6)의 채널 영역, 소스 영역 및 드레인 영역을 형성할 수 있다.
서로 중첩하는 각 구동 게이트 전극(155a3, 155a4)과 스토리지선(156)의 각 확장부(157)는 각각 커패시터(Cst)를 이룰 수 있다.
한 화소 회로에 대응하는 한 화소 전극(191)은, 한 쌍의 제6 트랜지스터(T6)와 각각 연결되어 있는 한 쌍의 연결 부재(79)와 접촉 구멍(89)을 통해 전기적으로 연결될 수 있다. 그러나 앞에서 설명한 바와 같이 도 11 및 도 12에 도시한 화소 회로에서 우측 회로와 연결된 데이터선(171b)이 전달하는 데이터 신호(DATA)에 대한 보상 동작은 이루어지지 않을 수 있다.
본 실시예에 따르면 한 화소 전극(191)이 한 쌍의 접촉 구멍(89)을 통해 구동 전류를 전달받으므로 구동 전류 입력이 용이할 수 있다.
도 12에서 좌측 회로뿐 아니라 우측 회로에서도 제2 트랜지스터(T2)가 데이터선(171b)과 접촉 구멍(62)을 통해 연결되어 있으므로, 우측 회로에 위치하는 액티브 패턴(130)이 플로팅되어 표시 품질이 저하되는 것을 방지할 수 있다.
본 실시예에 따르면 제2 표시 영역(BB)에서 한 화소 회로의 발광 다이오드(ED)가 한 쌍의 제1 트랜지스터(T1) 및 한 쌍의 제6 트랜지스터(T6)를 통해 구동 전류를 전달받으므로 제2 표시 영역(BB)의 화소 전극(191)에 용이하게 구동 전류를 입력할 수 있거나 화소 전극(191)에 흐르는 구동 전류를 늘릴 수 있어, 제2 표시 영역(BB)의 제1 표시 영역(A)과의 휘도차를 줄일 수 있다.
이 밖에 본 실시예의 특징은 앞에서 설명한 여러 실시예와 동일할 수 있다.
도 10 내지 도 12와 함께 도 13, 도 14, 도 15 및 도 16 각각을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
먼저 도 13을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 도 10 내지 도 12에 도시한 표시 장치와 대부분 동일하나, 제1 및 제2 표시 영역(A, BB)의 화소 전극의 형태 및/또는 사이즈가 다를 수 있다. 제1 및 제2 표시 영역(A, BB)에서 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 형태는 대략 마름모꼴일 수 있고, 녹색 화소(G)의 형태도 마름모꼴이거나 직사각형일 수 있다. 제1 및 제2 표시 영역(A, BB)에서 녹색 화소(G)의 평면상 사이즈는 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 평면상 사이즈보다 작을 수 있다. 또한, 청색 화소(B)의 평면상 사이즈는 적색 화소(R)의 평면상 사이즈보다 클 수 있으나 이에 한정되지 않는다.
다음 도 14를 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 도 12에 도시한 표시 장치와 대부분 동일하나, 도 12에는 도시되어 있지 않았던 스캔선(152), 초기화 전압선(169) 및 연결 부재(75)도 도시하고 있다. 스캔선(152), 초기화 전압선(169) 및 연결 부재(75)의 특징은 앞에서 설명한 바와 동일할 수 있다.
스캔선(152)과 중첩하는 액티브 패턴(130)은 앞에서 설명한 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 채널 영역을 이룰 수 있다. 연결 부재(75)는 제3 도전층에 위치할 수 있고, 초기화 전압선(169)과 액티브 패턴(130)의 한 도전 영역, 예를 들어 제4 트랜지스터(T4)와 제7 트랜지스터(T7) 사이의 도전 영역을 서로 전기적으로 연결할 수 있다.
스토리지선(156)은 접촉 구멍(66)을 통해 구동 전압선(172)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가받을 수 있다.
도 14에 도시한 실시예에서, 한 화소 회로가 포함하는 좌측 회로(CC1)에 연결 부재(74)가 위치하지만 우측 회로(CC2)에는 연결 부재(74)가 위치하지 않을 수 있다. 이와 달리 제1방향(DR1)으로 이웃한 다른 화소 회로에서는 좌측 회로(CC1)에 연결 부재(74)가 위치하지 않고 우측 회로(CC2)에 연결 부재(74)가 위치할 수 있다.
한 화소 회로가 포함하는 좌측 회로(CC1)와 우측 회로(CC2) 모두는 트랜지스터(T1, T2, T3, T4, T5, T6, T7)를 포함할 수 있다.
다음 도 15를 참조하면, 본 실시예에 따른 표시 장치는 도 14에 도시한 표시 장치와 대부분 동일하나, 좌측 회로(CC1) 및 우측 회로(CC2) 중 한 회로, 예를 들어 우측 회로(CC2)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하지 않을 수 있다. 만약 연결 부재(74)를 포함하지 않은 회로가 좌측 회로(CC1)라면 좌측 회로(CC1)가 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하지 않을 수 있다.
다음 도 16을 참조하면, 본 실시예에 따른 표시 장치는 도 15에 도시한 표시 장치와 대부분 동일하나, 연결 부재(74)가 없는 우측 회로(CC2)에서 데이터선(171b)이 액티브 패턴(130)과 분리되어 있을 수 있다. 즉, 우측 회로(CC2)는 접촉 구멍(62)을 포함하지 않을 수 있다. 만약 연결 부재(74)를 포함하고 있지 않은 회로가 좌측 회로(CC1)라면 좌측 회로(CC1)에서 데이터선(171a)이 액티브 패턴(130)과 분리되어 있을 수 있다.
앞에서 설명한 도면들과 함께 도 17 내지 도 19를 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
본 실시예에 따른 표시 장치는 앞에서 설명한 도 10 내지 도 12에 도시한 실시예에 따른 표시 장치와 일부 유사하므로 차이점을 중심으로 설명한다.
제2 표시 영역(BB)에서 제2방향(DR2)으로의 해상도가 제1 표시 영역(A)에서의 제2방향(DR2)으로의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(BB)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wb)는 제1 표시 영역(A)에서 제2방향(DR2)으로의 화소(PX) 또는 화소 전극(191)의 피치(Wa)보다 클 수 있고, 피치(Wb)는 피치(Wa)의 대략 q배일 수 있다. q는 예를 들어 2일 수 있으나 이에 한정되는 것은 아니다.
제2 표시 영역(BB)에서 제1방향(DR1)으로의 해상도는 제1 표시 영역(A)에서의 제1방향(DR1)으로의 해상도와 유사할 수 있다. 즉, 제2 표시 영역(BB)에서 제1방향(DR1)으로의 화소(PX) 또는 화소 전극(191)의 피치는 제1 표시 영역(A)에서 제1방향(DR1)으로의 화소(PX) 또는 화소 전극(191)의 피치와 유사할 수 있다.
제2 표시 영역(BB)에 위치하는 화소(PX)의 제2방향(DR2)의 길이는 제1 표시 영역(A)에 위치하는 화소(PX)의 제2방향(DR2)의 길이보다 크며, 대략 r배일 수 있다. r은 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
제2 표시 영역(BB)에 위치하는 화소 전극(191)의 평면상 면적은 제1 표시 영역(A)에 위치하는 화소 전극(191)의 평면상 면적보다 클 수 있다. 제2 표시 영역(BB)에 위치하는 화소 전극(191)의 제2방향(DR2)의 길이는 제1 표시 영역(A)에 위치하는 화소 전극(191)의 제2방향(DR2)의 길이보다 크며, 대략 s배일 수 있다. s는 대략 1.5일 수 있으나 이에 한정되는 것은 아니다.
s는 q보다 작을 수 있다. 이에 따르면, 제2 표시 영역(BB)에서 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 간격은 제1 표시 영역(A)에서 제2방향(DR2)으로 이웃한 두 화소 전극(191) 사이의 간격보다 클 수 있다. 이에 따라 제2 표시 영역(BB)의 광투과율이 제1 표시 영역(A)의 광투과율보다 높을 수 있다.
도 17의 제1 표시 영역(A)에 위치하는 한 화소(PX)에 대응하는 화소 회로의 구조는 앞에서 설명한 도 2에 도시한 화소 회로와 동일할 수 있다.
도 18은 도 17의 제2 표시 영역(BB)에 위치하는 한 화소(PX)에 대응하는 화소 회로의 회로도이다.
도 18을 참조하면, 제2 표시 영역(BB)에 위치하는 한 화소 회로는 앞에서 설명한 도 2에 도시한 화소 회로와 유사한 회로를 적어도 두 개 포함할 수 있다. 서로 유사한 구조를 가지는 상측 및 하측의 회로는 동일한 데이터선(171) 및 동일한 구동 전압선(172)에 연결되어 있을 수 있고, 상측 및 하측 회로 각각은 이웃한 한 쌍의 스캔선(151, 152, 154), 한 쌍의 제어선(153) 및 한 쌍의 스토리지선(156)에 각각 연결되어 있을 수 있다.
상측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)과 하측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)은 서로 연결되어 있을 수 있다. 하측 회로의 제1 트랜지스터(T1)의 게이트 전극(G)은 상측 회로와 달리 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 분리되어 있을 수 있다. 따라서 도 18에 도시한 화소 회로에서 하측 회로와 연결된 데이터선(171)이 전달하는 데이터 신호(DATA)에 대한 보상 동작은 이루어지지 않을 수 있다.
상측 회로의 제6 트랜지스터(T6)의 드레인 전극과 하측 회로의 제6 트랜지스터(T6)의 드레인 전극은 서로 연결되어 하나의 발광 다이오드(ED)의 애노드에 연결될 수 있다. 즉, 제2 표시 영역(BB)에 위치하는 한 화소(PX)의 화소 회로는 한 쌍씩의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)을 포함하나 하나의 발광 다이오드(ED)를 포함할 수 있다.
도 17 및 도 18과 함께 도 19를 참조하여 한 실시예에 따른 표시 장치의 제2 표시 영역(BB)의 한 화소 회로의 구조에 대해 구체적으로 설명한다. 앞에서 설명한 실시예에서와 같은 구성 요소에 대한 동일한 설명은 생략한다.
평면 뷰에서 제2방향(DR2)으로 이웃한 두 구동 게이트 전극(155a5, 155a6) 중 상측 회로의 구동 게이트 전극(155a5)은 상측 회로의 스캔선(151)과 제어선(153) 사이에 위치하고, 하측 회로의 구동 게이트 전극(155a6)은 하측 회로의 스캔선(151)과 제어선(153) 사이에 위치할 수 있다. 두 구동 게이트 전극(155a5, 155a6)은 하나의 연결 부재(74)를 통해 서로 연결되어 있을 수 있다. 연결 부재(74)는 한 쌍의 접촉 구멍(41c, 41d)을 통해 두 구동 게이트 전극(155a5, 155a6)과 전기적으로 연결되어 있다. 따라서 두 구동 게이트 전극(155a5, 155a6)은 동일한 전압으로 충전될 수 있다.
두 구동 게이트 전극(155a5, 155a6) 중 하나는 접촉 구멍(63)을 통해 제3 트랜지스터(T3)와 연결되어 있지만 나머지 하나는 제3 트랜지스터(T3)와 분리되어 있을 수 있다.
두 구동 게이트 전극(155a5, 155a6) 각각에 대응하는 액티브 패턴(130)은 스캔선(151), 제어선(153) 및 각 구동 게이트 전극(155a5, 155a6)과 중첩하여 각각 트랜지스터(T1, T2, T3, T5, T6)의 채널 영역, 소스 영역 및 드레인 영역을 형성할 수 있다.
서로 중첩하는 각 구동 게이트 전극(155a5, 155a6)과 스토리지선(156)의 각 확장부(157)는 각각 커패시터(Cst)를 이룰 수 있다.
한 화소 회로에 대응하는 한 화소 전극(191)은, 한 쌍의 제6 트랜지스터(T6)와 각각 연결되어 있는 한 쌍의 연결 부재(79)와 접촉 구멍(89)을 통해 전기적으로 연결될 수 있다. 그러나 앞에서 설명한 바와 같이 도 18 및 도 19에 도시한 화소 회로에서 하측 회로와 연결된 데이터선(171)이 전달하는 데이터 신호(DATA)에 대한 보상 동작은 이루어지지 않을 수 있다.
한 화소 전극(191)이 한 쌍의 접촉 구멍(89)을 통해 구동 전류를 전달받으므로 구동 전류 입력이 용이할 수 있다.
도 19에서 상측 회로뿐 아니라 하측 회로에서도 제2 트랜지스터(T2)가 데이터선(171)과 접촉 구멍(62)을 통해 연결되어 있으므로, 하측 회로에 위치하는 액티브 패턴(130)이 플로팅되어 표시 품질이 저하되는 것을 방지할 수 있다.
본 실시예에 따르면 제2 표시 영역(BB)에서 한 화소 회로의 발광 다이오드(ED)가 한 쌍의 제1 트랜지스터(T1) 및 한 쌍의 제6 트랜지스터(T6)를 통해 구동 전류를 전달받으므로 제2 표시 영역(BB)의 화소 전극(191)에 용이하게 구동 전류를 입력할 수 있거나 화소 전극(191)에 흐르는 구동 전류를 늘릴 수 있어, 제2 표시 영역(BB)의 제1 표시 영역(A)과의 휘도차를 줄일 수 있다.
도 17 내지 도 19와 함께 도 20, 도 21, 도 22 및 도 23 각각을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
먼저 도 20을 참조하면, 한 실시예에 따른 표시 장치는 앞에서 설명한 도 17 내지 도 19에 도시한 표시 장치와 대부분 동일하나, 제1 및 제2 표시 영역(A, BB)의 화소 전극의 형태 및/또는 사이즈가 다를 수 있다. 제1 및 제2 표시 영역(A, BB)에서 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 형태는 대략 마름모꼴일 수 있고, 녹색 화소(G)의 형태도 마름모꼴이거나 직사각형일 수 있다. 제1 및 제2 표시 영역(A, BB)에서 녹색 화소(G)의 평면상 사이즈는 적색 화소(R) 및 청색 화소(B)의 화소 전극(191)의 평면상 사이즈보다 작을 수 있다. 또한, 청색 화소(B)의 평면상 사이즈는 적색 화소(R)의 평면상 사이즈보다 클 수 있으나 이에 한정되지 않는다.
다음 도 21을 참조하면, 본 실시예에 따른 표시 장치는 앞에서 설명한 도 19에 도시한 표시 장치와 대부분 동일하나, 도 19에는 도시되어 있지 않았던 스캔선(152), 초기화 전압선(169) 및 연결 부재(75)도 도시하고 있다. 스캔선(152), 초기화 전압선(169) 및 연결 부재(75)의 특징은 앞에서 설명한 바와 동일할 수 있다.
스캔선(152)과 중첩하는 액티브 패턴(130)은 앞에서 설명한 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 채널 영역을 이룰 수 있다. 연결 부재(75)는 제3 도전층에 위치할 수 있고, 초기화 전압선(169)과 액티브 패턴(130)의 한 도전 영역, 예를 들어 제4 트랜지스터(T4)와 제7 트랜지스터(T7) 사이의 도전 영역을 서로 전기적으로 연결할 수 있다.
도 21에 도시한 실시예에서, 연결 부재(74)가 상측 회로(CC3)에 위치하는 접촉 구멍(63)을 통해 제3 트랜지스터(T3)와 전기적으로 연결되지만 하측 회로(CC4)에서는 제3 트랜지스터(T3)와 분리되어 있을 수 있다.
한 화소 회로가 포함하는 상측 회로(CC3)와 하측 회로(CC4) 모두는 트랜지스터(T1, T2, T3, T4, T5, T6, T7)를 포함할 수 있다.
다음 도 22를 참조하면, 본 실시예에 따른 표시 장치는 도 21에 도시한 표시 장치와 대부분 동일하나, 상측 회로(CC3) 및 하측 회로(CC4) 중 한 회로, 예를 들어 하측 회로(CC4)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하지 않을 수 있다. 만약 연결 부재(74)를 포함하고 있지 않은 회로가 상측 회로(CC3)라면 상측 회로(CC3)가 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하고 있지 않을 수 있다.
다음 도 23을 참조하면, 본 실시예에 따른 표시 장치는 도 22에 도시한 표시 장치와 대부분 동일하나, 접촉 구멍(63)이 없는 하측 회로(CC4)에서 데이터선(171)이 액티브 패턴(130)과 분리되어 있을 수 있다. 즉, 하측 회로(CC4)는 접촉 구멍(62)을 포함하지 않을 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 복수의 제1 화소 전극을 포함하는 제1 표시 영역 및 복수의 제2 화소 전극을 포함하는 제2 표시 영역을 포함하고,
    상기 복수의 제1 화소 전극의 제1방향의 제1피치는 상기 복수의 제2 화소 전극의 상기 제1방향의 제2피치보다 작고,
    상기 제1 화소 전극의 상기 제1방향의 길이는 상기 제2 화소 전극의 상기 제1방향의 길이보다 작고,
    상기 제1 표시 영역 및 상기 제2 표시 영역에 위치하는 복수의 스캔선, 데이터 신호를 전달할 수 있는 복수의 데이터선 및 구동 전압을 전달할 수 있는 복수의 구동 전압선,
    상기 제2 표시 영역에 위치하는 한 쌍의 제1 트랜지스터,
    상기 한 쌍의 제1 트랜지스터와 연결되어 있는 적어도 하나의 제2 트랜지스터, 그리고
    상기 한 쌍의 제1 트랜지스터 및 상기 제2 화소 전극과 연결되어 있는 적어도 하나의 제6 트랜지스터를 포함하고,
    상기 한 쌍의 제1 트랜지스터는 한 쌍의 구동 게이트 전극을 포함하고,
    상기 한 쌍의 구동 게이트 전극은 서로 전기적으로 연결되어 있고,
    상기 적어도 하나의 제2 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제2 트랜지스터로 마련되고,
    상기 적어도 하나의 제6 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제6 트랜지스터로 마련되고,
    상기 제2 화소 전극은 상기 한 쌍의 제6 트랜지스터와 연결되어 있는 표시 장치.

  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 분리되어 있고,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있는
    표시 장치.
  5. 제1항에서,
    상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 연결되어 있고,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있는
    표시 장치.
  6. 제1항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 구동 전압을 전달할 수 있는 스토리지선을 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있고,
    상기 스토리지선은 상기 한 쌍의 구동 게이트 전극과 중첩하는 확장부를 포함하는
    표시 장치.
  7. 삭제
  8. 제1항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고,
    상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 서로 다른 두 데이터선에 각각 연결되어 있는
    표시 장치.
  9. 제1항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고,
    상기 한 쌍의 제2 트랜지스터 중 하나는 상기 복수의 데이터선 중 한 데이터선에 연결되어 있고, 다른 하나는 상기 복수의 데이터선 중 어느 것과도 연결되어 있지 않은
    표시 장치.
  10. 제1항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극과 연결되어 있는 연결 부재를 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있는
    표시 장치.
  11. 제10항에서,
    상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 동일한 데이터선에 연결되어 있는 표시 장치.
  12. 제10항에서,
    상기 한 쌍의 제2 트랜지스터 중 하나는 상기 복수의 데이터선 중 한 데이터선에 연결되어 있고, 다른 하나는 상기 복수의 데이터선 중 어느 것과도 연결되어 있지 않은 표시 장치.
  13. 제1항에서,
    상기 제1 표시 영역 및 상기 제2 표시 영역에 위치하는 복수의 스캔선, 데이터 신호를 전달할 수 있는 복수의 데이터선 및 구동 전압을 전달할 수 있는 복수의 구동 전압선을 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있고,
    상기 제1 표시 영역과 상기 제2 표시 영역은 상기 제2방향으로 이웃하고,
    상기 제1 표시 영역과 상기 제2 표시 영역의 경계 부근에서 상기 복수의 스캔선 중 적어도 일부 스캔선이 꺾여 있는
    표시 장치.
  14. 복수의 제1화소를 포함하는 제1 표시 영역 및 복수의 제2화소를 포함하는 제2 표시 영역,
    데이터 신호를 전달할 수 있는 복수의 데이터선, 그리고
    구동 전압을 전달할 수 있는 복수의 구동 전압선을 포함하고,
    상기 복수의 제1화소의 제1방향의 제1피치는 상기 복수의 제2화소의 상기 제1방향의 제2피치보다 작고,
    상기 제2화소에 대응하는 화소 회로는 발광 소자, 한 쌍의 채널 영역을 포함하는 한 쌍의 제1 트랜지스터, 상기 한 쌍의 제1 트랜지스터 및 상기 데이터선에 연결되어 있는 적어도 하나의 제2 트랜지스터, 그리고 상기 한 쌍의 제1 트랜지스터 및 상기 발광 소자와 연결되어 있는 적어도 하나의 제6 트랜지스터를 포함하고,
    상기 한 쌍의 제1 트랜지스터는 한 쌍의 구동 게이트 전극을 포함하고,
    상기 한 쌍의 구동 게이트 전극은 서로 전기적으로 연결되어 있고,
    상기 적어도 하나의 제2 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제2 트랜지스터로 마련되고,
    상기 적어도 하나의 제6 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제6 트랜지스터로 마련되고,
    상기 발광 소자는 상기 한 쌍의 제6 트랜지스터와 연결되어 있는 표시 장치.
  15. 삭제
  16. 제14항에서,
    상기 한 쌍의 구동 게이트 전극은 동일한 도전층에 위치하며 서로 분리되어 있고,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하는 연결 부재가 상기 한 쌍의 구동 게이트 전극과 전기적으로 연결되어 있는
    표시 장치.
  17. 삭제
  18. 제14항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극 중 하나와 연결되어 있는 연결 부재를 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향으로 길게 연장되어 있고,
    상기 한 쌍의 제2 트랜지스터는 상기 복수의 데이터선 중 서로 다른 두 데이터선에 각각 연결되어 있는
    표시 장치.
  19. 제14항에서,
    상기 한 쌍의 구동 게이트 전극과 다른 도전층에 위치하며 상기 한 쌍의 구동 게이트 전극과 연결되어 있는 연결 부재를 더 포함하고,
    상기 복수의 스캔선 각각은 상기 제1방향과 다른 제2방향으로 길게 연장되어 있는
    표시 장치.
  20. 복수의 제1 화소 전극을 포함하는 제1 표시 영역 및 복수의 제2 화소 전극을 포함하는 제2 표시 영역을 포함하고,
    상기 복수의 제1 화소 전극의 제1방향의 제1피치는 상기 복수의 제2 화소 전극의 상기 제1방향의 제2피치의 i배이고,
    상기 제1 화소 전극의 상기 제1방향의 길이는 상기 제2 화소 전극의 상기 제1방향의 길이의 j배이고,
    상기 j는 상기 i보다 작고,
    상기 i는 1보다 작고,
    상기 제1 표시 영역 및 상기 제2 표시 영역에 위치하는 복수의 스캔선, 데이터 신호를 전달할 수 있는 복수의 데이터선 및 구동 전압을 전달할 수 있는 복수의 구동 전압선,
    상기 제2 표시 영역에 위치하는 한 쌍의 제1 트랜지스터,
    상기 한 쌍의 제1 트랜지스터와 연결되어 있는 적어도 하나의 제2 트랜지스터, 그리고
    상기 한 쌍의 제1 트랜지스터 및 상기 제2 화소 전극과 연결되어 있는 적어도 하나의 제6 트랜지스터를 포함하고,
    상기 한 쌍의 제1 트랜지스터는 한 쌍의 구동 게이트 전극을 포함하고,
    상기 한 쌍의 구동 게이트 전극은 서로 전기적으로 연결되어 있고,
    상기 적어도 하나의 제2 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제2 트랜지스터로 마련되고,
    상기 적어도 하나의 제6 트랜지스터는, 상기 한 쌍의 제1 트랜지스터 각각과 연결되어 있는 한 쌍의 제6 트랜지스터로 마련되고,
    상기 제2 화소 전극은 상기 한 쌍의 제6 트랜지스터와 연결되어 있는 표시 장치.
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