KR102756351B1 - Wafer-to-wafer bonding method with improved bonding void generation and semiconductor device thereby - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000011800 void material Substances 0.000 title claims description 30
- 238000009966 trimming Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 33
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 15
- 239000011259 mixed solution Substances 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 5
- 235000012431 wafers Nutrition 0.000 abstract description 166
- 238000009832 plasma treatment Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000003851 corona treatment Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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Abstract
본 발명은 웨이퍼 대 웨이퍼 본딩 방법에 관한 것으로서, 제2본딩층이 형성된 제2웨이퍼 상에 제1본딩층이 형성된 제1웨이퍼를 본딩시키는 웨이퍼 대 웨이퍼 본딩 방법에 있어서, 상기 제1웨이퍼가 양의 보우(bow) 값을 갖도록 상기 제1본딩층을 제어하는 단계와, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 플라즈마 처리하는 단계 및 상기 제2웨이퍼는 바텀척(bottom chuck)에 로딩시키고, 상기 제1웨이퍼는 탑척(top chuck)에 로딩(loading)시켜 정렬(align) 및 본딩을 진행하는 단계를 포함하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법 및 이에 의해 제조된 반도체 소자를 기술적 요지로 한다. 이에 의해 본 발명은 본딩 보이드(bonding void)의 발생을 최소화할 수 있는 웨이퍼 대 웨이퍼 본딩 방법을 제공하며, 고품질의 웨이퍼 패키징 또는 반도체 소자를 제공하게 된다.The present invention relates to a wafer-to-wafer bonding method, and more particularly, to a wafer-to-wafer bonding method for bonding a first wafer having a first bonding layer formed on a second wafer having a second bonding layer formed, the wafer-to-wafer bonding method comprising the steps of: controlling the first bonding layer so that the first wafer has a positive bow value; performing plasma treatment on the surface of at least one of the first bonding layer and the second bonding layer; and loading the second wafer onto a bottom chuck and the first wafer onto a top chuck to align and bond the wafers. The technical gist of the present invention is a wafer-to-wafer bonding method capable of minimizing the occurrence of bonding voids, and a semiconductor device manufactured thereby.
Description
본 발명은 웨이퍼 대 웨이퍼 본딩 방법에 관한 것으로서, 웨이퍼가 양의 보우(bow) 값을 갖도록 하여 본딩 보이드(bonding void)의 발생을 최소화할 수 있는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법 및 이에 의한 반도체 소자에 관한 것이다.The present invention relates to a wafer-to-wafer bonding method, and more particularly, to a wafer-to-wafer bonding method capable of improving the occurrence of bonding voids by causing the wafer to have a positive bow value to minimize the occurrence of bonding voids, and a semiconductor device using the method.
최근 반도체 소자의 고집적화, 고성능화 및 소형화가 진행되면서 패키지 기술에 대한 관심이 증대되고 있으며, 특히 웨이퍼 고집적화를 위한 3D 패키지 제조 공정, BSI CIS 반도체 제조 공정, MEMS Sensor 제조 공정 등에서 적용되고 있는 웨이퍼 대 웨이퍼 본딩(wafer to wafer bonding) 공정에 대한 연구가 활발하다.Recently, as semiconductor devices become more highly integrated, perform better, and miniaturized, interest in packaging technology is increasing, and in particular, research is actively being conducted on the wafer-to-wafer bonding process applied in 3D package manufacturing processes for highly integrated wafers, BSI CIS semiconductor manufacturing processes, and MEMS sensor manufacturing processes.
도 1은 기존의 웨이퍼 대 웨이퍼 본딩 공정을 나타낸 순서도로, 본딩면에 SiO2 또는 Si가 형성된 디바이스 웨이퍼(Device wafer) 간 본딩 공정을 나타낸 것이다. 편의상 본딩되는 두 웨이퍼를 제1웨이퍼와 제2웨이퍼라고 한다.Figure 1 is a flow chart showing a conventional wafer-to-wafer bonding process, showing a bonding process between device wafers having SiO 2 or Si formed on the bonding surface. For convenience, the two wafers to be bonded are called the first wafer and the second wafer.
먼저, 제1웨이퍼와 제2웨이퍼는 각각의 표면을 DI Water를 이용하여 스크러버(scrubber) 처리하여 표면에 발생되어 있던 불순물을 제거한다. 그리고, N2 또는 O2를 이용한 플라즈마 처리로 표면을 활성화(activation)한 후, 제1웨이퍼 및 제2웨이퍼 각각을 본딩 장치 내 탑척(top chuck)과 바텀척(bottom chuck)으로 로딩(loading)하여 척킹(chucking)한다.First, the first wafer and the second wafer are scrubbed using DI water to remove impurities on the surfaces. Then, the surfaces are activated using plasma treatment using N 2 or O 2 , and then the first wafer and the second wafer are loaded onto the top chuck and bottom chuck, respectively, in the bonding device and chucked.
그리고, 척킹된 웨이퍼 각각을 정렬(align)하여 탑척에 있는 웨이퍼 중심부를 핀(pin)으로 눌러주면서 척킹을 풀어주어 제1웨이퍼와 제2웨이퍼의 전면 bonding이 이루어지게 된다. 그 후 본딩 장치 또는 열처리 장치에서 300~400℃ 정도 온도에서 열처리를 통해 완전한 본딩이 이루어지게 된다. Then, each chucked wafer is aligned, and the center of the wafer on the top chuck is pressed with a pin while the chucking is released, so that the front side bonding of the first wafer and the second wafer is achieved. After that, complete bonding is achieved through heat treatment at a temperature of about 300 to 400℃ in a bonding device or a heat treatment device.
그리고, 각 웨이퍼의 엣지부(edge)에서의 베벨(bevel) 영역의 단차로 인한 불안정한 본딩 영역을 제거하기 위해 트리밍(trimming) 공정이 수행한 후, 제1웨이퍼 또는 제2웨이퍼의 박판화(thinning)하는 공정에 의해 웨이퍼 대 웨이퍼 본딩이 이루어지게 된다.Then, after a trimming process is performed to remove an unstable bonding area due to a step difference in the bevel area at the edge of each wafer, wafer-to-wafer bonding is performed by a thinning process of the first wafer or the second wafer.
이와 같이 기존 방식의 웨이퍼 대 웨이퍼 본딩 공정은, 디바이스 제조가 완료된 웨이퍼를 본딩하기 전에 표면의 입자 등을 제거하기 위해 DI Water를 이용한 스크러버(scrubber) 처리만 진행하고 있으며, 웨이퍼 본딩 시 본딩 강도 증가에 기여할 수 있는 표면 친수성화가 이루어지지 않아 랜덤 부위에서 본딩 보이드가 발생할 가능성이 높다.In this way, the conventional wafer-to-wafer bonding process only performs a scrubber treatment using DI water to remove particles, etc., from the surface of the wafer before bonding the wafer on which device manufacturing is complete, and since the surface hydrophilicity that can contribute to increasing bonding strength is not achieved during wafer bonding, there is a high possibility that bonding voids will occur at random locations.
이러한 웨이퍼 표면의 불순물이나 입자 또는 웨이퍼 표면 막질 자체의 본딩 강도의 불량 시 웨이퍼 내 랜덤한 부위에 보이드(void)가 발생하게 된다(도 2).When there are impurities or particles on the wafer surface or the bonding strength of the wafer surface film itself is poor, voids occur at random locations within the wafer (Figure 2).
또한, 본딩 시 웨이퍼 내 중심부에서 빠져나가지 못한 에어(air)로 인한 버블(bubble)성 보이드를 발생시키지 않기 위해 탑척에 있는 웨이퍼 중심부를 핀으로 눌러 웨이퍼 중심부에서 엣지부 방향으로 본딩이 이루어지는데, 웨이퍼 중심부에서 순차적으로 본딩되면서 밀려나간 에어가 웨이퍼 간 미세한 갭(gap) 내에서 큰 압력으로 유지되다 웨이퍼 엣지부 근처에서 급격하게 빠져나가면서 큰 압력 차이를 만나게 된다(도 3).In addition, in order to prevent bubble voids caused by air that cannot escape from the center of the wafer during bonding, the center of the wafer on the top chuck is pressed with a pin so that bonding is performed from the center of the wafer toward the edge. As the air is sequentially bonded from the center of the wafer, it is pushed out and maintained at a large pressure within the small gap between the wafers, and then rapidly escapes near the edge of the wafer, encountering a large pressure difference (Fig. 3).
이로 인해 웨이퍼 엣지부에서 큰 압력 저하로 인해 웨이퍼 엣지부 표면에서 온도 저하가 일어나면서, 미세한 물방울이 형성되어 본딩을 방해하게 되어 원형 형태의 보이드가 발생되게 된다(도 4, 도 5).This causes a large pressure drop at the wafer edge, which in turn causes a temperature drop on the wafer edge surface, which in turn causes fine water droplets to form, interfering with bonding and creating circular voids (Fig. 4, Fig. 5).
이러한 웨이퍼 엣지부에서의 취약한 본딩 부위를 제거하기 위해, 트리밍 공정을 수행하지만, 트리밍 공정에서도 제거되지 않은 보이드가 있으며, 이는 웨이퍼 안쪽 영역까지 발생할 수 있어 지속적으로 불량을 유발하게 된다(도 6).To remove the weak bonding area at the edge of the wafer, a trimming process is performed, but voids are not removed even during the trimming process, and these can occur in the inner area of the wafer, continuously causing defects (Fig. 6).
본 발명은 상기 필요성에 의해 도출된 것으로서, 웨이퍼가 양의 보우(bow) 값을 갖도록 하여 본딩 보이드(bonding void)의 발생을 최소화할 수 있는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법 및 이에 의한 반도체 소자의 제공을 그 목적으로 한다.The present invention was derived from the above necessity, and its purpose is to provide a wafer-to-wafer bonding method capable of minimizing the occurrence of bonding voids by causing the wafer to have a positive bow value, thereby improving the occurrence of bonding voids, and a semiconductor device using the method.
상기 목적을 달성하기 위해 본 발명은, 제2본딩층이 형성된 제2웨이퍼 상에 제1본딩층이 형성된 제1웨이퍼를 본딩시키는 웨이퍼 대 웨이퍼 본딩 방법에 있어서, 상기 제1웨이퍼가 양의 보우(bow) 값을 갖도록 상기 제1본딩층을 제어하는 단계와, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 플라즈마 처리하는 단계 및 상기 제2웨이퍼는 바텀척(bottom chuck)에 로딩시키고, 상기 제1웨이퍼는 탑척(top chuck)에 로딩(loading)시켜 정렬(align) 및 본딩을 진행하는 단계를 포함하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법 및 이에 의해 제조된 반도체 소자를 기술적 요지로 한다.In order to achieve the above object, the present invention relates to a wafer-to-wafer bonding method for bonding a first wafer having a first bonding layer formed on a second wafer having a second bonding layer formed, the method comprising: a step of controlling the first bonding layer so that the first wafer has a positive bow value; a step of plasma-treating the surface of at least one of the first bonding layer and the second bonding layer; and a step of loading the second wafer onto a bottom chuck and loading the first wafer onto a top chuck to align and bond, the technical gist of which is a wafer-to-wafer bonding method and a semiconductor device manufactured thereby with improved bonding void generation.
또한, 상기 제1본딩층 및 상기 제2본딩층은, 적어도 하나는 SiO2 로 형성된 것이 바람직하다.In addition, it is preferable that at least one of the first bonding layer and the second bonding layer is formed of SiO 2 .
또한, 상기 제1본딩층의 제어는, 상기 제1본딩층의 두께, 조성 및 공정 조건 중 어느 하나 이상의 변수에 따라 결정되며, 상기 제1웨이퍼에 인가되는 스트레스를 조절하는 것이 바람직하다.In addition, the control of the first bonding layer is determined according to one or more variables among the thickness, composition, and process conditions of the first bonding layer, and it is preferable to control the stress applied to the first wafer.
또한, 상기 보우 값은, 30 ~ 80㎛인 것이 바람직하다.Additionally, it is preferable that the bow value be 30 to 80 μm.
또한, 상기 제1본딩층을 제어하는 단계 이후에, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 친수성 처리하는 것이 바람직하며, 또한, 상기 친수성 처리하는 단계는, NH4OH, H2O2, H2O 혼합용액을 이용하는 것이 바람직하다.In addition, after the step of controlling the first bonding layer, it is preferable to perform a hydrophilic treatment on the surface of at least one of the first bonding layer and the second bonding layer, and in addition, it is preferable to use a mixed solution of NH 4 OH, H 2 O 2 , and H 2 O in the step of hydrophilic treatment.
또한, 상기 제1웨이퍼 및 상기 제2웨이퍼 중 어느 하나 이상의 엣지부를 미세 트리밍(micro-trimming)하여 트리밍부를 형성하는 것이 바람직하다.In addition, it is preferable to form a trimmed portion by micro-trimming an edge portion of at least one of the first wafer and the second wafer.
또한, 상기 트리밍부는, 베벨부(bevel)로 이어지는 스텝 형상으로 형성되는 것이 바람직하며, 또한, 상기 베벨부로 갈수록 상기 트리밍부의 깊이나 폭이 크게 구현되는 것이 바람직하다.In addition, it is preferable that the trimming portion is formed in a step shape leading to a bevel portion, and it is also preferable that the depth or width of the trimming portion becomes larger as it goes toward the bevel portion.
또한, 상기 트리밍부의 깊이는, 상기 제1웨이퍼 또는 상기 제2웨이퍼 표면으로부터 1차 트리밍부의 깊이는 1~10㎛이고, 2차 트리밍부의 깊이는 10~20㎛인 것이 바람직하다.In addition, it is preferable that the depth of the trimming portion is 1 to 10 µm from the surface of the first wafer or the second wafer, and that the depth of the second trimming portion is 10 to 20 µm.
또한, 상기 1차 트리밍부는 트리밍 시작점부터 1mm 영역까지 형성되고, 상기 2차 트리밍부는 1차 트리밍 끝지점부터 2mm 영역까지 형성되는 것이 바람직하다.In addition, it is preferable that the first trimming portion is formed in a 1 mm area from the trimming start point, and the second trimming portion is formed in a 2 mm area from the first trimming end point.
또한, 상기 본딩을 진행하는 단계 이후에, 웨이퍼 대 웨이퍼 본딩된 베벨부를 절삭하는 것이 바람직하다.Additionally, after the step of performing the above bonding, it is desirable to cut the wafer-to-wafer bonded bevel portion.
본 발명은 웨이퍼 대 웨이퍼 본딩 방법에 관한 것으로서, 웨이퍼가 양의 보우(bow) 값을 갖도록 하여 웨이퍼 대 웨이퍼 본딩시 본딩 보이드(bonding void)의 발생을 최소화할 수 있는 웨이퍼 대 웨이퍼 본딩 방법에 관한 것이다. 이에 의해 고품질의 웨이퍼 패키징 또는 반도체 소자를 제공하게 된다.The present invention relates to a wafer-to-wafer bonding method, and more particularly, to a wafer-to-wafer bonding method capable of minimizing the occurrence of bonding voids during wafer-to-wafer bonding by causing the wafer to have a positive bow value. This provides high-quality wafer packaging or semiconductor devices.
특히 본 발명은 탑척(top chuck)에 척킹(chocking)되는 웨이퍼, 본 발명에서는 제1웨이퍼가 양의 보우 값을 갖도록 제1웨이퍼의 최상층 구성인 제1본딩층을 제어하여, 본딩 보이드의 발생을 최소화할 수 있도록 한 것이다.In particular, the present invention controls the first bonding layer, which is the uppermost layer of the first wafer, so that the first wafer chucked on a top chuck has a positive bow value, thereby minimizing the occurrence of bonding voids.
또한, 본 발명은 웨이퍼의 표면을 친수성화 처리를 함으로써, 본딩 강도(bonding strength)를 개선하고, 웨이퍼 엣지부에서의 미세 트리밍 공정에 의해 웨이퍼 자체의 구조로 인해 발생하는 급격한 단차 발생 및 이로 인해 유발되는 급격한 압력 변화를 최소화시켜, 엣지부에서의 본딩 보이드를 개선한 것이다.In addition, the present invention improves bonding strength by subjecting the surface of the wafer to a hydrophilic treatment, and minimizes the occurrence of abrupt steps and the resulting abrupt pressure changes due to the structure of the wafer itself through a fine trimming process at the edge of the wafer, thereby improving bonding voids at the edge.
도 1 - 기존의 웨이퍼 대 웨이퍼 본딩 공정을 나타낸 순서도.
도 2 - 기존의 웨이퍼 대 웨이퍼 본딩 후 본딩 보이드 상태를 나타낸 도.
도 3 - 기존의 웨이퍼 대 웨이퍼 본딩 방법에 의한 엣지부 근처에서 발생하는 급격한 압력 차이를 나타낸 모식도.
도 4 - 기존의 웨이퍼 대 웨이퍼 본딩 방법에서 엣지부 근처에서의 본딩 보이드 상태를 나타낸 모식도.
도 5 - 기존의 웨이퍼 대 웨이퍼 본딩 방법에서 엣지부 근처에서의 본딩 보이드의 실제 상태를 나타낸 도.
도 6 - 기존의 웨이퍼 대 웨이퍼 본딩 방법에서 베벨부 절삭 후 엣지부 근처에서의 본딩 보이드 상태를 나타낸 모식도.
도 7 - 본 발명의 일실시예에 따른 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법에 대한 순서도.
도 8 - 본 발명에서의 제1웨이퍼가 양의 보우 값을 갖는 것에 대한 설명을 위한 모식도.
도 9 - 본 발명의 일실시예에 따라 제2웨이퍼의 엣지부에 트리밍부를 형성한 상태를 나타낸 모식도.
도 10 - 본 발명의 일실시예에 따라 베벨부를 절삭 후 엣지부 근처에서의 본딩 보이드 상태를 나타낸 모식도.
도 11 - 기존 웨이퍼 대 웨이퍼 본딩 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지(a)와, 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지(b).
도 12 - 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 본딩 보이드 개선 데이타를 나타낸 도.
도 13 - 본 발명의 일실시예에 따라 공정 조건에 따른 제1본딩층을 제어하는 예시를 나타낸 도.Figure 1 - Flowchart showing a conventional wafer-to-wafer bonding process.
Figure 2 - Diagram showing the bonding void condition after conventional wafer-to-wafer bonding.
Figure 3 - Schematic diagram showing the rapid pressure difference that occurs near the edge by conventional wafer-to-wafer bonding methods.
Figure 4 - Schematic diagram showing the bonding void condition near the edge in a conventional wafer-to-wafer bonding method.
Figure 5 - A diagram showing the actual state of bonding voids near the edge in a conventional wafer-to-wafer bonding method.
Figure 6 - Schematic diagram showing the bonding void condition near the edge after bevel cutting in a conventional wafer-to-wafer bonding method.
FIG. 7 - Flowchart of a wafer-to-wafer bonding method for improving bonding void occurrence according to one embodiment of the present invention.
FIG. 8 - Schematic diagram for explaining that the first wafer in the present invention has a positive bow value.
FIG. 9 - A schematic diagram showing a state in which a trimming portion is formed on an edge portion of a second wafer according to one embodiment of the present invention.
FIG. 10 - A schematic diagram showing a bonding void state near an edge after cutting a bevel according to one embodiment of the present invention.
Figure 11 - Image (a) showing a bonding void state at an edge after conventional wafer-to-wafer bonding, and image (b) showing a bonding void state at an edge after wafer-to-wafer bonding according to an embodiment of the present invention.
FIG. 12 - A diagram showing bonding void improvement data after wafer-to-wafer bonding according to one embodiment of the present invention.
FIG. 13 - A diagram showing an example of controlling a first bonding layer according to process conditions according to one embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention, and the methods for achieving them, will become clearer with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and these embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
소자(device) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When a device or layer is referred to as being "on" or "on" another device or layer, this includes not only directly on the other device or layer, but also cases where there are other layers or components intervening therebetween. In contrast, when a device is referred to as being "directly on" or "directly above" the other device or layer, this indicates that there are no other intervening components or layers.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The spatially relative terms "below," "beneath," "lower," "above," "upper," and the like can be used to easily describe the relationship of one element or component to another element or component, as depicted in the drawings. The spatially relative terms should be understood to include different orientations of the elements when used or operated in addition to the orientations depicted in the drawings. For example, if an element depicted in the drawings is flipped over, an element described as "below" or "beneath" another element may end up being "above" the other element. Thus, the exemplary term "below" can include both the above and below orientations. The elements may also be oriented in other directions, in which case the spatially relative terms can be interpreted accordingly.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing embodiments only and is not intended to be limiting of the invention. As used herein, the singular includes the plural unless the context clearly dictates otherwise. The terms "comprises" and/or "comprising" as used herein do not exclude the presence or addition of one or more other components, steps, operations, and/or elements.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used with a meaning that can be commonly understood by a person of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries shall not be ideally or excessively interpreted unless explicitly specifically defined.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 7은 본 발명의 일실시예에 따른 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법에 대한 순서도를 나타낸 것이고, 도 8은 본 발명에서의 제1웨이퍼가 양의 보우 값을 갖는 것에 대한 설명을 위한 모식도이고, 도 9는 본 발명의 일실시예에 따라 제2웨이퍼의 엣지부에 트리밍부를 형성한 상태의 모식도를 나타낸 것이고, 도 10은 본 발명의 일실시예에 따라 베벨부를 절삭한 상태의 모식도를 나타낸 것이고, 도 11은 기존 웨이퍼 대 웨이퍼 본딩 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지(a)와 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지(b)이고, 도 12는 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 본딩 보이드 개선 데이타를 나타낸 도이고, 도 13은 본 발명의 일실시예에 따라 공정 조건에 따른 제1본딩층을 제어하는 예시를 나타낸 도이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. FIG. 7 is a flowchart showing a wafer-to-wafer bonding method for improving bonding void occurrence according to an embodiment of the present invention, FIG. 8 is a schematic diagram for explaining that the first wafer in the present invention has a positive bow value, FIG. 9 is a schematic diagram showing a state in which a trimming portion is formed at an edge portion of a second wafer according to an embodiment of the present invention, FIG. 10 is a schematic diagram showing a state in which a bevel portion is cut according to an embodiment of the present invention, FIG. 11 is an image (a) showing a bonding void state at an edge portion after conventional wafer-to-wafer bonding and an image (b) showing a bonding void state at an edge portion after wafer-to-wafer bonding according to an embodiment of the present invention, FIG. 12 is a diagram showing bonding void improvement data after wafer-to-wafer bonding according to an embodiment of the present invention, and FIG. 13 is a diagram showing an example of controlling a first bonding layer according to process conditions according to an embodiment of the present invention.
도시된 바와 같이 본 발명의 일실시예에 따른 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법은, 제2본딩층이 형성된 제2웨이퍼(200) 상에 제1본딩층이 형성된 제1웨이퍼(100)를 본딩시키는 웨이퍼 대 웨이퍼 본딩 방법에 있어서, 상기 제1웨이퍼(100)가 양의 보우(bow) 값을 갖도록 상기 제1본딩층을 제어하는 단계와, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 플라즈마 처리하는 단계 및 상기 제2웨이퍼(200)는 바텀척(bottom chuck)에 로딩시키고, 상기 제1웨이퍼(100)는 탑척(top chuck)에 로딩(loading)시켜 정렬(align) 및 본딩을 진행하는 단계를 포함하는 것을 특징으로 한다.As described above, a wafer-to-wafer bonding method according to an embodiment of the present invention, which improves the occurrence of bonding voids, is characterized by comprising: a wafer-to-wafer bonding method for bonding a first wafer (100) having a first bonding layer formed on a second wafer (200) having a second bonding layer formed, the wafer-to-wafer bonding method including: a step of controlling the first bonding layer so that the first wafer (100) has a positive bow value; a step of plasma-treating the surface of at least one of the first bonding layer and the second bonding layer; and a step of loading the second wafer (200) onto a bottom chuck and loading the first wafer (100) onto a top chuck to align and bond.
본 발명에서 본딩되는 웨이퍼는 일면에 하나 이상의 device가 형성되거나, 소정의 회로 패턴이 형성되거나, 칩이 형성될 수 있다. 또는 특정 device 패턴을 전사시키고자 하는 웨이퍼일 수도 있다. 이와 같이, 본 발명에서는 서로 같거나 서로 다른 종류의 웨이퍼를 직접 본딩(direct bonding)하고자 하는 것으로, 이를 웨이퍼 대 웨이퍼 본딩(wafer to wafer bonding)이라고 한다.In the present invention, the wafer to be bonded may have one or more devices formed on one surface, a predetermined circuit pattern formed, or a chip formed. Or, it may be a wafer on which a specific device pattern is to be transferred. In this way, the present invention aims to directly bond wafers of the same or different types, which is called wafer-to-wafer bonding.
본 발명의 실시예에서는 일면에 소정의 device가 형성된 웨이퍼(device wafer) 간의 본딩, 또는 일면에 소정의 device가 형성된 웨이퍼와 회로 패턴이 형성된 웨이퍼 간의 본딩일 수 있다. 이와 같이 웨이퍼 대 웨이퍼 본딩되어 웨이퍼가 고집적화된 3D 패키지를 제공하거나, BSI CIS, MEMS Sensor 등의 반도체 소자를 제공할 수 있다.In an embodiment of the present invention, it may be bonding between wafers having a predetermined device formed on one surface (device wafer), or bonding between a wafer having a predetermined device formed on one surface and a wafer having a circuit pattern formed. In this way, by bonding wafer to wafer, the wafer can provide a highly integrated 3D package, or provide a semiconductor device such as a BSI CIS or a MEMS Sensor.
본 발명에서는 편의상 본딩하고자 하는 두 웨이퍼를 제1웨이퍼(100) 및 제2웨이퍼(200)라고 하며, 본딩 시 하측에 위치하는 웨이퍼를 제2웨이퍼(200), 상측에서 본딩되는 웨이퍼를 제1웨이퍼(100)라고 한다.In the present invention, for convenience, the two wafers to be bonded are referred to as the first wafer (100) and the second wafer (200), and the wafer positioned on the lower side during bonding is referred to as the second wafer (200), and the wafer bonded on the upper side is referred to as the first wafer (100).
각각의 제1웨이퍼(100) 및 제2웨이퍼(200)는 서로 간에 절연되거나, 특정 부분만 전기적으로 연결되도록 회로 패턴이 형성될 수 있으며, 일반적으로 절연 및 보호를 위한 절연보호막이 최상층 구성이 된다.Each of the first wafer (100) and the second wafer (200) may be insulated from each other or may have a circuit pattern formed so that only specific portions are electrically connected, and generally, an insulating protective film for insulation and protection is configured as the top layer.
본 발명의 일실시예에서는 이러한 절연보호막으로 웨이퍼 대 웨이퍼 직접 본딩을 용이하게 하면서 회로나 device의 보호나 절연에 적절한 제1본딩층 및 제2본딩층이 최상층 구성으로 형성된다.In one embodiment of the present invention, a first bonding layer and a second bonding layer suitable for protecting or insulating a circuit or device are formed as the top layer to facilitate direct bonding between wafers using such an insulating protective film.
본 발명의 구체적인 실시예에서는 이러한 제1본딩층 및 제2본딩층 중 적어도 하나는 SiO2 로 형성되는 것이 바람직하다. 즉, 제1본딩층 및 제2본딩층 중 어느 하나는 SiO2로 형성되거나, 둘 다 SiO2로 형성될 수 있다. 또한, 어느 하나는 Si, SiOx, SiNx, Si3N4, Al2O3, AlN, BN, TaN, TiN, ZrN, WN, VN, NbN, YN 및 HfN 중 어느 하나가 될 수 있다.In a specific embodiment of the present invention, it is preferable that at least one of the first bonding layer and the second bonding layer is formed of SiO 2 . That is, either one of the first bonding layer and the second bonding layer may be formed of SiO 2 , or both may be formed of SiO 2 . In addition, either one of them may be any one of Si, SiO x , SiN x , Si 3 N 4 , Al 2 O 3 , AlN, BN, TaN, TiN, ZrN, WN, VN, NbN, YN, and HfN.
즉, 제1본딩층 및 제2본딩층이 본딩면이 되어 웨이퍼 대 웨이퍼 본딩이 이루어지게 되며, 본딩시에는 제1본딩층이 형성된 제1웨이퍼(100)는 본딩 장치의 탑척(top chuck)에 척킹(chucking)되고, 제2본딩층이 형성된 제2웨이퍼(200)는 본딩 장치의 바텀척(bottom chuck)에 척킹(chucking)되어 웨이퍼 대 웨이퍼 간 회로나 전극, 패턴 간을 정렬(align)하고, 탑척에 척킹된 제1웨이퍼(100) 중심부를 핀(pin)으로 눌러주면서 척킹을 풀어주어 제1웨이퍼(100)와 제2웨이퍼(200)의 본딩이 이루어지게 된다. 그 후 본딩 장치 또는 열처리 장치에서 300~400℃ 정도의 온도로 열처리를 통해 완전한 본딩이 이루어지게 된다.That is, the first bonding layer and the second bonding layer become bonding surfaces to form wafer-to-wafer bonding, and during bonding, the first wafer (100) on which the first bonding layer is formed is chucked on the top chuck of the bonding device, and the second wafer (200) on which the second bonding layer is formed is chucked on the bottom chuck of the bonding device to align the circuits, electrodes, and patterns between the wafers, and the center of the first wafer (100) chucked on the top chuck is pressed with a pin while releasing the chucking, so that bonding of the first wafer (100) and the second wafer (200) is formed. Thereafter, complete bonding is achieved through heat treatment at a temperature of about 300 to 400°C in a bonding device or a heat treatment device.
이러한 본격적인 척킹 및 열처리 등에 의해 완전한 본딩이 이루어지기 전에, 본딩 과정에서 발생하게 되는 본딩 보이드(bonding void)를 최소화하거나 없애기 위해서, 본 발명에서는 상기 제1웨이퍼(100)가 양의 보우(bow) 값을 갖도록 상기 제1본딩층을 제어한다.In order to minimize or eliminate bonding voids that occur during the bonding process before complete bonding is achieved through full-scale chucking and heat treatment, the first bonding layer is controlled so that the first wafer (100) has a positive bow value in the present invention.
본 발명에서 보우는 제1웨이퍼(100)의 볼록한 정도를 나타내는 것으로, 도 8에 도시한 바와 같이, 보우는 웨이퍼 중앙(center)의 중위면(median surface)이 웨이퍼를 지지하는 3점 지지(3 point support)로 이루어진 기준면(reference plane)으로부터 얼마나 벗어나 있는지를 나타내는 것으로, 기준면보다 중위면이 높으면 양(+)의 보우 값을 갖는 것이다.In the present invention, the bow represents the degree of convexity of the first wafer (100). As illustrated in FIG. 8, the bow represents how much the median surface of the center of the wafer deviates from the reference plane formed by the three-point support that supports the wafer. If the median surface is higher than the reference plane, it has a positive (+) bow value.
본 발명에서 이러한 보우 값을 조절하기 위해서는 웨이퍼의 최상층 구성 즉, 최종 막질을 제어함으로써 구현된다. 즉, 본 발명의 일실시예로 제1본딩층이 SiO2로 형성된 경우, SiO2를 제어하여 양의 보우 값을 갖도록 조절한다.In order to control this bow value in the present invention, it is implemented by controlling the top layer configuration of the wafer, i.e., the final film quality. That is, in one embodiment of the present invention, when the first bonding layer is formed of SiO 2 , SiO 2 is controlled to have a positive bow value.
상기 제1본딩층의 제어는 상기 제1본딩층의 두께, 조성 및 공정 조건 중 어느 하나 이상의 변수에 따라 결정되며, 상기 제1웨이퍼(100)에 인가되는 스트레스를 조절하는 것에 의해 보우 값이 변하게 된다.The control of the first bonding layer is determined according to one or more variables among the thickness, composition, and process conditions of the first bonding layer, and the bow value is changed by controlling the stress applied to the first wafer (100).
예컨대 제1본딩층의 두께가 두꺼운 경우, 기판과의 격자 상수 차이 등에 의해서 보우 값이 높아질 가능성이 높으며, 특히 중심부에서 그 응력(압축 스트레스)이 크게 되어 양의 보우 값을 갖게 된다. 또한, 제1본딩층의 조성이 다른 경우 즉, 기판보다 격자 상수가 큰 조성으로 구현되거나, 공정 온도가 높거나 공정 압력, 공정 파워가 높은 경우에도 압축 스트레스의 증가로 양의 보우 값을 갖게 된다.For example, if the thickness of the first bonding layer is thick, the bow value is likely to increase due to differences in lattice constants with the substrate, and in particular, the stress (compressive stress) at the center becomes large, resulting in a positive bow value. In addition, if the composition of the first bonding layer is different, that is, if it is implemented with a composition having a larger lattice constant than the substrate, or if the process temperature, process pressure, or process power is high, the increase in compressive stress also results in a positive bow value.
이와 같이 제1본딩층을 제어함으로써, 보우 값을 조정할 수 있으며, 그 정도에 따라 양의 보우 값이 갖도록 제1웨이퍼(100)를 형성하는 것이다.By controlling the first bonding layer in this way, the bow value can be adjusted, and the first wafer (100) is formed to have a positive bow value according to the degree thereof.
일반적으로 본딩 시 웨이퍼 내 보이드를 발생시키지 않기 위해 탑척에 척킹된 제1웨이퍼(100) 중심부를 핀으로 눌러 웨이퍼 중심부에서 엣지부 방향으로 본딩이 이루어지게 되는데, 웨이퍼 중심부에서 순차적으로 본딩되면서 에어를 밀어내게 된다.In general, in order to avoid generating voids in the wafer during bonding, the center of the first wafer (100) chucked in the top chuck is pressed with a pin so that bonding is performed from the center of the wafer toward the edge, and air is pushed out as bonding is sequentially performed from the center of the wafer.
본 발명에서 제1웨이퍼(100)가 양의 보우 값을 갖도록 하여, 제1웨이퍼(100) 중심부에서 엣지부 방향으로 본딩이 이루어질 때 웨이퍼 중심부에서 엣지부 방향으로 균일한 속도나 일정한 속도로 순차적으로 본딩이 이루어지도록 함으로써, 본딩 보이드의 발생을 최소화할 수 있도록 한 것이다. 즉, 웨이퍼 중심부에서 엣지부로 빠져나가는 에어로 인한 급격한 압력 변화를 감소시키는 역할을 하게 된다.In the present invention, the first wafer (100) has a positive bow value, so that when bonding is performed from the center of the first wafer (100) toward the edge, bonding is performed sequentially from the center of the wafer toward the edge at a uniform or constant speed, thereby minimizing the occurrence of bonding voids. In other words, it serves to reduce rapid pressure changes caused by air escaping from the center of the wafer to the edge.
특히 본 발명의 일실시예에 따라 제1본딩층을 제어함으로써, 보우 값을 30 ~ 80㎛로 조정하는 것이 바람직하다. 상기 범위보다 낮은 경우에는 상기 압력 변화를 감소시키는 역할이 미미하며, 상기 범위보다 높은 경우에는 웨이퍼의 정렬이 잘 이루어지지 않을 수 있다.In particular, it is preferable to adjust the bow value to 30 to 80 μm by controlling the first bonding layer according to one embodiment of the present invention. If it is lower than the above range, the effect of reducing the pressure change is minimal, and if it is higher than the above range, the wafer alignment may not be achieved well.
한편, 본 발명에 따른 제1웨이퍼(100) 또는 제2웨이퍼(200) 중 어느 하나 이상의 엣지부를 미세 트리밍(micro-trimming)하여 트리밍부(400)를 형성할 수 있다. 즉, 상기 보우 값을 조정 후 또는 전에 제1웨이퍼(100) 또는 제2웨이퍼(200) 중 어느 하나에 엣지부를 미세 트리밍하여 트리밍부(400)를 형성하는 것이다.Meanwhile, the edge portion of at least one of the first wafer (100) or the second wafer (200) according to the present invention may be micro-trimmed to form a trimming portion (400). That is, the edge portion of either the first wafer (100) or the second wafer (200) is micro-trimmed to form a trimming portion (400) before or after adjusting the bow value.
상기 미세 트리밍은 제1웨이퍼(100) 및 제2웨이퍼(200)의 엣지부를 미세 에칭하는 것으로, 공지된 건식 또는 습식 식각 공정을 이용한다. 즉, 반도체 공정에 있어서 절연층(제1본딩층 및 제2본딩층에 해당) 식각을 위한 건식 또는 습식 식각 공정이 이용될 수 있으며, 상기 미세 트리밍에 의해서 주로 제1본딩층 및 제2본딩층이 식각되게 된다.The above fine trimming is to finely etch the edge portions of the first wafer (100) and the second wafer (200), and uses a known dry or wet etching process. That is, in a semiconductor process, a dry or wet etching process for etching an insulating layer (corresponding to the first bonding layer and the second bonding layer) can be used, and by the above fine trimming, mainly the first bonding layer and the second bonding layer are etched.
예컨대 건식 식각은 염소(Cl2)나 탄화수소(CH4)계열의 식각 가스를 이용할 수 있으며, 습식 식각은 황산, 인산 또는 수산화 칼륨, 수산화 나트륨을 포함하는 식각액을 이용할 수 있으나, 이에 한정되지는 않는다.For example, dry etching can use etching gases of the chlorine (Cl 2 ) or hydrocarbon (CH 4 ) series, and wet etching can use etching solutions containing sulfuric acid, phosphoric acid, potassium hydroxide, or sodium hydroxide, but is not limited thereto.
일반적으로 웨이퍼 중심부에서 엣지부 방향으로 본딩이 이루어지는데, 웨이퍼 중심부에서 순차적으로 본딩되면서 밀려나간 에어가 웨이퍼 간 미세한 갭(gap) 내에서 큰 압력으로 유지되다 웨이퍼 엣지부 근처에서 급격하게 빠져나가면서 큰 압력 차이를 만나게 되어, 엣지부에서 본딩 보이드가 급격하게 증가하게 되며, 이는 심각한 본딩 불량을 야기하게 된다.Bonding is generally performed from the center of the wafer toward the edge, but as the bonding is sequentially performed from the center of the wafer, the air that is pushed out is maintained at a large pressure within the small gap between the wafers, and then abruptly escapes near the edge of the wafer, encountering a large pressure difference, causing the bonding void at the edge to rapidly increase, which causes serious bonding failure.
본 발명에 따른 트리밍부(400)는 이와 같이 웨이퍼 엣지부 근처에서의 압력 차이를 줄이기 위한 것으로, 웨이퍼 엣지부를 단계적으로 트리밍함으로써 이를 완화시키는 것이다.The trimming unit (400) according to the present invention is intended to reduce the pressure difference near the wafer edge, thereby alleviating this by trimming the wafer edge in stages.
이를 위해 본 발명에 따른 트리밍부(400)는 도 9에 도시한 바와 같이, 웨이퍼의 베벨부(bevel)(310)로 이어지는 스텝 형상으로 형성되는 것이 바람직하다. 즉, 웨이퍼의 베벨부(310)에 의해 급격하게 갭이 넓어지는 영역에 도달하기 전에 웨이퍼를 미리 트리밍하여 미세 갭을 형성하여 큰 압력 차이가 발생하지 않도록 완충시키는 역할을 하게 된다. 도 9의 실시예에서는 제2웨이퍼(200)의 엣지부에 트리밍부(400)가 형성된 것을 도시하였다.To this end, the trimming section (400) according to the present invention is preferably formed in a step shape leading to the bevel (310) of the wafer, as illustrated in FIG. 9. That is, before reaching the area where the gap is rapidly widened by the bevel (310) of the wafer, the wafer is pre-trimmed to form a micro gap, thereby buffering the occurrence of a large pressure difference. In the embodiment of FIG. 9, the trimming section (400) is illustrated as being formed at the edge of the second wafer (200).
특히, 상기 베벨부(310)로 갈수록 상기 트리밍부(400)의 깊이나 폭이 크게 구현되어, 베벨부(310)에 의해 급격하게 갭이 넓어지는 영역에 도달하기 전에 웨이퍼를 미리 트리밍하여 미세 갭이 점진적으로 커지는 영역을 형성하여 압력 차이를 최소화한 것이다.In particular, the depth and width of the trimming section (400) are implemented to become larger as it approaches the bevel section (310), so that the wafer is pre-trimmed before reaching the area where the gap rapidly widens due to the bevel section (310), thereby forming an area where the micro gap gradually increases, thereby minimizing the pressure difference.
본 발명의 일실시예에 따르면 상기 트리밍부(400)의 깊이는, 상기 제1웨이퍼(100) 또는 상기 제2웨이퍼(200) 표면으로부터 1차 트리밍부(400)의 깊이는 1~10㎛이고, 2차 트리밍부(400)의 깊이는 10~20㎛으로 형성되는 것이 바람직하며, 상기 1차 트리밍부(400)는 트리밍 시작점부터 1mm 영역까지 형성되고, 상기 2차 트리밍부(400)는 1차 트리밍 끝지점부터 2mm 영역까지 형성되는 것이 바람직하다. 이는 엣지부의 상태나 웨이퍼의 크기, 종류 등에 따라 트리밍부(400)의 싸이즈는 조절될 수 있다. 이러한 트리밍부(400)에 의해 점진적으로 압력 변화를 주어, 에지 보이드를 최소화하여 엣지부에서의 본딩 강도를 개선하게 된다.According to one embodiment of the present invention, the depth of the trimming portion (400) is preferably formed such that the depth of the first trimming portion (400) from the surface of the first wafer (100) or the second wafer (200) is 1 to 10 μm, and the depth of the second trimming portion (400) is 10 to 20 μm. The first trimming portion (400) is preferably formed from a trimming start point to a 1 mm region, and the second trimming portion (400) is preferably formed from a first trimming end point to a 2 mm region. The size of the trimming portion (400) can be adjusted depending on the state of the edge portion, the size of the wafer, the type, etc. By gradually applying pressure change through the trimming portion (400), the edge void is minimized, and the bonding strength at the edge portion is improved.
이와 같이 웨이퍼 엣지부에서의 미세 트리밍 공정에 의해 웨이퍼 자체의 구조(베벨부)로 인해 발생하는 급격한 단차 발생 및 이로 인해 유발되는 급격한 압력 변화를 최소화시켜, 엣지부에서의 본딩 보이드를 최소화시키게 된다.In this way, the micro-trimming process at the wafer edge minimizes the occurrence of abrupt steps due to the structure (bevel) of the wafer itself and the resulting abrupt pressure changes, thereby minimizing bonding voids at the edge.
또한, 본 발명은 상기 제1본딩층을 제어하는 단계 이후에, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 친수성 처리하는 것이 바람직하다. 상기 표면 친수성 처리는 제1본딩층을 제어한 이후나, 상기 제1본딩층 제어 후 상기 엣지부 트리밍 이후에 수행될 수 있다.In addition, it is preferable that the surface of at least one of the first bonding layer and the second bonding layer be hydrophilicized after the step of controlling the first bonding layer. The surface hydrophilicization treatment can be performed after controlling the first bonding layer or after edge trimming after controlling the first bonding layer.
이는 웨이퍼의 표면을 친수성 처리 함으로써, 본딩면에서의 입자나 불순물을 1차적으로 제거할 수 있어 임의의 영역에서 본딩 보이드가 발생할 가능성을 최소화하고, 웨이퍼 엣지부에서의 급격한 단차로 인한 물방울성 에지 보이드(edge void)의 발생을 최소화하여, 전체적으로 본딩 강도(bonding strength)를 개선한 것이다.This is because by treating the surface of the wafer to be hydrophilic, particles or impurities on the bonding surface can be primarily removed, minimizing the possibility of bonding voids occurring in any area, and minimizing the occurrence of water droplet-like edge voids due to abrupt steps at the edge of the wafer, thereby improving the overall bonding strength.
본 발명에서의 친수성 처리는, 본딩면의 표면 거칠기를 높여 본딩 강도를 높이면서, 본딩 보이드의 발생을 최소화하기 위한 플라즈마 처리, 코로나 처리와 같은 건식 표면 친수성 처리 또는 습식 표면 친수성 처리 공정이 이루어질 수 있다.In the present invention, the hydrophilic treatment may be a dry surface hydrophilic treatment process or a wet surface hydrophilic treatment process such as plasma treatment or corona treatment to increase the surface roughness of the bonding surface to increase the bonding strength while minimizing the occurrence of bonding voids.
본 발명의 일실시예에서는 NH4OH, H2O2, H2O 혼합용액을 이용하여 웨이퍼의 본딩면을 습식으로 친수성 처리한다. 즉, 제1본딩층 또는 제2본딩층에 상기 혼합용액을 스프레이하거나, 상기 혼합용액에 침지함으로써 웨이퍼의 본딩면을 친수성 처리한다.In one embodiment of the present invention, the bonding surface of the wafer is hydrophilically treated by wet using a mixed solution of NH 4 OH, H 2 O 2 , and H 2 O. That is, the bonding surface of the wafer is hydrophilically treated by spraying the mixed solution on the first bonding layer or the second bonding layer or immersing the wafer in the mixed solution.
상기 NH4OH, H2O2, H2O 혼합용액은 NH4OH : H2O2 : H2O = 1 : 1~1.8 : 2 중량부를 혼합하여 사용하며, 더욱 바람직하게는 1 : 1.5 : 2 혼합용액을 이용할 수 있다. 상기 혼합용액의 함량비에 의해 제1본딩층 또는 제2본딩층에 임의 영역에서의 본딩 보이드 및 에지 보이드의 발생을 최소화하면서, 본딩 강도를 개선시킬 수 있는 표면 친수성 처리가 수행되게 된다. 이에 의해 본딩면의 바람직한 평균 표면거칠기는 수 ~ 수십 나노 범위 내로 형성되도록 한다.The above NH 4 OH, H 2 O 2 , H 2 O mixed solution is used by mixing NH 4 OH : H 2 O 2 : H 2 O = 1 : 1 to 1.8 : 2 parts by weight, and more preferably, a 1 : 1.5 : 2 mixed solution can be used. Depending on the content ratio of the above mixed solution, a surface hydrophilic treatment is performed that can improve the bonding strength while minimizing the occurrence of bonding voids and edge voids in any region of the first bonding layer or the second bonding layer. As a result, the preferable average surface roughness of the bonding surface is formed within the range of several to several tens of nanometers.
그리고, 상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 플라즈마 처리한다. 상기 플라즈마 처리는 N2, O2 등을 이용하여 표면 활성화를 수행하는 것이다. 즉, 상기 제1본딩층의 제어나, 엣지부 트리밍 또는 표면 친수성화 처리 후에 표면(본딩면)의 활성화를 도모하기 위한 것이다. 이는 본딩면을 보다 클리닝하고, 제1본딩층 및 제2본딩층의 표면을 활성화시켜 상호 간에 본딩이 잘 이루어지도록 하는 것이다.And, at least one surface of the first bonding layer and the second bonding layer is plasma-treated. The plasma treatment is to perform surface activation using N 2 , O 2 , etc. That is, it is to promote activation of the surface (bonding surface) after control of the first bonding layer, edge trimming, or surface hydrophilic treatment. This is to further clean the bonding surface and activate the surfaces of the first bonding layer and the second bonding layer so that bonding between them is well performed.
그리고, 상기 제2웨이퍼(200)는 바텀척(bottom chuck)에 로딩시키고, 상기 제1웨이퍼(100)는 탑척(top chuck)에 로딩(loading)시켜 정렬(align) 및 본딩을 진행한다. 이후 300~400℃의 고온에서 열처리를 수행하여 완전한 본딩이 이루어지도록 한다.Then, the second wafer (200) is loaded onto a bottom chuck, and the first wafer (100) is loaded onto a top chuck to align and bond. Afterwards, heat treatment is performed at a high temperature of 300 to 400°C to ensure complete bonding.
그 후 엣지부에서 웨이퍼 베벨부(310) 영역에 존재할 수도 있는 본딩 보이드에 의한 불안정한 본딩 부위를 제거 또는 웨이퍼 엣지부의 크랙이나 칩핑 등을 제거하기 위해 엣지부의 일정 영역 예컨대 베벨부(310)를 절삭하는 공정을 수행한다. 도 10은 본 발명의 일실시예에 따라 베벨부(310)를 절삭 후 엣지부 근처에서의 본딩 보이드 상태를 나타낸 모식도를 나타낸 것으로, 본딩 보이드가 개선된 상태를 나타낸 것이다(도 6과 비교). 상기 베벨부(310)의 절삭은 표면 그라인딩이나 레이저 등 물리적 절삭 방법을 주로 사용한다.Thereafter, a process of cutting a certain area of the edge, such as the bevel portion (310), is performed to remove an unstable bonding area due to a bonding void that may exist in the wafer bevel portion (310) region at the edge portion, or to remove cracks or chipping at the wafer edge portion. FIG. 10 is a schematic diagram showing a bonding void state near the edge portion after cutting the bevel portion (310) according to an embodiment of the present invention, showing a state in which the bonding void is improved (compare with FIG. 6). The cutting of the bevel portion (310) mainly uses a physical cutting method, such as surface grinding or a laser.
이후 웨이퍼 박판화(thinning) 등의 후속 공정을 거침으로써 웨이퍼 대 웨이퍼 본딩 공정을 완료하게 된다.Afterwards, the wafer-to-wafer bonding process is completed by performing subsequent processes such as wafer thinning.
도 7의 실시예에 따르면, 제1웨이퍼(100)의 제1본딩층을 제어하고, 제2웨이퍼(200)는 엣지부에 트리밍부(400)를 형성한다. 그리고, 제1웨이퍼(100) 및 제2웨이퍼(200)의 표면(본딩면)을 친수성 처리하고 플라즈마 처리를 한다. 그리고, 제1웨이퍼(100)는 본딩 장치의 탑척에 척킹하고, 제2웨이퍼(200)는 본딩 장치의 바텀척에 척킹하여, 정렬 및 본딩을 진행한다. 그 후 열처리를 수행하고, 베벨부(310)를 절삭한 후 웨이퍼 박판화 등의 후속공정을 수행함으로써, 웨이퍼 대 웨이퍼 본딩 공정을 완료하게 된다.According to the embodiment of FIG. 7, the first bonding layer of the first wafer (100) is controlled, and the second wafer (200) forms a trimming portion (400) at the edge. Then, the surfaces (bonding surfaces) of the first wafer (100) and the second wafer (200) are hydrophilically treated and subjected to plasma treatment. Then, the first wafer (100) is chucked to the top chuck of the bonding device, and the second wafer (200) is chucked to the bottom chuck of the bonding device, thereby performing alignment and bonding. Thereafter, heat treatment is performed, the bevel portion (310) is cut, and subsequent processes such as wafer thinning are performed, thereby completing the wafer-to-wafer bonding process.
이하에서는 본 발명의 일실시예에 따른 실험 데이타를 기재하고자 한다.Below, experimental data according to one embodiment of the present invention will be described.
본 발명의 일실시예로 8인치 실리콘 웨이퍼 상에 반도체층을 형성하고, 금속 배선층을 형성한 후, 그 상층에 제1본딩층(SiO2, ~8000Å)을 형성한 제1웨이퍼(100)와, 8인치 실리콘 제2웨이퍼(200)를 본딩시키고자 한다. 제1웨이퍼(100)의 보우 값은 ~35㎛로 측정되었고, 그 후 제2웨이퍼(200)의 엣지부의 미세 트리밍을 2단계 실시하여 트리밍 시작점부터 1mm 영역까지 트리밍부(400)의 깊이 5㎛로 형성하고, 연속하여 2mm 영역까지 트리밍부(400)의 깊이 15㎛로 형성하였다. 그 후 NH4OH : H2O2 : H2O = 1 : 1.5 : 2 혼합용액을 이용하여 제1본딩층 및 제2본딩층의 표면을 친수성 처리하였다.In one embodiment of the present invention, a first wafer (100) having a semiconductor layer formed on an 8-inch silicon wafer, a metal wiring layer formed thereon, and a first bonding layer (SiO 2 , ~8000 Å) formed thereon, and an 8-inch second silicon wafer (200) are bonded. The bow value of the first wafer (100) was measured to be ~35 ㎛, and then fine trimming of the edge portion of the second wafer (200) was performed in two stages to form a trimming portion (400) with a depth of 5 ㎛ from the trimming start point to a 1 mm region, and then continuously to form a trimming portion (400) with a depth of 15 ㎛ to a 2 mm region. Thereafter, the surfaces of the first bonding layer and the second bonding layer were hydrophilically treated using a mixed solution of NH 4 OH : H 2 O 2 : H 2 O = 1 : 1.5 : 2.
도 11(a)는 기존 웨이퍼 대 웨이퍼 본딩(8인치 실리콘 웨이퍼 상에 반도체층을 형성하고, 금속 배선층을 형성한 후, 그 상층에 제1본딩층(SiO2, ~3000Å)을 형성한 제1웨이퍼(100)와, 8인치 실리콘 제2웨이퍼(200)를 본딩) 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지와, 도 11(b)는 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 엣지부에서의 본딩 보이드 상태를 나타낸 이미지이다.FIG. 11(a) is an image showing a bonding void state at an edge after conventional wafer-to-wafer bonding (a first wafer (100) formed by forming a semiconductor layer on an 8-inch silicon wafer, forming a metal wiring layer, and then forming a first bonding layer (SiO 2 , ~3000 Å) on the upper layer, and bonding an 8-inch silicon second wafer (200)), and FIG. 11(b) is an image showing a bonding void state at an edge after wafer-to-wafer bonding according to an embodiment of the present invention.
도 11에 도시한 바와 같이 기존 대비 엣지부에서의 본딩 보이드가 개선되었음을 확인할 수 있었다.As shown in Fig. 11, it was confirmed that the bonding void at the edge was improved compared to the existing one.
도 12는 본 발명의 일실시예에 따른 웨이퍼 대 웨이퍼 본딩 후 본딩 보이드 개선 데이타를 나타낸 것으로, 보우 값은 30 ~ 80㎛로 형성하는 것이 바람직하다. 이 보다 낮은 경우에는 본딩 보이드 개수가 높아졌으며, 이 보다 높은 경우에는 웨이퍼 간 정렬이 어려웠다.Figure 12 shows data on improvement in bonding voids after wafer-to-wafer bonding according to one embodiment of the present invention. It is preferable that the bow value be formed to be 30 to 80 μm. If it is lower than this, the number of bonding voids increases, and if it is higher than this, alignment between wafers becomes difficult.
상기 실시예에 따라 제1본딩층(SiO2) 두께가 5000Å 일때 보우 값이 13㎛이었으며, 제1본딩층의 두께가 8000Å 일때 보우 값이 35㎛이었다. 제1본딩층의 두께가 클수록 압축 스트레스(compressive stress) 값이 증가하며, 이로 인해 보우 값이 증가하게 된다.According to the above example, when the thickness of the first bonding layer (SiO 2 ) was 5000 Å, the bow value was 13 ㎛, and when the thickness of the first bonding layer was 8000 Å, the bow value was 35 ㎛. As the thickness of the first bonding layer increases, the compressive stress value increases, which causes the bow value to increase.
또한, SiO2 두께 5000Å 기준, SiO2 증착 장치(PE-CVD) 공정 조건 중 RF 파워에 따른 SiO2의 스트레스(stress) 변화는 도 13에 나타내었다. 도 13은 본 발명의 일실시예에 따라 공정 조건에 따른 제1본딩층을 제어하는 예시를 나타낸 것이다.In addition, the stress change of SiO 2 according to RF power among the process conditions of the SiO 2 deposition device (PE-CVD) based on the SiO 2 thickness of 5000 Å is shown in Fig. 13. Fig. 13 shows an example of controlling the first bonding layer according to the process conditions according to one embodiment of the present invention.
도 13에 도시한 바와 같이, RF 파워가 높을 수록 SiO2에 더 많은 압축 스트레스가 인가되며, 이에 의해 웨이퍼 보우 값은 양의 방향으로 점점 커짐을 확인할 수 있었다.As shown in Fig. 13, it was confirmed that as the RF power increased, more compressive stress was applied to SiO 2 , and as a result, the wafer bow value gradually increased in the positive direction.
이와 같이 본 발명은, 웨이퍼가 양의 보우(bow) 값을 갖도록 하여 웨이퍼 대 웨이퍼 본딩시 본딩 보이드(bonding void)의 발생을 최소화할 수 있는 웨이퍼 대 웨이퍼 본딩 방법을 제공하게 되며, 이에 의해 고품질의 웨이퍼 패키징 또는 반도체 소자를 제공하게 된다.Thus, the present invention provides a wafer-to-wafer bonding method capable of minimizing the occurrence of bonding voids during wafer-to-wafer bonding by allowing the wafer to have a positive bow value, thereby providing high-quality wafer packaging or semiconductor devices.
특히 본 발명은 탑척(top chuck)에 척킹(chocking)되는 웨이퍼, 본 발명에서는 제1웨이퍼가 양의 보우 값을 갖도록 제1웨이퍼의 최상층 구성인 제1본딩층을 제어하여, 본딩 보이드의 발생을 최소화할 수 있도록 한 것이다.In particular, the present invention controls the first bonding layer, which is the uppermost layer of the first wafer, so that the first wafer chucked on a top chuck has a positive bow value, thereby minimizing the occurrence of bonding voids.
또한, 본 발명은 웨이퍼의 표면을 친수성화 처리를 함으로써, 본딩 강도(bonding strength)를 개선하고, 웨이퍼 엣지부에서의 미세 트리밍 공정에 의해 웨이퍼 자체의 구조로 인해 발생하는 급격한 단차 발생 및 이로 인해 유발되는 급격한 압력 변화를 최소화시켜, 엣지부에서의 본딩 보이드를 개선한 것이다.In addition, the present invention improves bonding strength by subjecting the surface of the wafer to a hydrophilic treatment, and minimizes the occurrence of abrupt steps and the resulting abrupt pressure changes due to the structure of the wafer itself through a fine trimming process at the edge of the wafer, thereby improving bonding voids at the edge.
100 : 제1웨이퍼 200 : 제2웨이퍼
310 : 베벨부 400 : 트리밍부100: 1st wafer 200: 2nd wafer
310 : Bevel part 400 : Trimming part
Claims (13)
상기 제1웨이퍼가 양의 보우(bow) 값을 갖도록 상기 제1본딩층을 제어하는 단계;
상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 플라즈마 처리하는 단계; 및
상기 제2웨이퍼는 바텀척(bottom chuck)에 로딩시키고, 상기 제1웨이퍼는 탑척(top chuck)에 로딩(loading)시켜 정렬(align) 및 본딩을 진행하는 단계;를 포함하며,
상기 제1웨이퍼 및 상기 제2웨이퍼 중 어느 하나 이상의 엣지부를 미세 트리밍(micro-trimming)하여 트리밍부를 형성하고,
상기 트리밍부는, 베벨부(bevel)로 이어지는 스텝 형상으로 형성되는 것으로, 상기 베벨부로 갈수록 상기 트리밍부의 깊이나 폭이 크게 구현되는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In a wafer-to-wafer bonding method for bonding a first wafer having a first bonding layer formed on a second wafer having a second bonding layer formed,
A step of controlling the first bonding layer so that the first wafer has a positive bow value;
A step of plasma-treating the surface of at least one of the first bonding layer and the second bonding layer; and
The step of loading the second wafer onto a bottom chuck and the first wafer onto a top chuck to align and bond the second wafer includes;
Forming a trimmed portion by micro-trimming an edge portion of at least one of the first wafer and the second wafer,
A wafer-to-wafer bonding method for improving the occurrence of bonding voids, characterized in that the trimming portion is formed in a step shape leading to a bevel portion, and the depth or width of the trimming portion becomes larger as it goes toward the bevel portion.
적어도 하나는 SiO2 로 형성된 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, the first bonding layer and the second bonding layer,
A wafer-to-wafer bonding method characterized by improved bonding void generation, wherein at least one of the bonding voids is formed of SiO 2 .
상기 제1본딩층의 두께, 조성 및 공정 조건 중 어느 하나 이상의 변수에 따라 결정되며, 상기 제1웨이퍼에 인가되는 스트레스를 조절하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, the control of the first bonding layer is,
A wafer-to-wafer bonding method for improving bonding void occurrence, characterized in that the stress applied to the first wafer is controlled according to one or more variables of the thickness, composition, and process conditions of the first bonding layer.
30 ~ 80㎛인 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, the bow value is,
A wafer-to-wafer bonding method for improving bonding void generation characterized by a bonding void size of 30 to 80 μm.
상기 제1본딩층 및 상기 제2본딩층 중 어느 하나 이상의 표면을 친수성 처리하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, after the step of controlling the first bonding layer,
A wafer-to-wafer bonding method for improving the occurrence of bonding voids, characterized by treating the surface of at least one of the first bonding layer and the second bonding layer to be hydrophilic.
NH4OH, H2O2, H2O 혼합용액을 이용하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the fifth paragraph, the hydrophilic treatment step is,
A wafer-to-wafer bonding method for improving bonding void generation characterized by using a mixed solution of NH 4 OH, H 2 O 2 , and H 2 O.
상기 제1웨이퍼 또는 상기 제2웨이퍼 표면으로부터 1차 트리밍부의 깊이는 1~10㎛이고, 2차 트리밍부의 깊이는 10~20㎛인 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, the depth of the trimming portion is
A wafer-to-wafer bonding method for improving bonding void occurrence, characterized in that the depth of the first trimming portion from the surface of the first wafer or the second wafer is 1 to 10 μm, and the depth of the second trimming portion is 10 to 20 μm.
웨이퍼 대 웨이퍼 본딩된 베벨부를 절삭하는 것을 특징으로 하는 본딩 보이드 발생을 개선한 웨이퍼 대 웨이퍼 본딩 방법.In the first paragraph, after the step of performing the bonding,
A wafer-to-wafer bonding method for improving bonding void occurrence, characterized by cutting a bevel portion of a wafer-to-wafer bond.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20240098355A KR20240098355A (en) | 2024-06-28 |
| KR102756351B1 true KR102756351B1 (en) | 2025-01-16 |
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ID=91668790
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220180051A Active KR102756351B1 (en) | 2022-12-21 | 2022-12-21 | Wafer-to-wafer bonding method with improved bonding void generation and semiconductor device thereby |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102756351B1 (en) |
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2022
- 2022-12-21 KR KR1020220180051A patent/KR102756351B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210305205A1 (en) * | 2020-03-31 | 2021-09-30 | Taiwan Semiconductor Manufacturing Company Limited | Edge-trimming methods for wafer bonding and dicing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20240098355A (en) | 2024-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20221221 |
|
| PA0201 | Request for examination |
Patent event code: PA02011R01I Patent event date: 20221221 Comment text: Patent Application |
|
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20240328 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20241223 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20250114 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20250114 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration |