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KR102752707B1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

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KR102752707B1
KR102752707B1 KR1020200065185A KR20200065185A KR102752707B1 KR 102752707 B1 KR102752707 B1 KR 102752707B1 KR 1020200065185 A KR1020200065185 A KR 1020200065185A KR 20200065185 A KR20200065185 A KR 20200065185A KR 102752707 B1 KR102752707 B1 KR 102752707B1
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layer
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film transistor
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박정화
안나리
정수임
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시영역, 및 상기 표시영역 주변의 비표시영역을 포함하는, 기판; 상기 기판 상에 배치되되, 산화물 반도체 물질을 포함하는 제1 반도체층을 포함하는, 제1 박막트랜지스터; 및 상기 기판 상에 배치되되, 실리콘 반도체 물질을 포함하는 제2 반도체층을 포함하는, 제2 박막트랜지스터;를 구비하고, 상기 제1 반도체층의 표면 거칠기는 플라즈마를 이용한 처리에 의해 증가된 표시 장치가 제공된다.

Description

표시 장치 및 그 제조 방법{Display apparatus and manufacturing the same}
본 발명은 표시 장치, 및 그 제조 방법에 관한 것으로서, 더 상세하게는 소자 특성이 향상된 표시 장치, 및 그 제조 방법에 관한 것이다.
일반적으로 표시 장치는 표시요소, 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터, 스토리지 커패시터, 및 복수의 배선들을 포함한다.
표시요소의 발광 여부, 및 발광 정도를 정확하게 제어하기 위해, 하나의 표시요소에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 표시 장치의 고집적화, 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터, 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되어 표시 장치의 소비전력을 낮출 수 있으면서도 고집적화가 가능한 표시 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역, 및 상기 표시영역 주변의 비표시영역을 포함하는, 기판; 상기 기판 상에 배치되되, 산화물 반도체 물질을 포함하는 제1 반도체층을 포함하는, 제1 박막트랜지스터; 및 상기 기판 상에 배치되되, 실리콘 반도체 물질을 포함하는 제2 반도체층을 포함하는, 제2 박막트랜지스터; 를 구비하고, 상기 제1 반도체층의 표면 거칠기는 플라즈마를 이용한 처리에 의해 증가된, 표시 장치가 제공된다.
본 실시예에 있어서, 상기 제1 반도체층의 표면 거칠기는 2 nm 내지 30 nm일 수 있다.
본 실시예에 있어서, 상기 제1 반도체층은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
본 실시예에 있어서, 상기 플라즈마를 이용한 처리에 의해 상기 제1 반도체층의 표면에 돌출부가 형성되고, 상기 돌출부의 인듐(In) 조성비는 갈륨(Ga), 또는 아연(Zn) 조성비보다 높을 수 있다.
본 실시예에 있어서, 상기 돌출부의 인듐(In) 조성비는 상기 제1 반도체층의 바디부의 인듐(In) 조성비보다 높을 수 있다.
본 실시예에 있어서, 상기 제1 박막트랜지스터는 상기 제1 반도체층과 중첩되는 게이트전극을 포함하고, 상기 제1 반도체층과 상기 게이트전극 사이에 배치되는, 절연층을 포함할 수 있다.
본 실시예에 있어서, 상기 절연층은 상기 제1 반도체층을 덮을 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 상이한 층에 배치될 수 있다.
본 실시예에 있어서, 상기 기판과 상기 제1 반도체층 사이에 상기 제1 반도체층과 중첩하여 배치되는 하부금속층을 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계; 상기 제1 반도체층의 표면 거칠기를 증가시키는 단계; 상기 제1 반도체층 상에 절연층을 형성하는 단계; 상기 절연층 상에 금속층을 형성하는 단계; 및 상기 금속층을 패터닝하여 게이트전극을 형성하는 단계;를 포함하는, 표시 장치의 제조 방법이 제공된다.
본 실시예에 있어서, 상기 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계 이전에, 상기 기판 상에 실리콘 반도체 물질을 포함하는 제2 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계 이전에, 상기 제1 반도체층과 중첩하여 배치되는 하부금속층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 상이한 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층의 표면 거칠기를 증가시키는 단계에서, 상기 제1 반도체층의 표면에 플라즈마를 이용한 처리가 수행되어 상기 제1 반도체층의 표면에 돌출부가 형성될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층의 표면 거칠기는 2 nm 내지 30 nm일 수 있다.
본 실시예에 있어서, 상기 금속층을 패터닝하여 게이트전극을 형성하는 단계에서, 상기 제1 반도체층에 불순물이 확산되어 드레인영역, 및 소스영역이 형성될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
본 실시예에 있어서, 상기 돌출부의 인듐(In) 조성비는 갈륨(Ga), 또는 아연(Zn) 조성비보다 높을 수 있다.
본 실시예에 있어서, 상기 돌출부의 인듐(In) 조성비는 상기 제1 반도체층의 바디부의 인듐(In) 조성비보다 높을 수 있다.
본 실시예에 있어서, 상기 절연층은 상기 제1 반도체층을 덮을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시소자를 구동하는 화소회로가 산화물 반도체 물질을 포함하는 제1 박막트랜지스터, 및 실리콘 반도체 물질을 포함하는 제2 박막트랜지스터로 구성됨으로써, 소비 전력이 낮은 고해상도 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 제1 반도체층의 TEM 분석 결과를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 제1 반도체층의 위치에 따른 조성비를 도시한 도면이다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA), 및 표시영역(DA)의 주변에 배치되는 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 비표시영역(NDA)은 이미지가 표시되지 않는 영역일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 일 실시예로서, 본 발명의 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 플랫한 표시면을 구비한 표시 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예로, 표시 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.
표시 장치(1)가 입체형 표시면을 포함하는 경우, 표시 장치(1)는 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예로, 표시 장치(1)가 커브드 표시면을 포함하는 경우, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
도 1에서는 핸드폰 단말기에 적용될 수 있는 표시 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 특히, 본 발명에 따른 표시 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에서는 표시 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 표시영역(DA)의 형상은 원형, 타원 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들을 포함할 수 있다. 복수의 화소(P)들 각각은 유기발광다이오드(Organic Light-Emitting Diode, OLED)를 포함할 수 있다. 복수의 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들을 포함할 수 있다. 복수의 화소(P)들 각각은 각각 유기발광다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시요소를 포함할 수 있다. 복수의 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 발광 구동회로(115)는 발광제어선(EL)을 통해 각 화소(P)에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다. 일 실시예로, 제2 스캔 구동회로(120)는 생략될 수도 있다.
제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 x방향으로 이격되어 비표시영역(NDA) 상에 배치될 수 있다. 또한, 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 y방향으로 교번하여 배치될 수도 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 장치(1)로 전달한다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 및 제2 스캔 구동회로(120)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161), 및 제2 연결배선(171)을 통해 제1 전원공급배선(160), 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD), 및 제2 전원전압(ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다.
도 2에서는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162), 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도이다.
도 3을 참조하면, 각 화소(P)는 화소회로(PC), 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
일 실시예로, 화소회로(PC)는, 복수의 박막트랜지스터(T1 내지 T7)들, 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터(T1 내지 T7)들, 및 스토리지 커패시터(Cst)는 신호선(SL1, SL2, SLp, SLn, EL, DL)들, 초기화전압선(VIL), 및 구동전압선(PL)에 연결될 수 있다. 일부 실시예에서, 신호선(SL1, SL2, SLp, SLn, EL, DL)들 중 적어도 어느 하나, 예컨대, 초기화전압선(VIL) 또는/및 구동전압선(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 박막트랜지스터(T1 내지 T7)들 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
예컨대, 복수의 박막트랜지스터(T1 내지 T7)들 중 보상 박막트랜지스터(T3), 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 복수의 박막트랜지스터(T1 내지 T7)들 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1 내지 T7)들 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1 내지 T7)들 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn')를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn'')를 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 구동 박막트랜지스터(T1), 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn')에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn'')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극은 이전 스캔선(SLp)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역과 초기화전압선(VIL)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역, 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역, 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 할 수 있다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역, 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역, 및 초기화전압선(VIL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같을 수 있다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1), 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn'), 및 제2 스캔신호(Sn'')가 공급되면, 제1 스캔신호(Sn'), 및 제2 스캔신호(Sn'')에 대응하여 스위칭 박막트랜지스터(T2), 및 보상 박막트랜지스터(T3)가 턴-온될 수 있다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스될 수 있다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극에 인가될 수 있다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온될 수 있다. 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급될 수 있다.
본 실시예에서는 복수의 박막트랜지스터(T1 내지 T7)들 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성되며, 이를 통해 고해상도의 표시 장치가 구현될 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility), 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능할 수 있다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극으로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 보다 구체적으로, 도 4는 본 발명의 일 실시예에 따른 표시 장치에 포함된 일 화소(P)의 단면을 개략적으로 도시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 박막트랜지스터(TFT1), 제2 박막트랜지스터(TFT2), 및 유기발광다이오드(OLED)를 포함할 수 있다. 예컨대, 제1 박막트랜지스터(TFT1)는 전술한 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나일 수 있고, 제2 박막트랜지스터(TFT2)는 전술한 구동 박막트랜지스터(T1)일 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있다.
기판(100) 상에는 배리어층(101)이 배치될 수 있다. 배리어층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
배리어층(101) 상에는 버퍼층(103)이 배치될 수 있다. 버퍼층(103)은 기판(100) 상에 위치하여 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(103)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100) 상에는 제1 박막트랜지스터(TFT1), 및 제2 박막트랜지스터(TFT2)가 배치될 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(134a), 제1 게이트전극(136a), 제1 소스전극(137a), 및 제1 드레인전극(138a)을 포함할 수 있다. 제2 박막트랜지스터(TFT2)는 제2 반도체층(134b), 제2 게이트전극(136b), 제2 소스전극(137b), 및 제2 드레인전극(138b)을 포함할 수 있다.
버퍼층(103) 상에는 제2 반도체층(134b)이 배치될 수 있다. 제2 반도체층(134b)은 제2 채널영역(131b)과 상기 제2 채널영역(131b) 양 옆에 배치된 제2 소스영역(132b), 및 제2 드레인영역(133b)을 포함할 수 있다. 제2 소스영역(132b), 및 제2 드레인영역(133b)은 불순물을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 제2 소스영역(132b)과 제2 드레인영역(133b)은 각각 제2 소스전극(137b) 또는 제2 드레인전극(138b)과 전기적으로 연결될 수 있다.
제2 반도체층(134b)은 실리콘 반도체 물질을 포함할 수 있다. 제2 반도체층(134b)은 비정질 실리콘(a-Si) 또는 비정질 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
제2 반도체층(134b) 상에는 제1 절연층(105)이 배치될 수 있다. 제1 절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(105)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 절연층(105) 상에는 제2 게이트전극(136b)이 배치될 수 있다. 제2 게이트전극(136b)은 제2 반도체층(134b)과 적어도 일부 중첩될 수 있다. 예컨대, 제2 게이트전극(136b)은 제2 반도체층(134b)의 제2 채널영역(131b)과 중첩될 수 있다. 제2 게이트전극(136b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제2 게이트전극(136b) 상에는 제2 절연층(107)이 배치될 수 있다. 제2 절연층(107)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(107)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 절연층(105) 상에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 하부전극(144), 및 하부전극(144)과 중첩되는 상부전극(146)을 포함할 수 있다. 스토리지 커패시터(Cst)의 하부전극(144)과 상부전극(146)은 제2 절연층(107)을 사이에 두고 중첩될 수 있다.
일 실시예로, 스토리지 커패시터(Cst)의 하부전극(144)은 제2 박막트랜지스터(TFT2)의 제2 게이트전극(136b)과 중첩되며, 스토리지 커패시터(Cst)의 하부전극(144)이 제2 박막트랜지스터(TFT2)의 제2 게이트전극(136b)과 일체(一體)로서 구비될 수 있다. 다른 실시예로, 스토리지 커패시터(Cst)의 하부전극(144)은 제2 박막트랜지스터(TFT2)의 제2 게이트전극(136b)과 중첩되지 않으며 별개의 독립된 구성요소로써, 제1 절연층(105) 상에 배치될 수 있다.
스토리지 커패시터(Cst)의 상부전극(146)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
스토리지 커패시터(Cst)의 상부전극(146) 상에는 제3 절연층(109)이 배치될 수 있다. 제3 절연층(109)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(109)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다. 일 실시예로, 제3 절연층(109)이 다층으로 구비되는 경우, 제3 절연층(109)은 실리콘산화물(SiOx)을 포함하는 제1 층(109a), 및 실리콘질화물(SiNx)을 포함하는 제2 층(109b)을 포함할 수 있다. 다른 실시예로, 제3 절연층(109)은 실리콘질화물(SiNx)을 포함하는 제1 층(109a), 및 실리콘산화물(SiOx)을 포함하는 제2 층(109b)을 포함할 수 있다.
제3 절연층(109) 상에는 제1 반도체층(134a)이 배치될 수 있다. 일 실시예로, 제1 반도체층(134a)은 전술한 제2 반도체층(134b)과 상이한 층에 배치될 수 있다. 다른 실시예로, 제1 반도체층(134a)은 제2 반도체층(134b)과 동일한 층에 배치될 수도 있다.
제1 반도체층(134a)은 제1 채널영역(131a)과 상기 제1 채널영역(131a) 양 옆에 배치된 제1 소스영역(132a), 및 제1 드레인영역(133a)을 포함할 수 있다. 제1 소스영역(132a), 및 제1 드레인영역(133a)은 불순물을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a)은 플루오린 또는 수소를 포함할 수 있다.
제1 소스영역(132a)과 제1 드레인영역(133a)은 각각 제1 소스전극(137a) 또는 제1 드레인전극(138a)과 전기적으로 연결될 수 있다.
제1 반도체층(134a)은 산화물 반도체 물질을 포함할 수 있다. 예컨대, 제1 반도체층(134a)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 실시예로, 제1 반도체층(134a)은 ITZO(InSnZnO, 또는 IGZO(InGaZnO) 등으로 구비될 수 있다.
제1 반도체층(134a)이 산화물 반도체로 구비되므로, 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility), 및 낮은 누설 전류를 가질 수 있다. 따라서, 일 실시예에 따른 유기발광다이오드(OLED)는 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않을 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이고, 도 6은 본 발명의 일 실시예에 따른 제1 반도체층의 TEM 분석 결과를 도시한 도면이며, 도 7은 본 발명의 일 실시예에 따른 제1 반도체층의 위치에 따른 조성비를 도시한 도면이다. 보다 구체적으로, 도 5는 도 4의 A 부분을 확대한 단면도이고, 도 6은 IGZO 층의 거칠기를 증가시킨 후 투과전자현미경을 이용하여 분석한 결과이며, 도 7은 제1 반도체층의 제1 돌출부, 제2 돌출부, 및 바디부의 조성비를 도시한 도면이다.
도 5를 참조하면, 제1 반도체층(134a)은 표면에 형성된 돌출부(135)들을 포함할 수 있다. 후술할 바와 같이 제1 반도체층(134a)의 표면에 N2O 플라즈마 처리, H2 플라즈마 처리 등의 플라즈마를 이용한 처리가 수행됨으로써, 제1 반도체층(134a)의 표면에 돌출부(135)들이 형성될 수 있다. 예컨대, 제1 반도체층(134a)의 전 영역에 N2O 플라즈마 처리, H2 플라즈마 처리 등이 수행되어, 제1 반도체층(134a)의 전 영역에 돌출부(135)들이 형성되어 제1 반도체층(134a)의 거칠기가 증가될 수 있다.
도 6을 참조하면, 일 실시예에 따른 표시 장치의 제1 반도체층(134a)은 상부로 돌출된 돌출부(135a, 135b)들을 포함할 수 있다. 제1 돌출부(135a)는 제1 반도체층(134a)의 표면(상면)으로부터 제1 두께(t1)만큼 돌출될 수 있고, 제2 돌출부(135b)는 제1 반도체층(134a)의 표면(상면)으로부터 제2 두께(t2)만큼 돌출될 수 있다. 예컨대, 상기 제1 두께(t1)는 8.983 nm이고, 상기 제2 두께(t2)는 9.299 nm일 수 있다.
제1 반도체층(134a)은 표면(상면)에 배치된 돌출부(135)들을 포함함으로, 제1 반도체층(134a)의 표면 거칠기가 증가할 수 있다. 일 실시예로, 제1 반도체층(134a)의 표면 거칠기는 5 nm 내지 50 nm일 수 있고, 10 nm 내지 40 nm일 수 있으며, 5 nm 내지 35 nm일 수 있는 등 다양한 변형이 가능하다. 예컨대, 제1 반도체층(134a)의 표면 거칠기는 2 nm 내지 30 nm일 수 있다.
도 7을 참조하면, 제1 반도체층(134a)의 바디부는 56.24 at%의 산소(O), 13.78 at%의 아연(Zn), 19.29 at%의 갈륨(Ga), 및 10.67 at%의 인듐(In) 조성비를 갖고, 제1 돌출부(135a)는 62.94 at%의 산소(O), 3.18 at%의 아연(Zn), 4.74 at%의 갈륨(Ga), 및 29.12 at%의 인듐(In) 조성비를 가지며, 제2 돌출부(135b)는 59.12 at%의 산소(O), 2.46 at%의 아연(Zn), 3.86 at%의 갈륨(Ga), 및 34.56 at%의 인듐(In) 조성비를 갖는다.
이를 통해, 돌출부(135a, 135b)들에는 제1 반도체층(134a)의 바디부에 비해 인듐(In)의 조성비가 증가하고 갈륨(Ga), 또는 아연(Zn)의 조성비가 감소하는 것을 확인할 수 있다. 또한, 돌출부(135a, 135b)들에는 갈륨(Ga), 또는 아연(Zn)보다 인듐(In)의 조성비가 큰 것을 확인할 수 있다.
다시 도 4를 참조하면, 제2 절연층(107) 상에는 하부금속층(BML)이 배치될 수 있다. 하부금속층(BML)은 제1 반도체층(134a)과 중첩되도록 제1 반도체층(134a)의 하부에 배치될 수 있다. 일 실시예로, 하부금속층(BML)은 스토리지 커패시터(Cst)의 상부전극(146)과 동일한 층에 배치될 수 있다. 다른 실시예로, 하부금속층(BML)은 스토리지 커패시터(Cst)의 상부전극(146)과 상이한 층에 배치될 수도 있다.
하부금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 하부금속층(BML)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
산화물 반도체 물질을 포함하는 제1 반도체층(134a)은 광에 취약한 특성을 갖기 때문에, 하부금속층(BML)은 기판(100) 측에서 입사되는 외부 광에 의해 제1 반도체층(134a)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제1 박막트랜지스터(TFT1)의 특성이 변화하는 것을 방지할 수 있다.
제1 반도체층(134a) 상에는 제4 절연층(111)이 배치될 수 있다. 제1 반도체층(134a) 상에 배치된 제4 절연층(111)은 에칭되지 않고 제1 반도체층(134a)을 전체적으로 덮을 수 있다. 제4 절연층(111)이 에칭되지 않음으로써, 문턱 전압(Vth)의 산포가 감소될 수 있다. 제4 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제4 절연층(111)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제4 절연층(111) 상에는 제1 게이트전극(136a)이 배치될 수 있다. 제1 게이트전극(136a)은 제1 반도체층(134a)과 적어도 일부 중첩될 수 있다. 예컨대, 제1 게이트전극(136a)은 제1 반도체층(134a)의 제1 채널영역(131a)과 중첩될 수 있다. 제1 게이트전극(136a)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 일 실시예로, 제1 게이트전극(136a)은 전술한 제2 게이트전극(136b)과 상이한 층에 배치될 수 있다. 다른 실시예로, 제1 게이트전극(136a)은 전술한 제2 게이트전극(136b)과 동일한 층에 배치될 수도 있다.
제1 게이트전극(136a) 상에는 제5 절연층(113)이 배치될 수 있다. 제5 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제5 절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제5 절연층(113) 상에는 제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b)이 배치될 수 있다. 제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 소스전극(137a)은 컨택홀(CNT)을 통해 제1 소스영역(132a)과 연결될 수 있고, 제1 드레인전극(138a)은 컨택홀(CNT)을 통해 제1 드레인영역(133a)과 연결될 수 있다. 제2 소스전극(137b)은 컨택홀(CNT)을 통해 제2 소스영역(132b)과 연결될 수 있고, 제2 드레인전극(138b)은 컨택홀(CNT)을 통해 제2 드레인영역(133b)과 연결될 수 있다.
제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b) 상에는 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 유기물질 또는 무기물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 평탄화층(117)은 제1 평탄화층(117a), 및 제2 평탄화층(117b)으로 구비될 수 있다. 이에 따라, 제1 평탄화층(117a)과 제2 평탄화층(117b) 사이에 배선 등의 도전 패턴을 형성할 수 있어, 고집적화에 유리할 수 있다. 다만, 제2 평탄화층(117b)은 생략될 수도 있다.
일 실시예로, 평탄화층(117)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Polymethylmethacrylate, PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(117)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
제1 평탄화층(117a) 상에는 컨택메탈층(CM)이 배치될 수 있다. 컨택메탈층(CM)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 컨택메탈층(CM)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
평탄화층(117) 상에는 화소전극(210), 중간층(220), 및 대향전극(230)을 포함하는 유기발광다이오드(OLED)가 배치될 수 있다. 화소전극(210)은 제2 평탄화층(117b)을 관통하는 컨택홀(CNT)을 통해 컨택메탈층(CM)과 전기적으로 연결되고, 컨택메탈층(CM)은 제1 평탄화층(117a)을 관통하는 컨택홀(CNT)을 통해 제2 박막트랜지스터(TFT2)의 제2 소스전극(137b), 또는 제2 드레인전극(138b)과 전기적으로 연결되어, 유기발광다이오드(OLED)는 제2 박막트랜지스터(TFT2)와 전기적으로 연결될 수 있다.
제2 평탄화층(117b) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
제2 평탄화층(117b) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 화소전극(210)의 적어도 일부를 노출하는 개구를 가질 수 있다. 화소정의막(180)의 개구에 의해 노출된 영역을 발광영역으로 정의할 수 있다. 발광영역들의 주변은 비발광영역으로서, 비발광영역은 발광영역들을 둘러쌀 수 있다. 즉, 표시영역(DA)은 복수의 발광영역들, 및 이들을 둘러싸는 비발광영역을 포함할 수 있다. 화소정의막(180)은 화소전극(210) 상부의 대향전극(230) 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(180) 상에는 마스크 찍힘 방지를 위한 스페이서(190)가 더 배치될 수 있다. 스페이서(190)는 화소정의막(180)과 일체(一體)로 형성될 수 있다. 예컨대, 스페이서(190)와 화소정의막(180)은 하프 톤 마스크를 이용하여 동일한 공정에서 동시에 형성될 수 있다.
화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층(220b)을 포함할 수 있으며, 발광층(220b)의 아래 및 위에는, 제1 기능층(220a), 및 제2 기능층(220c)이 선택적으로 배치될 수 있다.
일 실시예로, 중간층(220)은 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에 배치될 수 있다. 보다 구체적으로, 중간층(220)의 발광층(220b)은 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에 배치될 수 있다.
발광층(220b)의 아래에는 제1 기능층(220a)이 배치될 수 있고, 발광층(220b)의 위에는 제2 기능층(220c)이 배치될 수 있다. 발광층(220b)의 아래 및 위에 배치된, 제1 기능층(220a), 및 제2 기능층(220c)을 통틀어 유기 기능층들이라 할 수 있다.
제1 기능층(220a)은 정공 주입층(HIL: hole injection layer) 및/또는 정공 수송층(HTL: hole transport layer)을 포함할 수 있으며, 제2 기능층(220c)은 전자 수송층(ETL: electron transport layer) 및/또는 전자 주입층(EIL: electron injection layer)을 포함할 수 있다.
발광층(220b)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220b)은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다.
발광층(220b)이 저분자 유기물을 포함할 경우, 중간층(220)은 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄((tris-8-hydroxyquinoline aluminum)(Alq3)) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층(220b)이 고분자 유기물을 포함할 경우에는 중간층(220)은 대개 홀 수송층, 및 발광층(220b)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT를 포함하고, 발광층(220b)은 PPV(Poly-Phenylene vinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층(220b)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(220) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 중간층(220) 상에 배치되되, 중간층(220)의 전부를 덮는 형태로 배치될 수 있다. 대향전극(230)은 표시영역(DA) 상부에 배치되되, 표시영역(DA)의 전부를 덮는 형태로 배치될 수 있다. 즉, 대향전극(230)은 오픈 마스크를 이용하여 표시영역(DA)에 배치된 복수의 화소(P)들을 커버하도록 표시영역 전체에 일체(一體)로 형성될 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일 실시예로, 유기발광다이오드(OLED)는 박막봉지층으로 커버될 수 있다. 박막봉지층은 적어도 하나 이상의 무기봉지층, 및 적어도 하나 이상의 유기봉지층을 포함할 수 있다. 다른 실시예로, 유기발광다이오드(OLED)는 봉지기판으로 커버될 수 있다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
이하 도 8 내지 도 13을 참조하여 표시 장치의 제조 방법을 순차적으로 설명한다.
도 8 내지 도 13을 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 기판(100) 상에 산화물 반도체 물질을 포함하는 제1 반도체층(134a)을 형성하는 단계, 제1 반도체층(134a)의 표면 거칠기를 증가시키는 단계, 제1 반도체층(134a) 상에 절연층(예컨대, 제4 절연층(111))을 형성하는 단계, 절연층(예컨대, 제4 절연층(111)) 상에 금속층(136M)을 형성하는 단계, 및 금속층(136M)을 패터닝하여 게이트전극(예컨대, 제1 게이트전극(136a))을 형성하는 단계를 포함할 수 있다.
또한, 기판(100) 상에 산화물 반도체 물질을 포함하는 제1 반도체층(134a)을 형성하는 단계 이전에, 기판(100) 상에 실리콘 반도체 물질을 포함하는 제2 반도체층(134b)을 형성하는 단계, 및 제1 반도체층(134a)과 중첩하여 배치되는 하부금속층(BML)을 형성하는 단계를 더 포함할 수 있다.
도 8을 참조하면, 기판(100) 상에 제2 반도체층(134b), 제2 게이트전극(136b), 상부전극(146), 및 하부금속층(BML)이 형성될 수 있다. 제2 반도체층(134b)은 실리콘 반도체 물질을 포함할 수 있다. 제2 반도체층(134b)은 비정질 실리콘(a-Si) 또는 비정질 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
기판(100) 상에는 배리어층(101), 및 버퍼층(103)이 형성될 수 있고, 제2 반도체층(134b) 상에는 제1 절연층(105)이 형성될 수 있고, 제2 게이트전극(136b) 상에는 제2 절연층(107)이 형성될 수 있으며, 상부전극(146)과 하부금속층(BML) 상에는 제3 절연층(109)이 형성될 수 있다.
제3 절연층(109) 상에는 제1 반도체층(134a)이 형성될 수 있다. 제1 반도체층(134a)은 산화물 반도체 물질을 포함할 수 있다. 예컨대, 제1 반도체층(134a)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 제1 반도체층(134a)은 ITZO(InSnZnO, 또는 IGZO(InGaZnO) 등으로 구비될 수 있다.
일 실시예로, 제1 반도체층(134a)은 제2 반도체층(134b)과 상이한 층에 형성될 수 있다. 다른 실시예로, 제1 반도체층(134a)은 제2 반도체층(134b)과 동일한 층에 형성될 수도 있다.
도 9를 참조하면, 기판(100) 상에 산화물 반도체 물질을 포함하는 제1 반도체층(134a)을 형성하는 단계 이후에, 제1 반도체층(134a)의 표면 거칠기를 증가시키는 단계가 더 수행될 수 있다.
제1 반도체층(134a)의 표면 거칠기를 증가시키는 단계를 통해 제1 반도체층(134a)의 표면에는 돌출부(135)들이 형성될 수 있다. 보다 구체적으로, 제1 반도체층(134a)의 표면에 플라즈마를 이용한 처리가 수행되어 제1 반도체층(134a)의 표면에 돌출부(135)들이 형성되어, 제1 반도체층(134a)의 거칠기가 증가될 수 있다.
제1 반도체층(134a)의 표면 거칠기를 증가시키기 위한 방법으로는, N2O 플라즈마 처리, H2 플라즈마 처리, 실레인(SiH4) 증가, 후술할 절연층(예컨대, 제4 절연층(111))의 CVD Power 증가에 따른 플라즈마 처리 등의 방법이 이용될 수 있다. 상기와 같은 N2O 플라즈마 처리, H2 플라즈마 처리 등을 통해 제1 반도체층(134a)의 전 영역의 거칠기가 증가될 수 있다. 예컨대, 제1 반도체층(134a)의 표면 거칠기는 2 nm 내지 30 nm일 수 있다.
표면 거칠기가 증가된 제1 반도체층(134a)의 상부는 제1 반도체층(134a)의 바디부에 비해 인듐(In) 조성비가 증가하고 갈륨(Ga), 또는 아연(Zn) 조성비가 감소될 수 있다. 또한, 표면 거칠기가 증가된 제1 반도체층(134a) 상부에는 갈륨(Ga), 또는 아연(Zn)의 at% 보다 인듐(In)의 at%가 클 수 있다.
도 10을 참조하면, 제1 반도체층(134a)의 표면 거칠기를 증가시키는 단계 이후에, 제1 반도체층(134a) 상에 절연층(예컨대, 제4 절연층(111))을 형성하는 단계가 더 수행될 수 있다.
제1 반도체층(134a) 상에 형성된 절연층(예컨대, 제4 절연층(111))은 에칭되지 않고 제1 반도체층(134a)을 전체적으로 덮을 수 있다. 제4 절연층(111)이 에칭되지 않음으로써, 문턱 전압(Vth)의 산포가 감소될 수 있다.
도 11을 참조하면, 제1 반도체층(134a) 상에 절연층(예컨대, 제4 절연층(111))을 형성하는 단계 이후에, 절연층(예컨대, 제4 절연층(111)) 상에 금속층(136M)을 형성하는 단계가 더 수행될 수 있다.
금속층(136M)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 12를 참조하면, 절연층(예컨대, 제4 절연층(111)) 상에 금속층(136M)을 형성하는 단계 이후에, 금속층(136M)을 패터닝하여 게이트전극(예컨대, 제1 게이트전극(136a))을 형성하는 단계가 더 수행될 수 있다.
일 실시예로, 절연층(예컨대, 제4 절연층(111)) 상에 형성된 금속층(136M)은 건식 식각 공정에 의해 패터닝될 수 있다. 예컨대, NF6, CF4 등의 드라이 에칭 가스를 이용하여 금속층(136M)이 게이트전극(예컨대, 제1 게이트전극(136a)으로 패터닝될 수 있다. 이후, 추가적으로, 상기 패터닝된 게이트전극(예컨대, 제1 게이트전극(136a))을 열처리하는 단계가 더 수행될 수 있다.
NF6, CF4 등의 드라이 에칭 가스를 이용하여 금속층(136M)을 게이트전극(예컨대, 제1 게이트전극(136a))으로 패터닝, 및 상기 패터닝된 게이트전극(예컨대, 제1 게이트전극(136a))의 열처리 공정 진행 시, 플루오린 또는 수소가 제1 반도체층(134a)의 적어도 일부로 확산되어 N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))이 형성될 수 있다.
전술한 바와 같이, 제1 반도체층(134a)의 표면 거칠기가 증가되어 단위 길이당 플루오린의 접촉 면적이 증가하고, 제1 반도체층(134a)의 표면에 인듐(In) 비율이 높아짐에 따라 플루오린 또는 수소와의 반응성이 향상되므로, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))으로 플루오린이 보다 잘 확산되어 N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))의 도전성이 향상될 수 있다. 예컨대, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))의 단위 면적당 캐리어 농도가 증가하여 도전성이 향상될 수 있다.
또한, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))과 플루오린 또는 수소와의 반응성이 증가하여(산소공공 비율이 증가하여) 제1 반도체층(134a)의 채널영역(예컨대, 제1 채널영역(131a))으로 플루오린 또는 수소가 확산되는 것을 방지할 수 있다.
도 13을 참조하면, 금속층(136M)을 패터닝하여 게이트전극(예컨대, 제1 게이트전극(136a))을 형성하는 단계 이후에, 게이트전극(예컨대, 제1 게이트전극(136a)) 상에 유기발광다이오드(OLED)를 형성하는 단계가 더 수행될 수 있다.
게이트전극(예컨대, 제1 게이트전극(136a)) 상에는 제5 절연층(113)이 형성될 수 있고, 제5 절연층(113) 상에는 제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b)이 형성될 수 있다.
제1 소스전극(137a), 제1 드레인전극(138a), 제2 소스전극(137b), 및 제2 드레인전극(138b) 상에는 평탄화층(117)이 형성될 수 있다. 평탄화층(117)은 제1 평탄화층(117a), 및 제2 평탄화층(117b)을 포함할 수 있다. 평탄화층(117) 상에는 화소전극(210), 중간층(220), 및 대향전극(230)을 포함하는 유기발광다이오드(OLED)가 형성될 수 있다.
산화물 반도체 물질을 포함하는 반도체층 상에 배치된 절연층을 에칭하지 않는 경우, 캐리어 역할을 하는 수소의 확산 감소로 On current가 감소되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점 등을 해결하기 위한 것으로서, 반도체층(예컨대, 제1 반도체층(134a))의 표면 거칠기를 증가시킴으로써, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))의 전도성을 개선하여 On current를 향상시키고 동시에 소자 특성을 향상시킬 수 있다.
일 실시예로, N2O 플라즈마 처리, H2 플라즈마 처리, 실레인(SiH4) 증가, 절연층(예컨대, 제4 절연층(111))의 CVD Power 증가에 따른 플라즈마 처리 등의 방법을 통해 반도체층(예컨대, 제1 반도체층(134a))의 표면 거칠기를 증가시킬 수 있다. 또한, 표면 거칠기가 증가된 반도체층(예컨대, 제1 반도체층(134a))의 상부에는 인듐(In)의 조성비가 증가하고 갈륨(Ga), 또는 아연(Zn)의 조성비가 감소될 수 있다.
일 실시예로, 반도체층(예컨대, 제1 반도체층(134a)) 상에 형성된 절연층(예컨대, 제4 절연층(111))을 에칭하는 공정이 생략되므로, 문턱 전압(Vth)의 산포가 감소될 수 있다.
일 실시예로, 반도체층(예컨대, 제1 반도체층(134a))의 표면 거칠기가 증가되어 단위 길이당 플루오린의 접촉 면적이 증가하고, 반도체층(예컨대, 제1 반도체층(134a))의 상부의 인듐(In) 비율이 높아짐에 따라 반응성이 향상되므로, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))으로 플루오린, 수소 등이 보다 잘 확산되어 N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))의 단위 면적당 캐리어 농도가 증가하여 도전성이 향상될 수 있다.
일 실시예로, N+ 전도성 영역(예컨대, 제1 소스영역(132a), 및 제1 드레인영역(133a))과 플루오린 또는 수소와의 반응성이 증가하여(산소공공 비율이 증가하여) 제1 반도체층(134a)의 채널영역(예컨대, 제1 채널영역(131a))으로 플루오린 또는 수소가 확산되는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
100: 기판
134a: 제1 반도체층
135: 돌출부
136a: 제1 게이트전극

Claims (20)

  1. 표시영역, 및 상기 표시영역 주변의 비표시영역을 포함하는, 기판;
    상기 기판 상에 배치되되, 산화물 반도체 물질을 포함하는 제1 반도체층을 포함하는, 제1 박막트랜지스터; 및
    상기 기판 상에 배치되되, 실리콘 반도체 물질을 포함하는 제2 반도체층을 포함하는, 제2 박막트랜지스터;
    를 구비하고,
    상기 제1 반도체층의 표면 거칠기는 플라즈마를 이용한 처리에 의해 증가되고,
    상기 제1 반도체층은 바디부 및 상기 제1 반도체층의 표면으로부터 돌출된 돌출부를 포함하고,
    상기 제1 반도체층의 상기 돌출부의 인듐(In) 조성비는 상기 제1 반도체층의 상기 바디부의 인듐(In) 조성비보다 높은, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층의 표면 거칠기는 2 nm 내지 30 nm인, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 반도체층은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 돌출부의 인듐(In) 조성비는 갈륨(Ga), 또는 아연(Zn) 조성비보다 높은, 표시 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 박막트랜지스터는 상기 제1 반도체층과 중첩되는 게이트전극을 포함하고,
    상기 제1 반도체층과 상기 게이트전극 사이에 배치되는, 절연층을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 절연층은 상기 제1 반도체층을 덮는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층은 상이한 층에 배치되는, 표시 장치.
  9. 제1항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 상기 제1 반도체층과 중첩하여 배치되는 하부금속층을 더 포함하는, 표시 장치.
  10. 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 표면에 플라즈마를 이용한 처리를 수행하여 상기 제1 반도체층의 표면 거칠기를 증가시키는 단계;
    상기 제1 반도체층 상에 절연층을 형성하는 단계;
    상기 절연층 상에 금속층을 형성하는 단계; 및
    상기 금속층을 패터닝하여 게이트전극을 형성하는 단계;
    를 포함하고,
    상기 제1 반도체층은 바디부 및 상기 제1 반도체층의 표면으로부터 돌출된 돌출부를 포함하고,
    상기 제1 반도체층의 상기 돌출부의 인듐(In) 조성비는 상기 제1 반도체층의 상기 바디부의 인듐(In) 조성비보다 높은, 표시 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계 이전에,
    상기 기판 상에 실리콘 반도체 물질을 포함하는 제2 반도체층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 기판 상에 산화물 반도체 물질을 포함하는 제1 반도체층을 형성하는 단계 이전에,
    상기 제1 반도체층과 중첩하여 배치되는 하부금속층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층은 상이한 층에 배치되는, 표시 장치의 제조 방법.
  14. 삭제
  15. 제10항에 있어서,
    상기 제1 반도체층의 표면 거칠기는 2 nm 내지 30 nm인, 표시 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 금속층을 패터닝하여 게이트전극을 형성하는 단계에서,
    상기 제1 반도체층에 불순물이 확산되어 드레인영역, 및 소스영역이 형성되는, 표시 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 반도체층은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 돌출부의 인듐(In) 조성비는 갈륨(Ga), 또는 아연(Zn) 조성비보다 높은, 표시 장치의 제조 방법.
  19. 삭제
  20. 제10항에 있어서,
    상기 절연층은 상기 제1 반도체층을 덮는, 표시 장치의 제조 방법.
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