KR102752275B1

KR102752275B1 - Display device and data output circuit

Info

Publication number: KR102752275B1
Application number: KR1020180155564A
Authority: KR
Inventors: 홍예원; 이정현; 문태웅
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-05
Filing date: 2018-12-05
Publication date: 2025-01-10
Anticipated expiration: 2038-12-05
Also published as: KR20200068508A

Abstract

본 발명의 실시예들은 표시 장치 및 데이터 출력 회로에 관한 것으로서, 데이터 드라이버의 제1 채널에서 공급된 제1 데이터 신호를 제1 데이터 라인에 출력하는 제1 데이터 출력 회로와, 데이터 드라이버의 제1 채널에서 공급된 제2 데이터 신호를 제2 데이터 라인에 출력하는 제2 데이터 출력 회로를 포함하는 디멀티플렉서 회로를 포함하고, 제1 데이터 출력 회로의 제1 스위치 소자가 턴-오프 된 이후, 제2 데이터 출력 회로의 제2 스위치 소자는 턴-온 되고, 제2 데이터 출력 회로의 제2 스위치 소자가 턴-오프 된 이후, 제1 데이터 출력 회로의 제1 스위치 소자는 턴-온 됨으로써, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다. Embodiments of the present invention relate to a display device and a data output circuit, comprising: a demultiplexer circuit including a first data output circuit for outputting a first data signal supplied from a first channel of a data driver to a first data line; and a second data output circuit for outputting a second data signal supplied from the first channel of the data driver to a second data line, wherein after a first switching element of the first data output circuit is turned off, a second switching element of the second data output circuit is turned on, and after the second switching element of the second data output circuit is turned off, the first switching element of the first data output circuit is turned on, thereby providing stable and normal demultiplexing-based data output.

Description

DISPLAY DEVICE AND DATA OUTPUT CIRCUIT

본 발명의 실시예들은 표시 장치 및 데이터 출력 회로에 관한 것이다. Embodiments of the present invention relate to a display device and a data output circuit.

정보화 사회가 발전함에 따라 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등의 다양한 표시 장치가 개발되고 있다. 이러한 표시 장치는 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시 패널과, 다수의 데이터 라인을 구동하기 위한 데이터 드라이버와, 다수의 게이트 라인을 구동하기 위한 게이트 드라이버를 포함할 수 있다. As the information society develops, various display devices such as image display devices, information output devices, lighting devices, and various light-emitting devices are being developed. These display devices may include a display panel on which a plurality of data lines and a plurality of gate lines are arranged, a data driver for driving a plurality of data lines, and a gate driver for driving a plurality of gate lines.

한편, 표시 패널에 배치되는 다수의 데이터 라인은 그 개수가 상당히 많기 때문에, 다수의 데이터 라인으로 데이터 신호들을 출력하는 데이터 드라이버의 채널 개수가 많아질 수밖에 없다. Meanwhile, since the number of data lines arranged on the display panel is quite large, the number of channels of the data driver that outputs data signals through the number of data lines inevitably increases.

따라서, 디멀티플렉서(De-Multiplexer)를 이용하여 데이터 드라이버의 채널 개수를 줄일 수 있다. 하지만, 이러한 디멀티플렉서를 이용한 데이터 출력 시, 예기치 않는 요인에 의해, 데이터 출력이 불안정하거나 비정상적인 데이터 출력 상황이 발생할 수 있으며, 이러한 데이터 출력 성능의 저하로 인해 화질 저하가 발생할 수 있다. Therefore, the number of channels of the data driver can be reduced by using a de-multiplexer. However, when outputting data using this de-multiplexer, unstable data output or abnormal data output situations may occur due to unexpected factors, and the deterioration of data output performance may cause deterioration of image quality.

본 발명의 실시예들의 목적은, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다. An object of embodiments of the present invention is to provide stable and normal demultiplexing-based data output while reducing the number of channels of a data driver through demultiplexing-based data output.

또한, 본 발명의 실시예들의 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 안정적이고 정상적인 데이터 출력을 일정하게 유지해주는 데 있다. In addition, another object of the embodiments of the present invention is to constantly maintain stable and normal data output when outputting data based on demultiplexing.

또한, 본 발명의 실시예들의 또 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 화상 이상 현상을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다. In addition, another object of embodiments of the present invention is to provide a demultiplexing-based data output that improves image quality by preventing image abnormalities that may unexpectedly occur during demultiplexing-based data output.

또한, 본 발명의 실시예들의 또 다른 목적은, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 데이터 출력 불균형을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공하는 데 있다. In addition, another object of embodiments of the present invention is to provide a demultiplexing-based data output that improves image quality by preventing data output imbalance that may unexpectedly occur during demultiplexing-based data output.

일 측면에서, 본 발명의 실시예들은, 데이터 드라이버의 제1 채널에서 공급된 데이터 신호를 표시 패널에 배치된 둘 이상의 데이터 라인에 순차적으로 출력하는 디멀티플렉서 회로를 포함하는 표시 장치를 제공할 수 있다. In one aspect, embodiments of the present invention can provide a display device including a demultiplexer circuit that sequentially outputs a data signal supplied from a first channel of a data driver to two or more data lines arranged on a display panel.

디멀티플렉서 회로는 제1 데이터 출력 회로와 제2 데이터 출력 회로 등을 포함할 수 있다. The demultiplexer circuit may include a first data output circuit, a second data output circuit, and the like.

제1 데이터 출력 회로는, 제1 채널과 제1 데이터 라인 사이에 전기적으로 연결되며, 제1 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 제1 채널에서 공급된 제1 데이터 신호를 제1 데이터 라인으로 출력하는 제1 스위치 소자와, 제1 스위치 소자의 제1 제어 노드를 제어하는 제1 스위치 제어 회로를 포함할 수 있다. The first data output circuit may include a first switching element that is electrically connected between the first channel and the first data line, is turned on and off depending on the voltage state of the first control node, and outputs a first data signal supplied from the first channel to the first data line when turned on, and a first switch control circuit that controls the first control node of the first switching element.

제2 데이터 출력 회로는, 제1 채널과 제2 데이터 라인 사이에 전기적으로 연결되며, 제2 제어 노드의 전압 상태에 따라 온-오프 되고, 턴-온 시, 제1 채널에서 공급된 제2 데이터 신호를 제2 데이터 라인으로 출력하는 제2 스위치 소자와, 제2 스위치 소자의 제2 제어 노드를 제어하는 제2 스위치 제어 회로를 포함할 수 있다. The second data output circuit may include a second switching element that is electrically connected between the first channel and the second data line, is turned on and off depending on the voltage state of the second control node, and outputs a second data signal supplied from the first channel to the second data line when turned on, and a second switch control circuit that controls the second control node of the second switching element.

제1 스위치 소자가 턴-오프 된 이후, 제2 스위치 소자는 턴-온 되고, 제2 스위치 소자가 턴-오프 된 이후, 제1 스위치 소자는 턴-온 될 수 있다. After the first switching element is turned off, the second switching element can be turned on, and after the second switching element is turned off, the first switching element can be turned on.

제1 제어 노드 및 제2 제어 노드 각각은, 어느 한 시점에, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다. Each of the first control node and the second control node can, at any one point in time, have one of a first voltage state having a low level voltage, a second voltage state having a high level voltage higher than the low level voltage, and a third voltage state having a high level voltage boosted than the high level voltage.

제1 제어 노드 및 제2 제어 노드 각각은, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 전압 상태가 변할 수 있다. Each of the first control node and the second control node can change voltage states in the following order: a first voltage state, a second voltage state, a third voltage state, a second voltage state, and a first voltage state.

제1 제어 노드가 제2 전압 상태에서 제1 전압 상태로 변하기 시작하는 시점 이후, 제2 제어 노드는 제1 전압 상태에서 제2 전압 상태로 변하기 시작할 수 있다. After the first control node begins to change from the second voltage state to the first voltage state, the second control node may begin to change from the first voltage state to the second voltage state.

제1 스위치 제어 회로는, 제1 보조 신호가 인가되는 제1 보조 노드와 제1 제어 노드 사이에 전기적으로 연결된 제1 캐패시터와, 하이 레벨 전압을 갖는 제1 제어 신호를 제1 제어 노드에 공급하는 제1 충전 제어 소자와, 제1 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제1 제어 신호를 제1 제어 노드에 공급하는 제1 방전 제어 소자를 포함할 수 있다. The first switch control circuit may include a first capacitor electrically connected between a first auxiliary node to which a first auxiliary signal is applied and a first control node, a first charge control element supplying a first control signal having a high level voltage to the first control node, and a first discharge control element controlled by a first discharge signal and supplying a first control signal having a low level voltage to the first control node.

제2 스위치 제어 회로는, 제2 보조 신호가 인가되는 제2 보조 노드와 제2 제어 노드 사이에 전기적으로 연결된 제2 캐패시터와, 하이 레벨 전압을 갖는 제2 제어 신호를 제2 제어 노드에 공급하는 제2 충전 제어 소자와, 제2 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제2 제어 신호를 제2 제어 노드에 공급하는 제2 방전 제어 소자를 포함할 수 있다. The second switch control circuit may include a second capacitor electrically connected between a second auxiliary node to which a second auxiliary signal is applied and a second control node, a second charge control element supplying a second control signal having a high level voltage to the second control node, and a second discharge control element controlled by a second discharge signal and supplying a second control signal having a low level voltage to the second control node.

제1 충전 제어 소자는 제1 제어 신호가 공급되는 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터일 수 있다. The first charge control element may be a diode-connected transistor, electrically connected between a supply node to which a first control signal is supplied and a first control node, and turned on and off by the first control signal.

제1 방전 제어 소자는 제1 공급 노드와 제1 제어 노드 사이에 전기적으로 연결되고, 제1 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다.The first discharge control element may be a transistor electrically connected between the first supply node and the first control node and turned on and off by the first discharge signal.

제2 충전 제어 소자는 제2 제어 신호가 공급되는 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터일 수 있다.The second charge control element may be a diode-connected transistor, electrically connected between the supply node to which the second control signal is supplied and the second control node, and turned on and off by the second control signal.

제2 방전 제어 소자는 제2 공급 노드와 제2 제어 노드 사이에 전기적으로 연결되고, 제2 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다.The second discharge control element may be a transistor electrically connected between the second supply node and the second control node and turned on and off by the second discharge signal.

제1 및 제2 스위치 소자, 제1 및 제2 충전 제어 소자, 제1 및 제2 방전 제어 소자는 산화물 트랜지스터일 수 있다. The first and second switching elements, the first and second charge control elements, and the first and second discharge control elements can be oxide transistors.

제1 보조 신호의 하이 레벨 전압 기간은 제1 제어 신호의 하이 레벨 전압 기간과 중첩되고, 제1 방전 신호의 하이 레벨 전압 기간은 제1 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다. The high level voltage period of the first auxiliary signal may overlap with the high level voltage period of the first control signal, and the high level voltage period of the first discharge signal may not overlap with the high level voltage period of the first auxiliary signal.

제2 보조 신호의 하이 레벨 전압 기간은 제2 제어 신호의 하이 레벨 전압 기간과 중첩되고, 제2 방전 신호의 하이 레벨 전압 기간은 제2 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다.The high level voltage period of the second auxiliary signal may overlap with the high level voltage period of the second control signal, and the high level voltage period of the second discharge signal may not overlap with the high level voltage period of the second auxiliary signal.

제2 제어 신호의 하이 레벨 전압 기간은 제1 방전 신호의 하이 레벨 전압 기간과 중첩될 수 있다. The high level voltage period of the second control signal can overlap with the high level voltage period of the first discharge signal.

제1 제어 신호의 하이 레벨 전압 기간은 제2 방전 신호의 하이 레벨 전압 기간과 중첩될 수 있다. The high level voltage period of the first control signal can overlap with the high level voltage period of the second discharge signal.

제1 방전 제어 소자는 제2 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지할 수 있다. The first discharge control element can maintain a turned-on state while the second switching element is turned on.

제2 방전 제어 소자는 제1 스위치 소자가 턴-온 된 기간 동안 턴-온 상태를 유지할 수 있다.The second discharge control element can maintain a turned-on state for a period of time in which the first switching element is turned on.

제1 보조 신호가 폴링 되는 시점과 제2 제어 신호가 라이징 되는 시점 사이에, 제1 방전 신호가 라이징 될 수 있다. The first discharge signal can rise between the time the first auxiliary signal is polled and the time the second control signal rises.

제2 보조 신호가 폴링 되는 시점과 제1 제어 신호가 라이징 되는 시점 사이에, 제2 방전 신호가 라이징 될 수 있다.Between the time when the second auxiliary signal is polled and the time when the first control signal is rising, the second discharge signal can rise.

제1 방전 신호가 라이징 될 때, 제1 제어 노드는 전압이 폴링 되고, 제2 제어 노드는 로우 레벨 전압을 유지하고 있을 수 있다. When the first discharge signal rises, the first control node may have its voltage polled, and the second control node may maintain a low level voltage.

표시 패널은 영상 표시 영역인 액티브 영역과 액티브 영역의 외곽 영역인 넌-액티브 영역을 포함하고, 디멀티플렉서 회로는 넌-액티브 영역에 배치될 수 있다. The display panel includes an active area, which is an image display area, and a non-active area, which is an area outside the active area, and a demultiplexer circuit can be placed in the non-active area.

넌-액티브 영역은, 데이터 드라이버의 제1 채널이 전기적으로 연결되는 패드 영역과, 패드 영역을 통해 제1 채널과 전기적으로 연결되는 제1 데이터 링크 라인이 배치되는 링크 영역을 포함할 수 있다. The non-active region may include a pad region to which a first channel of the data driver is electrically connected, and a link region in which a first data link line is arranged to be electrically connected to the first channel through the pad region.

링크 영역과 액티브 영역 사이에 디멀티플렉서 회로가 배치될 수 있다. A demultiplexer circuit may be placed between the link region and the active region.

디멀티플렉서 회로는 액티브 영역에 배치된 둘 이상의 데이터 라인 중 선택된 하나를 제1 데이터 링크 라인과 전기적으로 연결해줄 수 있다. A demultiplexer circuit can electrically connect a selected one of two or more data lines arranged in an active region to a first data link line.

데이터 드라이버는 넌-액티브 영역에 전기적으로 연결된 회로 필름 상에 실장 될 수 있다. The data driver can be mounted on a circuit film electrically connected to the non-active region.

다른 측면에서, 본 발명의 실시예들은, 턴-온 시, 데이터 드라이버에서 공급된 데이터 신호를 데이터 라인으로 출력하는 스위치 소자와, 스위치 소자의 제어 노드를 제어하는 스위치 제어 회로를 포함하는 데이터 출력 회로를 제공할 수 있다. In another aspect, embodiments of the present invention can provide a data output circuit including a switch element that outputs a data signal supplied from a data driver to a data line when turned on, and a switch control circuit that controls a control node of the switch element.

스위치 제어 회로는, 보조 신호가 인가되는 보조 노드와 스위치 소자의 제어 노드 사이에 전기적으로 연결된 캐패시터와, 하이 레벨 전압을 갖는 제어 신호를 스위치 소자의 제어 노드에 공급하는 충전 제어 소자와, 방전 신호에 의해 제어되며, 로우 레벨 전압을 갖는 제어 신호를 스위치 소자의 제어 노드에 공급하는 방전 제어 소자를 포함할 수 있다. The switch control circuit may include a capacitor electrically connected between an auxiliary node to which an auxiliary signal is applied and a control node of the switch element, a charge control element supplying a control signal having a high level voltage to the control node of the switch element, and a discharge control element controlled by a discharge signal and supplying a control signal having a low level voltage to the control node of the switch element.

충전 제어 소자는 제어 신호가 공급되는 공급 노드와 제어 노드 사이에 전기적으로 연결되고, 제어 신호에 의해 온-오프 되며, 다이오드 커넥션 된 트랜지스터이고, 방전 제어 소자는 공급 노드와 제어 노드 사이에 전기적으로 연결되고, 방전 신호에 의해 온-오프 되는 트랜지스터일 수 있다. The charge control element may be a diode-connected transistor that is electrically connected between a supply node and a control node to which a control signal is supplied and is turned on and off by the control signal, and the discharge control element may be a transistor that is electrically connected between the supply node and the control node and is turned on and off by the discharge signal.

보조 신호의 하이 레벨 전압 기간은 제어 신호의 하이 레벨 전압 기간과 중첩되고, 방전 신호의 하이 레벨 전압 기간은 보조 신호의 하이 레벨 전압 기간과 미 중첩될 수 있다. The high level voltage period of the auxiliary signal overlaps with the high level voltage period of the control signal, and the high level voltage period of the discharge signal may not overlap with the high level voltage period of the auxiliary signal.

제어 노드는, 제어 신호의 로우 레벨 전압을 갖는 제1 전압 상태와, 제어 신호의 하이 레벨 전압을 갖는 제2 전압 상태와, 제어 신호의 하이 레벨 전압에서 보조 신호의 하이 레벨 전압만큼 부스팅 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다. The control node can have one of a first voltage state having a low level voltage of the control signal, a second voltage state having a high level voltage of the control signal, and a third voltage state having a boosting voltage from the high level voltage of the control signal to the high level voltage of the auxiliary signal.

제어 노드는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 전압 상태가 변할 수 있다. The control node can change voltage states in the following order: a first voltage state, a second voltage state, a third voltage state, a second voltage state, and a first voltage state.

데이터 출력 회로는 표시 패널의 넌-액티브 영역에 배치될 수 있다. The data output circuit can be placed in a non-active area of the display panel.

본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다. According to embodiments of the present invention, it is possible to provide stable and normal demultiplexing-based data output while reducing the number of channels of a data driver through demultiplexing-based data output.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 안정적이고 정상적인 데이터 출력을 일정하게 유지해줄 수 있다. In addition, according to embodiments of the present invention, when outputting data based on demultiplexing, stable and normal data output can be constantly maintained.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 화상 이상 현상을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다. In addition, according to embodiments of the present invention, it is possible to provide demultiplexing-based data output that improves image quality by preventing image abnormalities that may unexpectedly occur during demultiplexing-based data output.

또한, 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력 시, 예기치 않게 발생할 수 있는 데이터 출력 불균형을 방지해주어 화질을 개선해주는 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다.In addition, according to embodiments of the present invention, it is possible to provide demultiplexing-based data output that improves image quality by preventing data output imbalance that may unexpectedly occur during demultiplexing-based data output.

도 1은 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함되는 소스 드라이버 집적회로가 COF 타입으로 표시 패널에 연결된 영역을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디멀티플렉서 회로를 나타낸 다이어그램이다.
도 5는 도 4의 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로를 나타낸 도면이다.
도 7은 도 6의 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 8은 도 6의 부트스트래핑 디멀티플렉서 회로의 데이터 출력 특성을 설명하기 위한 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 데이터 출력 효율을 더욱 향상시켜 주기 위한 진보된 부트스트래핑 디멀티플렉서 회로를 나타낸 다이어그램이다.
도 10은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로의 구동 타이밍 다이어그램이다.
도 11 내지 도 16은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로에 포함된 제1 데이터 출력 회로의 구동 동작을 단계 별로 나타낸 다이어그램들이다.
도 17은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로의 데이터 출력 특성을 설명하기 위한 다이어그램이다.
도 18은 본 발명의 실시예들에 따른 진보된 부트스트래핑 디멀티플렉서 회로를 나타낸 다른 다이어그램이다.
도 19는 본 발명의 실시예들에 따른 디멀티플렉서 회로에 사용된 트랜지스터를 나타낸 도면이다. Figure 1 is a system configuration diagram of a display device according to embodiments of the present invention.
FIG. 2 is an example diagram of a system implementation of a display device according to embodiments of the present invention.
FIG. 3 is a drawing showing an area where a source driver integrated circuit included in a data driver of a display device according to embodiments of the present invention is connected to a display panel in a COF type.
FIG. 4 is a diagram showing a demultiplexer circuit according to embodiments of the present invention.
Fig. 5 is a driving timing diagram of the demultiplexer circuit of Fig. 4.
FIG. 6 is a diagram illustrating a bootstrapping demultiplexer circuit for improving data output efficiency according to embodiments of the present invention.
Fig. 7 is a driving timing diagram of the bootstrapping demultiplexer circuit of Fig. 6.
Fig. 8 is a diagram for explaining the data output characteristics of the bootstrapping demultiplexer circuit of Fig. 6.
FIG. 9 is a diagram illustrating an advanced bootstrapping demultiplexer circuit for further improving data output efficiency according to embodiments of the present invention.
Fig. 10 is a driving timing diagram of the advanced bootstrapping demultiplexer circuit of Fig. 9.
FIGS. 11 to 16 are diagrams showing step-by-step the driving operation of the first data output circuit included in the advanced bootstrapping demultiplexer circuit of FIG. 9.
FIG. 17 is a diagram illustrating the data output characteristics of the advanced bootstrapping demultiplexer circuit of FIG. 9.
FIG. 18 is another diagram illustrating an advanced bootstrapping demultiplexer circuit according to embodiments of the present invention.
FIG. 19 is a diagram showing a transistor used in a demultiplexer circuit according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention, and the method for achieving them, will become clear with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and these embodiments are provided only to make the disclosure of the present invention complete and to fully inform a person having ordinary skill in the art to which the present invention belongs of the scope of the invention, and the present invention is defined only by the scope of the claims.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. In addition, the shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are exemplary, and therefore the present invention is not limited to the matters illustrated. Like reference numerals refer to like components throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. When the terms “includes,” “has,” “consists of,” etc. are used in this specification, other parts may be added unless “only” is used. When a component is expressed in singular, it may include a case where it includes plural unless there is a specifically explicit description.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.In addition, when interpreting the components in the embodiments of the present invention, they should be interpreted as including an error range even if there is no separate explicit description.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In addition, when describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only intended to distinguish the components from other components, and the nature, order, sequence, or number of the components are not limited by the terms. When a component is described as being "connected," "coupled," or "connected" to another component, it should be understood that the component may be directly connected or connected to the other component, but that another component may be "interposed" between each component, or that each component may be "connected," "coupled," or "connected" through another component. In the case of a description of a positional relationship, for example, when the positional relationship between two parts is described as "on," "above," "below," or "next to," one or more other parts may be located between the two parts unless "directly" or "directly" is used.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다. In addition, the components in the embodiments of the present invention are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical idea of the present invention.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. In addition, the features (configurations) in the embodiments of the present invention can be partially or wholly combined or combined or separated from each other, and various technical connections and operations are possible, and each embodiment can be implemented independently of each other or implemented together in a related relationship.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다. Figure 1 is a system configuration diagram of a display device (100) according to embodiments of the present invention.

도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 개략적인 시스템 구성도이다.Figure 1 is a schematic system configuration diagram of a display device (100) according to embodiments of the present invention.

본 발명의 실시예들에 따른 표시 장치(100)는 영상 디스플레이 장치, 정보 출력 장치, 조명 장치, 각종 발광 장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 영상 디스플레이 장치를 중심으로 설명한다. 하지만, 표시 패널(PNL)에 여러 개의 서브픽셀(SP)이 배치되고, 데이터 라인(DL)을 통해 데이터 신호를 서브픽셀(SP)에 공급하기만 하면, 모든 종류의 전자 장치에도 적용이 가능하다. The display device (100) according to embodiments of the present invention may include an image display device, an information output device, a lighting device, various light-emitting devices, etc. Below, for convenience of explanation, the image display device will be described. However, as long as multiple sub-pixels (SP) are arranged on a display panel (PNL) and data signals are supplied to the sub-pixels (SP) through a data line (DL), the display device can be applied to all types of electronic devices.

본 발명의 실시예들에 따른 표시 장치(100)는, 영상을 표시하거나 빛을 출력하는 표시 패널(PNL)과, 이러한 표시 패널(PNL)을 구동하기 위한 구동 회로를 포함할 수 있다. A display device (100) according to embodiments of the present invention may include a display panel (PNL) that displays an image or outputs light, and a driving circuit for driving the display panel (PNL).

표시 패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다. The display panel (PNL) may have a plurality of data lines (DL) and a plurality of gate lines (GL) arranged in a matrix type, and a plurality of subpixels (SP) defined by the plurality of data lines (DL) and the plurality of gate lines (GL).

표시 패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다. In a display panel (PNL), a plurality of data lines (DL) and a plurality of gate lines (GL) may be arranged to cross each other. For example, a plurality of gate lines (GL) may be arranged in rows or columns, and a plurality of data lines (DL) may be arranged in columns or rows. In the following, for convenience of explanation, it is assumed that a plurality of gate lines (GL) are arranged in rows and a plurality of data lines (DL) are arranged in columns.

표시 패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다. In addition to a plurality of data lines (DL) and a plurality of gate lines (GL), other types of signal lines may be arranged on the display panel (PNL) depending on the subpixel structure, etc. Driving voltage lines, reference voltage lines, or common voltage lines may be further arranged.

표시 패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등의 다양한 타입의 패널일 수 있다. The display panel (PNL) can be a variety of types of panels, such as a Liquid Crystal Display (LCD) panel or an Organic Light Emitting Diode (OLED) panel.

표시 패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다. The types of signal wires arranged on the display panel (PNL) may vary depending on the subpixel structure, panel type (e.g., LCD panel, OLED panel, etc.). In addition, in this specification, the signal wire may be a concept that includes an electrode to which a signal is applied.

표시 패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다. A display panel (PNL) may include an active area (A/A) where an image (video) is displayed, and a non-active area (N/A) which is an area surrounding the active area and where no image is displayed. Here, the non-active area (N/A) is also called a bezel area.

액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다. 간혹, 넌-액티브 영역(N/A)의 일부 영역에 하나 이상의 서브픽셀(SP)이 다양한 목적으로 배치될 수도 있다. In the active area (A/A), a number of subpixels (SP) are arranged for image display. Occasionally, one or more subpixels (SP) may be arranged in some areas of the non-active area (N/A) for various purposes.

넌-액티브 영역(N/A)은 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드 영역(본딩 영역)을 포함한다. The non-active area (N/A) contains a pad area (bonding area) to which the data driver (DDR) is electrically connected.

넌-액티브 영역(N/A)은 패드 영역에 연결된 데이터 드라이버(DDR)과 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치된 넌-액티브 영역(N/A)을 포함할 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다. The non-active area (N/A) may also include a non-active area (N/A) in which a plurality of data link lines are arranged for connection between a data driver (DDR) connected to a pad area and a plurality of data lines (DL). Here, the plurality of data link lines may be portions of the plurality of data lines (DL) extending into the non-active area (N/A), or may be separate patterns electrically connected to the plurality of data lines (DL).

또한, 넌-액티브 영역(N/A)에는, 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 영역을 통해, 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. Additionally, in the non-active area (N/A), gate driving related wirings may be arranged to transmit a voltage (signal) required for gate driving to the gate driver (GDR) through a pad area to which the data driver (DDR) is electrically connected.

예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다. For example, the gate drive related wiring may include clock wiring for transmitting a clock signal, gate voltage wiring for transmitting a gate voltage (VGH, VGL), gate drive control signal wiring for transmitting various control signals required for generating a scan signal, etc. These gate drive related wiring are disposed in a non-active area (N/A), unlike the gate lines (GL) disposed in an active area (A/A).

구동 회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다. The driving circuit may include a data driver (DDR) that drives a plurality of data lines (DL), a gate driver (GDR) that drives a plurality of gate lines (GL), and a controller (CTR) that controls the data driver (DDR) and the gate driver (GDR).

데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 신호(데이터 전압)를 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다. A data driver (DDR) can drive multiple data lines (DL) by outputting data signals (data voltages) to multiple data lines (DL).

게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔 신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다. A gate driver (GDR) can drive multiple gate lines (GL) by outputting scan signals to the multiple gate lines (GL).

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급함으로써, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작과 그 타이밍 등을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 디지털 형태의 영상 데이터(DATA)를 공급할 수 있다. The controller (CTR) can control the driving operations and timing of the data driver (DDR) and the gate driver (GDR) by supplying various control signals (DCS, GCS) necessary for the driving operations of the data driver (DDR) and the gate driver (GDR). In addition, the controller (CTR) can supply digital image data (DATA) to the data driver (DDR).

컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller (CTR) starts scanning according to the timing implemented in each frame, converts input data input from the outside into the data signal format used by the data driver (DDR), outputs the converted image data (DATA), and controls data driving at an appropriate time according to the scan.

컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다. The controller (CTR) receives timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input data enable (DE: Data Enable) signal, and a clock signal (CLK) from an external source (e.g., a host system) to control the data driver (DDR) and the gate driver (GDR), and generates various control signals and outputs them to the data driver (DDR) and the gate driver (GDR).

예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. For example, the controller (CTR) outputs various gate control signals (GCS: Gate Control Signals) including a gate start pulse (GSP: Gate Start Pulse), a gate shift clock (GSC: Gate Shift Clock), and a gate output enable signal (GOE: Gate Output Enable) to control the gate driver (GDR).

또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. Additionally, the controller (CTR) outputs various data control signals (DCS: Data Control Signals) including a source start pulse (SSP: Source Start Pulse), a source sampling clock (SSC: Source Sampling Clock), and a source output enable signal (SOE: Source Output Enable) to control the data driver (DDR).

컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다. The controller (CTR) may be a timing controller used in conventional display technology, or may be a control device that can perform other control functions, including a timing controller.

컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로(IC)로 구현될 수도 있다. The controller (CTR) may be implemented as a separate component from the data driver (DDR), or may be implemented as an integrated circuit (IC) integrated with the data driver (DDR).

데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 디지털 형태의 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 아날로그 형태의 데이터 신호를 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다. The data driver (DDR) receives digital image data (DATA) from the controller (CTR) and supplies analog data signals to a plurality of data lines (DL), thereby driving a plurality of data lines (DL). Here, the data driver (DDR) is also called a source driver.

데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다. The data driver (DDR) can exchange various signals with the controller (CTR) through various interfaces.

게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다. A gate driver (GDR) sequentially drives a plurality of gate lines (GL) by sequentially supplying scan signals to the plurality of gate lines (GL). Here, the gate driver (GDR) is also called a scan driver.

게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다. The gate driver (GDR) sequentially supplies scan signals of on voltage or off voltage to a plurality of gate lines (GL) under the control of the controller (CTR).

데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 신호로 변환하여 다수의 데이터 라인(DL)로 공급한다. The data driver (DDR) converts image data (DATA) received from the controller (CTR) into an analog data signal and supplies it to a number of data lines (DL) when a specific gate line is opened by the gate driver (GDR).

데이터 드라이버(DDR)는, 표시 패널(PNL)의 일 측(예: 상측, 하측, 좌측, 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양 측(예: 상하 또는 좌우)에 모두 위치할 수도 있다. The data driver (DDR) may be located on only one side of the display panel (PNL) (e.g., top, bottom, left, or right) or, in some cases, on both sides of the display panel (PNL) (e.g., top and bottom or left and right) depending on the driving method, panel design method, etc.

게이트 드라이버(GDR)는, 표시 패널(PNL)의 일 측(예: 좌측, 우측, 상측, 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시 패널(PNL)의 양측(예: 좌우 또는 상하)에 모두 위치할 수도 있다.The gate driver (GDR) may be located on only one side of the display panel (PNL) (e.g., left, right, top, or bottom), or in some cases, on both sides of the display panel (PNL) (e.g., left and right or top and bottom) depending on the driving method, panel design method, etc.

데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다. A data driver (DDR) may be implemented by including one or more source driver integrated circuits (SDIC).

각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driver integrated circuit (SDIC) may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, etc. The data driver (DDR) may, in some cases, further include one or more analog to digital converters (ADC).

각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 표시 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 표시 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다. Each source driver integrated circuit (SDIC) may be connected to a bonding pad of a display panel (PNL) as a TAB (Tape Automated Bonding) type or a COG (Chip On Glass) type, or may be directly placed on the display panel (PNL). In some cases, each source driver integrated circuit (SDIC) may be placed while being integrated on the display panel (PNL). In addition, each source driver integrated circuit (SDIC) may be implemented as a COF (Chip On Film) type. In this case, each source driver integrated circuit (SDIC) may be mounted on a circuit film and may be electrically connected to data lines (DL) on the display panel (PNL) through the circuit film.

게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다. A gate driver (GDR) may include a plurality of gate driving circuits (GDCs), wherein the plurality of gate driving circuits (GDCs) may each correspond to a plurality of gate lines (GLs).

각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. Each gate drive circuit (GDC) may include a shift register, a level shifter, etc.

각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 표시 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 표시 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 표시 패널(PNL)에 직접 형성될 수 있다. Each gate driving circuit (GDC) can be connected to a bonding pad of a display panel (PNL) as a TAB (Tape Automated Bonding) type or a COG (Chip On Glass) type. In addition, each gate driving circuit (GDC) can be implemented as a COF (Chip On Film) method. In this case, each gate driving circuit (GDC) is mounted on a circuit film and can be electrically connected to gate lines (GL) of the display panel (PNL) through the circuit film. In addition, each gate driving circuit (GDC) can be implemented as a GIP (Gate In Panel) type and built into the display panel (PNL). That is, each gate driving circuit (GDC) can be formed directly on the display panel (PNL).

도 2는 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시도이다. FIG. 2 is an example of a system implementation diagram of a display device (100) according to embodiments of the present invention.

도 2는 데이터 드라이버(DDR)가 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)가 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현된 경우에 대한 표시 장치(100)를 예시적으로 나타낸 다이어그램이다. FIG. 2 is a diagram exemplifying a display device (100) in which a data driver (DDR) is implemented as a COF (Chip On Film) type among various types (TAB, COG, COF, etc.) and a gate driver (GDR) is implemented as a GIP (Gate In Panel) type among various types (TAB, COG, COF, GIP, etc.).

데이터 드라이버(DDR)는 하나의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 여러 개의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다. A data driver (DDR) can be implemented with a single source driver integrated circuit (SDIC). Figure 2 illustrates an example where a data driver (DDR) is implemented with multiple source driver integrated circuits (SDIC).

데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는 회로 필름(SF) 상에 실장 될 수 있다. When the data driver (DDR) is implemented as a COF type, each source driver integrated circuit (SDIC) implementing the data driver (DDR) can be mounted on a circuit film (SF).

회로 필름(SF)의 일 측은 표시 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 영역 내 패드들과 전기적으로 연결될 수 있다. One side of the circuit film (SF) can be electrically connected to pads within a pad area existing in a non-active area (N/A) of a display panel (PNL).

회로 필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 표시 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다. On the circuit film (SF), wires can be arranged to electrically connect a source driver integrated circuit (SDIC) and a display panel (PNL).

표시 장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다. The display device (100) may include one or more source printed circuit boards (SPCBs) for circuit connections between a plurality of source driver integrated circuits (SDICs) and other devices, and a control printed circuit board (CPCB) for mounting control components and various electrical devices.

하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)의 타 측이 연결될 수 있다. One or more source printed circuit boards (SPCBs) may be connected to the other side of a circuit film (SF) on which a source driver integrated circuit (SDIC) is mounted.

즉, 소스 드라이버 집적회로(SDIC)가 실장 된 회로 필름(SF)은, 일 측이 표시 패널(PNL)의 넌-액티브 영역(N/A) 내 패드 영역에 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다. That is, a circuit film (SF) on which a source driver integrated circuit (SDIC) is mounted can have one side electrically connected to a pad area within a non-active area (N/A) of a display panel (PNL), and the other side electrically connected to a source printed circuit board (SPCB).

컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다. A controller (CTR) that controls the operations of a data driver (DDR) and a gate driver (GDR) can be placed on a control printed circuit board (CPCB).

또한, 컨트롤 인쇄회로기판(CPCB)에는, 표시 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다. In addition, a power management integrated circuit (PMIC: Power Management IC) that supplies various voltages or currents to a display panel (PNL), a data driver (DDR), and a gate driver (GDR) or controls various voltages or currents to be supplied may be further placed on the control printed circuit board (CPCB).

소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다. The source printed circuit board (SPCB) and the control printed circuit board (CPCB) can be circuit-connected via at least one connecting member (CBL). Here, the connecting member (CBL) can be, for example, a flexible printed circuit (FPC), a flexible flat cable (FFC), etc.

하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다. One or more source printed circuit boards (SPCB) and control printed circuit boards (CPCB) may be implemented integrated into a single printed circuit board.

게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)는 다수의 게이트 구동 회로(GDC)를 포함하고, 다수의 게이트 구동 회로(GDC)는 표시 패널(PNL)의 넌-액티브 영역(N/A)에 직접 형성될 수 있다. When the gate driver (GDR) is implemented as a GIP (Gate In Panel) type, the gate driver (GDR) includes a plurality of gate driving circuits (GDC), and the plurality of gate driving circuits (GDC) can be formed directly in a non-active area (N/A) of the display panel (PNL).

다수의 게이트 구동 회로(GDC) 각각은 표시 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔 신호를 출력할 수 있다. Each of a plurality of gate driving circuits (GDC) can output a corresponding scan signal to a corresponding gate line (GL) arranged in an active area (A/A) in a display panel (PNL).

표시 패널(PNL) 상에 배치된 다수의 게이트 구동 회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다. A plurality of gate drive circuits (GDCs) arranged on a display panel (PNL) can receive various signals (clock signal, high level gate voltage (VGH), low level gate voltage (VGL), start signal (VST), reset signal (RST), etc.) necessary for generating a scan signal through gate drive related wirings arranged in a non-active area (N/A).

넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동 회로(GDC)에 가장 인접하게 배치된 회로 필름(SF)과 전기적으로 연결될 수 있다. Gate drive related wirings arranged in a non-active region (N/A) can be electrically connected to a circuit film (SF) arranged most adjacent to a plurality of gate drive circuits (GDC).

아래에서는, 도 3을 참조하여, 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 표시 패널(PNL)에 연결된 영역(200)을 더욱 상세하게 설명한다. Below, with reference to FIG. 3, the area (200) where the source driver integrated circuit (SDIC) is connected to the display panel (PNL) in a COF (Chip On Film) type is described in more detail.

도 3은 본 발명의 실시예들에 따른 표시 장치(100)의 데이터 드라이버(DDR)에 포함되는 소스 드라이버 집적회로(SDIC)가 COF (Chip On Film) 타입으로 구현되어 표시 패널(PNL)에 연결된 영역(200)을 나타낸 도면이다. FIG. 3 is a drawing showing an area (200) in which a source driver integrated circuit (SDIC) included in a data driver (DDR) of a display device (100) according to embodiments of the present invention is implemented in a COF (Chip On Film) type and connected to a display panel (PNL).

도 3을 참조하면, 표시 패널(PNL)은 영상 표시 영역인 액티브 영역(A/A)과 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함할 수 있다. Referring to FIG. 3, the display panel (PNL) may include an active area (A/A), which is an image display area, and a non-active area (N/A), which is an area outside the active area (A/A).

넌-액티브 영역(N/A)은, COF 타입으로 구현된 데이터 드라이버(DDR)이 전기적으로 연결되는 패드 영역(PAD)을 포함할 수 있다. The non-active area (N/A) may include a pad area (PAD) to which a data driver (DDR) implemented as a COF type is electrically connected.

넌-액티브 영역(N/A)의 패드 영역(PAD)에는 다수의 패드들이 배치되고, 이러한 다수의 패드들은 회로 필름(SF)이 전기적으로 연결될 수 있다. A plurality of pads are arranged in the pad area (PAD) of the non-active area (N/A), and these plurality of pads can be electrically connected to a circuit film (SF).

회로 필름(SF) 상에는 데이터 드라이버(DDR)을 구성하는 소스 드라이버 집적회로(SDIC)가 실장 되어 있다. A source driver integrated circuit (SDIC) that constitutes a data driver (DDR) is mounted on the circuit film (SF).

회로 필름(SF) 상에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)에 배치된 다수의 패드들과 소스 드라이버 집적회로(SDIC)의 핀들(Pins)을 전기적으로 연결해주는 신호배선들이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 핀들(Pins)은 데이터 신호가 출력되는 채널들에 해당한다. On the circuit film (SF), signal wires can be arranged to electrically connect a plurality of pads arranged in a pad area (PAD) of a non-active area (N/A) and pins (Pins) of a source driver integrated circuit (SDIC). Here, the pins (Pins) of the source driver integrated circuit (SDIC) correspond to channels through which data signals are output.

넌-액티브 영역(N/A)은 다수의 데이터 링크 라인(DLL)이 배치되는 링크 영역(LKA)을 포함할 수 있다. A non-active area (N/A) may include a link area (LKA) in which a number of data link lines (DLLs) are arranged.

넌-액티브 영역(N/A)의 링크 영역(LKA)에는, 넌-액티브 영역(N/A)의 패드 영역(PAD)을 통해, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)과 전기적으로 연결되는 다수의 데이터 링크 라인(DLL)이 배치될 수 있다. 여기서, 소스 드라이버 집적회로(SDIC)의 채널들(핀들)의 개수와 다수의 데이터 링크 라인(DLL)의 개수는 동일할 수 있다. In the link area (LKA) of the non-active area (N/A), a plurality of data link lines (DLLs) can be arranged, which are electrically connected to channels (pins) of a source driver integrated circuit (SDIC) through a pad area (PAD) of the non-active area (N/A). Here, the number of channels (pins) of the source driver integrated circuit (SDIC) and the number of the plurality of data link lines (DLLs) can be the same.

한편, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)과 전기적으로 연결될 수 있다. Meanwhile, a plurality of data link lines (DLL) arranged in a link area (LKA) of a non-active area (N/A) can be electrically connected to a plurality of data lines (DL) arranged in an active area (A/A).

넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수와 동일할 수 있다. The number of data link lines (DLLs) arranged in the link area (LKA) of the non-active area (N/A) may be equal to the number of data lines (DLs) arranged in the active area (A/A).

이와 다르게, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)의 개수는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 개수보다 적을 수도 있다. Alternatively, the number of data link lines (DLLs) arranged in the link area (LKA) of the non-active area (N/A) may be less than the number of data lines (DLs) arranged in the active area (A/A).

이 경우, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 일부와 선택적으로 연결될 수 있다. 그리고, 다른 한 시점에, 어느 한 시점에서, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)은 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)의 다른 일부와 선택적으로 연결될 수 있다.In this case, at one point in time, a plurality of data link lines (DLLs) arranged in the link area (LKA) of the non-active area (N/A) can be selectively connected with some of the plurality of data lines (DLs) arranged in the active area (A/A). And, at another point in time, at one point in time, a plurality of data link lines (DLLs) arranged in the link area (LKA) of the non-active area (N/A) can be selectively connected with another part of the plurality of data lines (DLs) arranged in the active area (A/A).

이를 위해, 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)과 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL)은 디멀티플렉서 회로(DeMUX: De-Multiplexer Circuit)를 통해 연결될 수 있다. 여기서, 디멀티플렉서 회로(DeMUX)는 데이터 분배 회로라고도 한다. To this end, a plurality of data link lines (DLL) arranged in a link area (LKA) of a non-active area (N/A) and a plurality of data lines (DL) arranged in an active area (A/A) can be connected through a demultiplexer circuit (DeMUX). Here, the demultiplexer circuit (DeMUX) is also called a data distribution circuit.

다시 말해, 하나의 데이터 링크 라인(DLL)의 관점에서 볼 때, 디멀티플렉서 회로(DeMUX)는 액티브 영역(A/A)에 배치된 둘 이상의 데이터 라인(DL) 중 선택된 하나를 하나의 데이터 링크 라인(DLL)과 전기적으로 연결해줄 수 있다. In other words, from the perspective of one data link line (DLL), a demultiplexer circuit (DeMUX) can electrically connect a selected one of two or more data lines (DL) arranged in an active region (A/A) to one data link line (DLL).

이에 따르면, 소스 드라이버 집적회로(SDIC)에서 공급된 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다. According to this, data signals supplied from a source driver integrated circuit (SDIC) are supplied to a plurality of data link lines (DLLs) arranged in a link area (LKA) of a non-active area (N/A). Then, a demultiplexer circuit (DeMUX) selects some data line groups (e.g., odd-numbered data line groups) among the plurality of data lines (DLs) arranged in an active area (A/A) and electrically connects the selected data line groups with the plurality of data link lines (DLLs), so that data signals can be output to some data line groups (e.g., odd-numbered data line groups) selected among the plurality of data lines (DLs).

이후, 소스 드라이버 집적회로(SDIC)에서 공급된 다른 데이터 신호들은 넌-액티브 영역(N/A)의 링크 영역(LKA)에 배치된 다수의 데이터 링크 라인(DLL)에 공급된다. 그리고, 디멀티플렉서 회로(DeMUX)는, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL) 중 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹을 다수의 데이터 링크 라인(DLL)과 전기적으로 연결해줌으로써, 데이터 신호들이 다수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다. Thereafter, other data signals supplied from the source driver integrated circuit (SDIC) are supplied to a plurality of data link lines (DLLs) arranged in a link area (LKA) of a non-active area (N/A). Then, a demultiplexer circuit (DeMUX) selects another part of a data line group (e.g., an even-numbered data line group) among the plurality of data lines (DLs) arranged in the active area (A/A) and electrically connects the selected data line group with the plurality of data link lines (DLLs), so that data signals can be output to a part of a data line group (e.g., an odd-numbered data line group) selected among the plurality of data lines (DLs).

여기서, 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)과 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)은, 1 수평시간(1H) 동안 시간 분할되어 구동될 수 있다. Here, some data line groups (e.g., odd-numbered data line groups) and other some data line groups (e.g., even-numbered data line groups) can be driven in a time-division manner during one horizontal time (1H).

전술한 바와 같이, 디멀티플렉서 회로(DeMUX)를 이용하여 데이터 출력을 하게 되면, 소스 드라이버 집적회로(SDIC)의 핀 개수 (채널 개수)를 줄일 수 있는 이점이 있다. As mentioned above, using a demultiplexer circuit (DeMUX) to output data has the advantage of reducing the number of pins (number of channels) of the source driver integrated circuit (SDIC).

디멀티플렉서 회로(DeMUX)는 넌-액티브 영역(N/A) 내에서 할당된 디멀티플렉서 회로 영역(DMA: De-Multiplexer Circuit Area)에 배치될 수 있다. A demultiplexer circuit (DeMUX) can be placed in a demultiplexer circuit area (DMA: De-Multiplexer Circuit Area) allocated within a non-active area (N/A).

예를 들어, 제1 기간 동안, 소스 드라이버 집적회로(SDIC)의 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)으로 출력될 수 있다. 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제1 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다. For example, during a first period, a data signal output from a first channel of a source driver integrated circuit (SDIC) is supplied to a first data link line (DLL). The data signal supplied to the first data link line (DLL) can be output to a first data line (DL) selected by a demultiplexer circuit (DeMUX). Here, for example, when there are first and second data lines (DL) connectable to the first data link line (DLL), the first data line (DL) selected by the demultiplexer circuit (DeMUX) is selected from among the first and second data lines (DL) connectable to the first data link line (DLL).

이후, 제2 기간 동안, 소스 드라이버 집적회로(SDIC)의 동일한 제1 채널에서 출력된 데이터 신호는 제1 데이터 링크 라인(DLL)에 공급된다. 제1 데이터 링크 라인(DLL)에 공급된 데이터 신호는 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)으로 출력될 수 있다 여기서, 예를 들어, 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL)이 있다고 할 때, 디멀티플렉서 회로(DeMUX)에 의해 선택된 제2 데이터 라인(DL)은 제1 데이터 링크 라인(DLL)과 연결 가능한 제1 및 제2 데이터 라인(DL) 중에서 선택된 것이다. 그리고, 제1 기간과 제2 기간은 1 수평 시간(1H) 내에 포함되는 기간들이다. Thereafter, during the second period, a data signal output from the same first channel of the source driver integrated circuit (SDIC) is supplied to the first data link line (DLL). The data signal supplied to the first data link line (DLL) can be output to the second data line (DL) selected by the demultiplexer circuit (DeMUX). Here, for example, when there are first and second data lines (DL) connectable to the first data link line (DLL), the second data line (DL) selected by the demultiplexer circuit (DeMUX) is selected from among the first and second data lines (DL) connectable to the first data link line (DLL). In addition, the first period and the second period are periods included in one horizontal time (1H).

도 4는 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력과 관련된 디멀티플렉서 회로(DeMUX)를 나타낸 다이어그램이다. 도 5는 도 4의 디멀티플렉서 회로(DeMUX)의 구동 타이밍 다이어그램이다. FIG. 4 is a diagram showing a demultiplexer circuit (DeMUX) related to data output in a display device (100) according to embodiments of the present invention. FIG. 5 is a driving timing diagram of the demultiplexer circuit (DeMUX) of FIG. 4.

단, 아래에서는, 설명의 편의를 위해, 디멀티플렉서 회로(DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 디멀티플렉서 회로(DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다. However, below, for convenience of explanation, it is assumed that the demultiplexer circuit (DeMUX) performs 1:2 demultiplexing. That is, only the case in which the data signal supplied from the first channel (CH1) of the source driver integrated circuit (SDIC) is sequentially output to two data lines (DL1, DL2) by the demultiplexer circuit (DeMUX) is explained as an example.

도 4를 참조하면, 디멀티플렉서 회로(DeMUX)는, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)을 제1 데이터 라인(DL1)과 전기적으로 연결해주는 제1 스위치 소자(ST_A)와, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)을 제2 데이터 라인(DL2)과 전기적으로 연결해주는 제2 스위치 소자(ST_B)를 포함할 수 있다. Referring to FIG. 4, the demultiplexer circuit (DeMUX) may include a first switch element (ST_A) electrically connecting a first channel (CH1) of a source driver integrated circuit (SDIC) to a first data line (DL1), and a second switch element (ST_B) electrically connecting the first channel (CH1) of the source driver integrated circuit (SDIC) to a second data line (DL2).

제1 스위치 소자(ST_A)는, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제1 데이터 라인(DL1)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 제1 제어 노드(VA_A)에 해당하는 게이트 노드를 갖는 트랜지스터일 수 있다. The first switch element (ST_A) may be a transistor having a drain node or source node electrically connected to a first channel (CH1) of a source driver integrated circuit (SDIC), a source node or drain node electrically connected to a first data line (DL1), and a gate node corresponding to a first control node (VA_A).

제2 스위치 소자(ST_B)는 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)과 전기적으로 연결된 드레인 노드 또는 소스 노드와, 제2 데이터 라인(DL2)과 전기적으로 연결된 소스 노드 또는 드레인 노드와, 제2 제어 노드(VA_B)에 해당하는 게이트 노드를 갖는 트랜지스터일 수 있다. The second switch element (ST_B) may be a transistor having a drain node or source node electrically connected to a first channel (CH1) of a source driver integrated circuit (SDIC), a source node or drain node electrically connected to a second data line (DL2), and a gate node corresponding to a second control node (VA_B).

제1 스위치 소자(ST_A)의 게이트 노드에 해당하는 제1 제어 노드(VA_A)에는 제1 제어 신호(ASW1)가 인가될 수 있다. 제2 스위치 소자(ST_B)의 게이트 노드에 해당하는 제2 제어 노드(VA_B)에는 제2 제어 신호(BSW1)가 인가될 수 있다. 여기서, 제1 제어 노드(VA_A) 및 제2 제어 노드(VA_B) 각각은 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B)에서의 부트스트래핑 노드(Bootstrapping Node)라고 한다. A first control signal (ASW1) may be applied to a first control node (VA_A) corresponding to a gate node of a first switch element (ST_A). A second control signal (BSW1) may be applied to a second control node (VA_B) corresponding to a gate node of a second switch element (ST_B). Here, each of the first control node (VA_A) and the second control node (VA_B) is referred to as a bootstrapping node in the first data output circuit (DOUT_A) and the second data output circuit (DOUT_B).

제1 스위치 소자(ST_A) 및 제2 스위치 소자(ST_B)는 일정 시간 (예: 1 수평 시간, 2 수평 시간, 또는 1/2 수평 시간 등) 동안, 교번하여 턴-온 될 수 있다. The first switching element (ST_A) and the second switching element (ST_B) can be turned on alternately for a predetermined period of time (e.g., 1 horizontal time, 2 horizontal times, or 1/2 horizontal time, etc.).

도 5를 참조하여 예를 들어 설명한다. An example is explained with reference to Fig. 5.

도 5를 참조하면, 1 수평시간 내 제1 기간 동안, 제1 스위치 소자(ST_A)가 먼저 턴-온 되었다가 턴-오프 된다. 이러한 제1 기간 동안, 제2 스위치 소자(ST_B)는 오프 상태이다. 제1 기간 동안, 제1 스위치 소자(ST_A)에 의해 제1 데이터 신호가 제1 데이터 라인(DL1)으로 출력될 수 있다. Referring to FIG. 5, during a first period within one horizontal time, the first switching element (ST_A) is first turned on and then turned off. During this first period, the second switching element (ST_B) is in an off state. During the first period, a first data signal can be output to the first data line (DL1) by the first switching element (ST_A).

도 5를 참조하면, 1 수평시간 내 제1 기간 이후의 제2 기간 동안, 제2 스위치 소자(ST_B)가 턴-온 되었다가 턴-오프 된다. 이러한 제2 기간 동안, 제1 스위치 소자(ST_A)는 오프 상태이다. 제2 기간 동안, 제2 스위치 소자(ST_B)에 의해 제2 데이터 신호가 제2 데이터 라인(DL2)으로 출력될 수 있다.Referring to FIG. 5, during a second period after a first period within one horizontal time, a second switching element (ST_B) is turned on and then turned off. During this second period, the first switching element (ST_A) is in an off state. During the second period, a second data signal can be output to a second data line (DL2) by the second switching element (ST_B).

한편, 디멀티플렉서 회로(DeMUX)에 포함된 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 다양한 타입의 트랜지스터로 형성될 수 있다. Meanwhile, the first switch element (ST_A) and the second switch element (ST_B) included in the demultiplexer circuit (DeMUX) can be formed of various types of transistors.

예를 들어, 디멀티플렉서 회로(DeMUX)에 포함된 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 비정질 실리콘 박막 트랜지스터(a-Si(amorphous Silicon) TFT), 저온 폴리 실리콘 박막 트랜지스터(LTPS(Low-Temperature Polycrystalline Silicon) TFT), 또는 산화물 박막 트랜지스터(Oxide TFT)등으로 형성될 수 있다. For example, the first switch element (ST_A) and the second switch element (ST_B) included in the demultiplexer circuit (DeMUX) may be formed of an amorphous silicon thin film transistor (a-Si (amorphous Silicon) TFT), a low-temperature polycrystalline silicon thin film transistor (LTPS (Low-Temperature Polycrystalline Silicon) TFT), or an oxide thin film transistor (Oxide TFT).

관련하여, a-Si TFT가 전자 이동도 등의 전기적인 특성(성능)이 좋지 못한 것에 비해, LTPS TFT는 전자 이동도가 우수하다. 하지만, LTPS TFT의 경우, 고온 열처리 공정과 미세 마스크 처리라는 어려운 공정이 추가적으로 필요하고 이에 따라 제작 비용이 많이 드는 단점이 있고, 균일도도 좋지 못한 단점이 있다. 따라서, 균일도가 우수하고 제작 비용도 합리적인 수준일 수 있는 산화물 TFT가 적용되기도 한다. 하지만, 산화물 TFT는 LTPS TFT에 비하여, 전자 이동도가 낮고 열화 발생 가능성이 있다. In relation to this, while a-Si TFT has poor electrical characteristics (performance) such as electron mobility, LTPS TFT has excellent electron mobility. However, in the case of LTPS TFT, it has the disadvantage of requiring additional difficult processes such as high-temperature heat treatment process and fine mask processing, which increases the manufacturing cost, and also has the disadvantage of poor uniformity. Therefore, oxide TFT, which has excellent uniformity and can be manufactured at a reasonable level, is also applied. However, oxide TFT has lower electron mobility and is likely to deteriorate compared to LTPS TFT.

하지만, 산화물 TFT의 여러 장점으로 인해, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 디멀티플렉서 회로(DeMUX)의 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 산화물 TFT로 형성될 수 있다. 물론, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 디멀티플렉서 회로(DeMUX)의 제1 스위치 소자(ST_A)와 제2 스위치 소자(ST_B)는 다른 종류의 TFT(a-Si TFT, LTPS TFT)로 형성될 수도 있다. However, due to various advantages of oxide TFTs, the first switching element (ST_A) and the second switching element (ST_B) of the demultiplexer circuit (DeMUX) arranged in the non-active area (N/A) of the display panel (PNL) may be formed of oxide TFTs. Of course, the first switching element (ST_A) and the second switching element (ST_B) of the demultiplexer circuit (DeMUX) arranged in the non-active area (N/A) of the display panel (PNL) may be formed of other types of TFTs (a-Si TFTs, LTPS TFTs).

따라서, 본 발명은 데이터 출력 효율(응답 속도)을 향상시킬 수 있는 새로운 디멀티플렉서 회로(DeMUX)로서, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX: Bootstrapping De-Multiplexer Circuit)를 제시한다. 아래에서는, 본 발명의 실시예들에 따른 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 도 6 내지 도 8을 참조하여 설명한다. Accordingly, the present invention proposes a bootstrapping de-multiplexer circuit (BTS_DeMUX) as a novel demultiplexer circuit (DeMUX) capable of improving data output efficiency (response speed). Hereinafter, a bootstrapping de-multiplexer circuit (BTS_DeMUX) for improving data output efficiency according to embodiments of the present invention will be described with reference to FIGS. 6 to 8.

도 6은 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력 효율을 향상시키기 위한 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 나타낸 도면이고, 도 7은 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 타이밍 다이어그램이다. 도 8은 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 데이터 출력 특성을 설명하기 위한 다이어그램이다. FIG. 6 is a diagram showing a bootstrapping demultiplexer circuit (BTS_DeMUX) for improving data output efficiency in a display device (100) according to embodiments of the present invention, and FIG. 7 is a driving timing diagram of the bootstrapping demultiplexer circuit (BTS_DeMUX) of FIG. 6. FIG. 8 is a diagram for explaining data output characteristics of the bootstrapping demultiplexer circuit (BTS_DeMUX) of FIG. 6.

단, 아래에서는, 설명의 편의를 위해, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다. However, below, for convenience of explanation, it is assumed that the bootstrapping demultiplexer circuit (BTS_DeMUX) performs 1:2 demultiplexing. That is, only the case in which the data signal supplied from the first channel (CH1) of the source driver integrated circuit (SDIC) is sequentially output to two data lines (DL1, DL2) by the bootstrapping demultiplexer circuit (BTS_DeMUX) is explained as an example.

도 6을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 데이터 드라이버(DDR)의 제1 채널(CH1)에서 공급된 데이터 신호(Vdata_A, Vdata_B)를 표시 패널(PNL)에 배치된 둘 이상의 데이터 라인(DL1, DL2)에 순차적으로 출력하는 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)를 포함할 수 있다. Referring to FIG. 6, a display device (100) according to embodiments of the present invention may include a bootstrapping demultiplexer circuit (BTS_DeMUX) that sequentially outputs data signals (Vdata_A, Vdata_B) supplied from a first channel (CH1) of a data driver (DDR) to two or more data lines (DL1, DL2) arranged on a display panel (PNL).

부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 제1 채널(CH1)에서 공급된 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL)에 출력하는 제1 데이터 출력 회로(DOUT_A)와, 제1 채널(CH1)에서 공급된 제2 데이터 신호(Vdata_B)를 제2 데이터 라인(DL2)에 출력하는 제2 데이터 출력 회로(DOUT_B)를 포함할 수 있다. A bootstrapping demultiplexer circuit (BTS_DeMUX) may include a first data output circuit (DOUT_A) that outputs a first data signal (Vdata_A) supplied from a first channel (CH1) to a first data line (DL), and a second data output circuit (DOUT_B) that outputs a second data signal (Vdata_B) supplied from the first channel (CH1) to a second data line (DL2).

제1 데이터 출력 회로(DOUT_A)는, 제1 채널(CH1)과 제1 데이터 라인(DL) 사이에 전기적으로 연결된 제1 스위치 소자(ST_A)와, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)를 제어하는 제1 스위치 제어 회로(SCC_A)를 포함할 수 있다. The first data output circuit (DOUT_A) may include a first switch element (ST_A) electrically connected between the first channel (CH1) and the first data line (DL), and a first switch control circuit (SCC_A) that controls a first control node (VA_A) of the first switch element (ST_A).

이와 동일하게, 제2 데이터 출력 회로(DOUT_B)는, 제1 채널(CH1)과 제2 데이터 라인(DL2) 사이에 전기적으로 연결된 제2 스위치 소자(ST_B)와, 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)를 제어하는 제2 스위치 제어 회로(SCC_B)를 포함할 수 있다. Likewise, the second data output circuit (DOUT_B) may include a second switch element (ST_B) electrically connected between the first channel (CH1) and the second data line (DL2), and a second switch control circuit (SCC_B) that controls a second control node (VA_B) of the second switch element (ST_B).

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A)는, 제1 보조 신호(ASW2)와 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 T1 트랜지스터(T1_A)와, 로우 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 T21 트랜지스터(T21_A) 및 제1 T22 트랜지스터(T22_A)를 포함할 수 있다. A first switch control circuit (SCC_A) included in a first data output circuit (DOUT_A) may include a first capacitor (Cbst_A) electrically connected between a first auxiliary signal (ASW2) and a first control node (VA_A) of a first switch element (ST_A), a first T1 transistor (T1_A) supplying a first control signal (ASW1) having a high-level voltage to the first control node (VA_A) of the first switch element (ST_A), and a first T21 transistor (T21_A) and a first T22 transistor (T22_A) supplying a first control signal (ASW1) having a low-level voltage to the first control node (VA_A) of the first switch element (ST_A).

여기서, 제1 T1 트랜지스터(T1_A)는 제1 캐패시터(Cbst_A)의 충전과 관련된 트랜지스터이고, 제1 T21 트랜지스터(T21_A) 및 제1 T22 트랜지스터(T22_A)는 제1 캐피시터(Cbst_A)의 방전과 관련된 트랜지스터이다. Here, the first T1 transistor (T1_A) is a transistor related to charging of the first capacitor (Cbst_A), and the first T21 transistor (T21_A) and the first T22 transistor (T22_A) are transistors related to discharging of the first capacitor (Cbst_A).

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B)는, 제2 보조 신호(BSW2)와 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 T1 트랜지스터(T1_B)와, 로우 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 T21 트랜지스터(T21_B) 및 제2 T22 트랜지스터(T22_B)를 포함할 수 있다. Similarly, the second switch control circuit (SCC_B) included in the second data output circuit (DOUT_B) may include a first capacitor (Cbst_A) electrically connected between the second auxiliary signal (BSW2) and the second control node (VA_B) of the second switch element (ST_B), a second T1 transistor (T1_B) supplying a second control signal (BSW1) having a high-level voltage to the second control node (VA_B) of the second switch element (ST_B), and a second T21 transistor (T21_B) and a second T22 transistor (T22_B) supplying a second control signal (BSW1) having a low-level voltage to the second control node (VA_B) of the second switch element (ST_B).

여기서, 제2 T1 트랜지스터(T1_B)는 제2 캐패시터(Cbst_B)의 충전과 관련된 트랜지스터이고, 제2 T21 트랜지스터(T21_B) 및 제2 T22 트랜지스터(T22_B)는 제2 캐피시터(Cbst_B)의 방전과 관련된 트랜지스터이다. Here, the second T1 transistor (T1_B) is a transistor related to charging of the second capacitor (Cbst_B), and the second T21 transistor (T21_B) and the second T22 transistor (T22_B) are transistors related to discharging of the second capacitor (Cbst_B).

한편, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T21 트랜지스터(T21_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1)에 의해 온-오프가 제어된다. 그리고, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T22 트랜지스터(T22_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 보조 신호(BSW2)에 의해 온-오프가 제어된다.Meanwhile, the first T21 transistor (T21_A) included in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is turned on and off by the second control signal (BSW1) used in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B). And, the first T22 transistor (T22_A) included in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is turned on and off by the second auxiliary signal (BSW2) used in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B).

따라서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 캐패시터(Cbst_A)의 방전은, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 이루어질 수 있다. Accordingly, the discharge of the first capacitor (Cbst_A) included in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) can be achieved by the second control signal (BSW1) and the second auxiliary signal (BSW2) used in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B).

이와 동일 방식으로, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 T21 트랜지스터(T21_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1)에 의해 온-오프가 제어된다. 그리고, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 T22 트랜지스터(T22_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 보조 신호(ASW2)에 의해 온-오프가 제어된다.In the same manner, the second T21 transistor (T21_B) included in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) is turned on and off by the first control signal (ASW1) used in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A). And, the second T22 transistor (T22_B) included in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) is turned on and off by the first auxiliary signal (ASW2) used in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A).

따라서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에 포함된 제2 캐패시터(Cbst_B)의 방전은, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 이루어질 수 있다. Accordingly, the discharge of the second capacitor (Cbst_B) included in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) can be achieved by the first control signal (ASW1) and the first auxiliary signal (ASW2) used in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A).

도 6을 참조하여, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)의 구동 동작을 설명한다. 단, 설명의 편의를 위해, 제1 제어 신호(ASW1), 제1 보조 신호(ASW2), 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2) 각각의 하이 레벨 전압 및 로우 레벨 전압은 30V 및 0V인 것으로 가정한다. Referring to Fig. 6, the driving operation of the bootstrapping demultiplexer circuit (BTS_DeMUX) is described. However, for convenience of explanation, it is assumed that the high level voltage and the low level voltage of the first control signal (ASW1), the first auxiliary signal (ASW2), the second control signal (BSW1), and the second auxiliary signal (BSW2) are 30 V and 0 V, respectively.

우선, 제1 데이터 출력 회로(DOUT_A)의 구동 동작 관점에서 설명한다. First, the driving operation of the first data output circuit (DOUT_A) will be explained from the perspective of the operation.

제1 단계: 제1 데이터 출력 회로(DOUT_A)의 제1 제어 신호(ASW1)가 로우 레벨 전압(OV)에서 하이 레벨 전압(30V)으로 라이징 된다. Step 1: The first control signal (ASW1) of the first data output circuit (DOUT_A) rises from a low level voltage (OV) to a high level voltage (30V).

이에 따라, 제1 T1 트랜지스터(T1_A)는 하이 레벨 전압(30V)을 갖는 제1 제어 신호(ASW1)에 의해서 턴-온 된다. 제1 T1 트랜지스터(T1_A)는 드레인 노드(또는 소스 노드)와 게이트 노드가 연결된 다이오드 커넥션(Diode Connection) 된 트랜지스터이다. 따라서, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)가 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 인가된다. Accordingly, the first T1 transistor (T1_A) is turned on by the first control signal (ASW1) having a high level voltage (30 V). The first T1 transistor (T1_A) is a diode-connected transistor in which a drain node (or source node) and a gate node are connected. Accordingly, the first control signal (ASW1) having a high level voltage is applied to the first control node (VA_A) of the first switch element (ST_A).

이에 따라, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 제1 제어 신호(ASW1)의 하이 레벨 전압(30V)을 갖는다. 따라서, 제1 스위치 소자(ST_A)는 턴-온 되어, 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)으로 출력될 수 있다. Accordingly, the first control node (VA_A) of the first switch element (ST_A) has a high level voltage (30 V) of the first control signal (ASW1). Accordingly, the first switch element (ST_A) is turned on, so that the first data signal (Vdata_A) can be output to the first data line (DL1).

제1 단계에서, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V= 30V-0V)에 의해 충전된다. 여기서, 제1 캐패시터(Cbst)의 양 단 전압은 제1 제어 노드(VA_A)에 인가된 제1 제어 신호(ASW1)의 하이 레벨 전압(30V)과 제1 보조 신호(ASW2)의 로우 레벨 전압(0V)이 된다.In the first stage, the first capacitor (Cbst) is charged by the voltage difference between the two ends (30 V = 30 V - 0 V). Here, the voltages at the two ends of the first capacitor (Cbst) become the high level voltage (30 V) of the first control signal (ASW1) applied to the first control node (VA_A) and the low level voltage (0 V) of the first auxiliary signal (ASW2).

제2 단계: 제1 제어 신호(ASW1)가 하이 레벨 전압(30V)을 유지하고 있는 동안, 제1 보조 신호(ASW2)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 된다. 이에 따라, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V)를 유지하기 위해, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 하이 레벨 전압(30V)에서 제1 보조 신호(ASW2)의 전압 증가(30V)만큼 부스팅 된 전압(60V=30V+30V)을 갖게 된다. Step 2: While the first control signal (ASW1) maintains a high level voltage (30 V), the first auxiliary signal (ASW2) rises from a low level voltage (0 V) to a high level voltage (30 V). Accordingly, the first capacitor (Cbst) maintains a voltage difference (30 V) between its two ends, so that the first control node (VA_A) of the first switch element (ST_A) has a voltage (60 V = 30 V + 30 V) boosted by the voltage increase (30 V) of the first auxiliary signal (ASW2) from the high level voltage (30 V).

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)가 하이 레벨 전압(30V)에서 부스팅 된 전압(60V)을 가지게 됨으로써, 제1 스위치 소자(ST_A)의 턴-온 성능이 향상 되어, 소스 드라이버 집적회로(SDIC)에서 공급된 제1 데이터 신호(Vdata_A)가 더욱더 빠르고 정확하게 제1 데이터 라인(DL1)에 출력될 수 있다. Since the first control node (VA_A) of the first switch element (ST_A) included in the first data output circuit (DOUT_A) has a voltage (60 V) boosted from a high level voltage (30 V), the turn-on performance of the first switch element (ST_A) is improved, so that the first data signal (Vdata_A) supplied from the source driver integrated circuit (SDIC) can be output to the first data line (DL1) more quickly and accurately.

제3 단계: 제1 제어 신호(ASW1)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다. 이후, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다. 이에 따라, 제1 캐패시터(Cbst)는 양단의 전압 차이(30V)를 유지하기 위해, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 부스팅 된 전압(60V)에서 제1 보조 신호(ASW2)의 전압 감소(30V)만큼 폴링 된 전압(30V=60V-30V)을 갖는다. Step 3: The first control signal (ASW1) is polled from a high level voltage (30 V) to a low level voltage (0 V). Thereafter, the first auxiliary signal (ASW2) is polled from a high level voltage (30 V) to a low level voltage (0 V). Accordingly, in order to maintain the voltage difference (30 V) between the two ends of the first capacitor (Cbst), the first control node (VA_A) of the first switch element (ST_A) has a voltage (30 V = 60 V - 30 V) polled by the voltage decrease (30 V) of the first auxiliary signal (ASW2) from the boosted voltage (60 V).

제1 단계 내지 제4 단계 동안, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 의해 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)는 턴-온 전압 레벨을 유지한다. 따라서, 제1 내지 제3 단계 동안, 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)으로 출력될 수 있다. During steps 1 to 4, the first control node (VA_A) of the first switch element (ST_A) is maintained at a turn-on voltage level by the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A). Accordingly, during steps 1 to 3, the first data signal (Vdata_A) can be output to the first data line (DL1).

제4 단계: 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 제2 캐패시터(Cbst_B)를 충전시키기 위해 사용되는 제2 제어 신호(BSW1)가 로우 레벨 전압(OV)에서 하이 레벨 전압(30V)으로 라이징 된다. Step 4: The second control signal (BSW1) used to charge the second capacitor (Cbst_B) in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) rises from a low level voltage (OV) to a high level voltage (30V).

이에 따라, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 T21 트랜지스터(T21_A)가 턴-온 된다. 이때, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서 사용되는 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)이다. Accordingly, the first T21 transistor (T21_A) included in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is turned on. At this time, the first control signal (ASW1) used in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is a low level voltage (0 V).

따라서, 제1 캐패시터(Cbst_A)가 방전 되면서, 제1 제어 노드(VA_A)는 제1 제어 신호(ASW1)의 로우 레벨 전압(0V)과 대응되는 전압(OV)으로 폴링 된다. Therefore, as the first capacitor (Cbst_A) is discharged, the first control node (VA_A) is polled to a voltage (OV) corresponding to the low level voltage (0V) of the first control signal (ASW1).

이에 따라, 제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 소자(ST_A)가 턴-오프 되어, 제1 데이터 라인(DL1)으로의 데이터 출력이 중단된다. Accordingly, the first switch element (ST_A) included in the first data output circuit (DOUT_A) is turned off, so that data output to the first data line (DL1) is stopped.

전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)를 충전시키기 위한 제2 제어 신호(BSW1)가 제1 데이터 출력 회로(DOUT_A)의 제1 캐피시터(Cbst_A)의 방전을 트리거링(triggering) 시킨다. As described above, the second control signal (BSW1) for charging the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) triggers the discharge of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A).

전술한 제1 내지 제4 단계는, 제2 데이터 출력 회로(DOUT_B)에서도 동일하게 진행될 수 있다. 다만, 전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제1 단계(충전 단계)는, 제1 데이터 출력 회로(DOUT_A)의 제4 단계(방전 단계)의 시작과 함께 시작이 된다. The above-described first to fourth steps can be performed in the same manner in the second data output circuit (DOUT_B). However, as described above, the first step (charging step) of the second data output circuit (DOUT_B) starts together with the start of the fourth step (discharging step) of the first data output circuit (DOUT_A).

이는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에 포함된 제1 캐패시터(Cbst_A)의 방전은, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서 사용되는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 이루어지기 때문이다. This is because the discharge of the first capacitor (Cbst_A) included in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is achieved by the second control signal (BSW1) and the second auxiliary signal (BSW2) used in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B).

전술한 방식으로, 1 수평시간(1H) 동안, 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B)의 구동 동작이 진행된다. In the manner described above, the driving operation of the first data output circuit (DOUT_A) and the second data output circuit (DOUT_B) is performed for 1 horizontal time (1H).

그리고, 게이트 신호(GATE)가 폴링 되고, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B) 내 제2 캐패시터(Cbst_B)의 방전을 위한 제2 데이터 출력 회로(DOUT_B)의 제4 단계(방전 단계)는, 제1 데이터 출력 회로(DOUT_A)가 제1 단계(충전 단계)의 시작과 함께 진행된다. 여기서, 제1 데이터 출력 회로(DOUT_A)가 제1 단계(충전 단계)의 시작은 새로운 1 수평시간(1H)의 시작을 의미한다. And, when the gate signal (GATE) is polled, the fourth stage (discharge stage) of the second data output circuit (DOUT_B) for discharging the second capacitor (Cbst_B) in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) proceeds together with the start of the first stage (charge stage) of the first data output circuit (DOUT_A). Here, the start of the first stage (charge stage) of the first data output circuit (DOUT_A) means the start of a new 1 horizontal time (1H).

다시 말해, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)를 충전시키기 위한 제1 제어 신호(ASW1)가 제2 데이터 출력 회로(DOUT_B)의 제2 캐피시터(Cbst_B)의 방전을 트리거링(triggering) 시킨다. In other words, the first control signal (ASW1) for charging the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) triggers the discharge of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B).

전술한 바와 같이, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)를 충전시키기 위한 제2 제어 신호(BSW1)에 의해서 제1 데이터 출력 회로(DOUT_A)의 제1 캐피시터(Cbst_A)가 방전된다. 그리고, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)를 충전시키기 위한 제1 제어 신호(ASW1)에 의해서 제2 데이터 출력 회로(DOUT_B)의 제2 캐피시터(Cbst_B)가 방전된다. As described above, the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) is discharged by the second control signal (BSW1) for charging the second capacitor (Cbst_B) of the second data output circuit (DOUT_B). Then, the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) is discharged by the first control signal (ASW1) for charging the first capacitor (Cbst_A) of the first data output circuit (DOUT_A).

제1 데이터 출력 회로(DOUT_A)의 방전(제4 단계)이 제2 데이터 출력 회로(DOUT_B)의 충전(제1 단계)과 함께 진행되고, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전(제1 단계)과 함께 진행되기 때문에, 색 섞임 현상 (데이터 섞임 현상 또는 서브픽셀 색 섞임 현상이라고도 함)이 발생할 수 있다. Since the discharge (4th stage) of the first data output circuit (DOUT_A) proceeds together with the charge (1st stage) of the second data output circuit (DOUT_B), and the discharge (4th stage) of the second data output circuit (DOUT_B) proceeds together with the charge (1st stage) of the first data output circuit (DOUT_A), a color mixing phenomenon (also called a data mixing phenomenon or a subpixel color mixing phenomenon) may occur.

특히, 게이트 신호(GATE)의 폴링 구간에서, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전(제1 단계)과 함께 진행되는 경우, 되기 때문에, 색 섞임 현상을 더욱더 문제가 될 수 있다. In particular, in the falling section of the gate signal (GATE), since the discharge (fourth stage) of the second data output circuit (DOUT_B) proceeds together with the charge (first stage) of the first data output circuit (DOUT_A), the color mixing phenomenon can become even more of a problem.

더 구체적으로 설명하면, 게이트 신호(GATE)의 폴링 타이밍에 맞추어, 소스 드라이버 집적회로(SDIC)는 제1 데이터 라인(DL1)에 공급할 제1 데이터 신호(Vdata_A)를 출력한다. 이때, 게이트 신호(GATE)가 폴링 되는 순간 일시적으로, 제2 데이터 출력 회로(DOUT_B)의 방전(제4 단계)이 제1 데이터 출력 회로(DOUT_A)의 충전과 중첩되어 진행되기 때문에, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전히 턴-오프 되지 못한 상황에서 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 되기 시작한다. To explain more specifically, in accordance with the falling timing of the gate signal (GATE), the source driver integrated circuit (SDIC) outputs the first data signal (Vdata_A) to be supplied to the first data line (DL1). At this time, at the moment when the gate signal (GATE) falls, the discharge (fourth stage) of the second data output circuit (DOUT_B) temporarily overlaps with the charge of the first data output circuit (DOUT_A), so that the first switch element (ST_A) of the first data output circuit (DOUT_A) begins to turn on before the second switch element (ST_B) of the second data output circuit (DOUT_B) is completely turned off.

따라서, 소스 드라이버 집적회로(SDIC)에서 출력된 제1 데이터 신호(Vdata_A)는, 제1 데이터 라인(DL1)은 물론, 제2 데이터 라인(DL2)으로도 공급될 수 있다. 제2 데이터 라인(DL2)에 연결된 서브픽셀(SP)은 다른 서브픽셀에 공급되어야 하는 제1 데이터 신호(Vdata_A)를 공급받게 된다. 따라서, 제2 데이터 라인(DL2)에 연결된 서브픽셀(SP)에서는, 이미 정상적으로 공급받은 제2 데이터 신호(Vdata_B)와 공급받아서는 안 되는 제1 데이터 신호(Vdata_A)가 섞이게 되어, 비 정상적인 빛이 발광될 수 있다. 이러한 현상을 색 섞음 현상(데이터 섞임 현상 또는 서브픽셀 색 섞임 현상이라고도 함)이라고 한다. Accordingly, the first data signal (Vdata_A) output from the source driver integrated circuit (SDIC) can be supplied to the first data line (DL1) as well as the second data line (DL2). The subpixel (SP) connected to the second data line (DL2) receives the first data signal (Vdata_A) that should be supplied to another subpixel. Therefore, in the subpixel (SP) connected to the second data line (DL2), the second data signal (Vdata_B) that has already been normally supplied and the first data signal (Vdata_A) that should not be supplied are mixed, so that abnormal light may be emitted. This phenomenon is called a color mixing phenomenon (also called a data mixing phenomenon or a subpixel color mixing phenomenon).

다시 설명하면, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전과 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 함께 진행되는 경우, 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전히 턴-오프 되기 전에 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 되는 경우, 색 섞임 현상이 발생할 수 있다. 이러한 색 섞임 현상은 도 8에 도시된 바와 같이, 게이트 신호(GATE)의 폴링 타이밍이 제1 케이스(GATE1) 및 제2 케이스(GATE2)에서 모두 발생할 수 있지만, 제1 케이스(GATE1)에서 더욱 심화될 수 있다. In other words, if the discharge of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) and the charge of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) proceed simultaneously, that is, if the first switch element (ST_A) of the first data output circuit (DOUT_A) is turned on before the second switch element (ST_B) of the second data output circuit (DOUT_B) is completely turned off, a color mixing phenomenon may occur. This color mixing phenomenon may occur in both the first case (GATE1) and the second case (GATE2) when the falling timing of the gate signal (GATE) is as illustrated in FIG. 8, but may be more severe in the first case (GATE1).

한편, 도 8을 참조하면, 색 섞임 저감을 위해, 제2 케이스(GATE2)와 같이 게이트 신호(GATE)가 제2 제어 노드(VA_B)의 하이 레벨 전압 구간과 제1 제어 노드(VA_A)의 하이 레벨 전압 구간 사이에서 폴링 되는 경우, 게이트 신호(GATE)의 한 펄스 구간 내에서, 제1 데이터 출력 회로(DOUT_A)는, ① 제1 제어 노드(VA_A)의 1차 전압 폴링 (제3 단계); ③ 제1 제어 노드(VA_A)의 2차 전압 폴링(제4 단계, 방전 단계); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제1 데이터 신호(Vdata_A)의 전압 감소(△Vp)는 3차례 발생한다. Meanwhile, referring to FIG. 8, in order to reduce color mixing, when the gate signal (GATE) is polled between the high level voltage section of the second control node (VA_B) and the high level voltage section of the first control node (VA_A), as in the second case (GATE2), within one pulse section of the gate signal (GATE), the first data output circuit (DOUT_A) experiences ① the first voltage falling of the first control node (VA_A) (third stage); ③ the second voltage falling of the first control node (VA_A) (fourth stage, discharge stage); and ② the falling of the gate signal (GATE). Therefore, the voltage decrease (△Vp) of the first data signal (Vdata_A) occurs three times.

하지만, 동일한 게이트 신호(GATE)의 한 펄스 구간 내에서, 제2 데이터 출력 회로(DOUT_B)는, ① 제2 제어 노드(VA_B)의 1차 전압 폴링 (제3 단계); 및 ② 게이트 신호(GATE)의 폴링을 겪는다. 하지만, 제2 데이터 출력 회로(DOUT_B)는 ③ 제2 제어 노드(VA_B)의 2차 전압 폴링(제4 단계, 방전 단계)을 겪지 않는다. 따라서, 제2 데이터 신호(Vdata_B)의 전압 감소(△Vp)는 2차례만 발생한다. 이러한 데이터 전압 감소(△Vp)의 불균형은 데이터 출력 성능을 약화시키는 요인이 될 수 있다. However, within one pulse period of the same gate signal (GATE), the second data output circuit (DOUT_B) experiences ① the first voltage falling of the second control node (VA_B) (the third stage); and ② the falling of the gate signal (GATE). However, the second data output circuit (DOUT_B) does not experience ③ the second voltage falling of the second control node (VA_B) (the fourth stage, the discharging stage). Therefore, the voltage decrease (△Vp) of the second data signal (Vdata_B) occurs only twice. This imbalance of the data voltage decrease (△Vp) may be a factor that weakens the data output performance.

전술한 바와 같이, 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)는, 데이터 출력을 안정적으로 일정하게 유지해줄 수 있고 데이터 출력 성능 및 응답 속도도 향상시킬 수 있고, 제어 신호의 활용 측면(제어 신호를 다른 데이터 출력 회로의 방전 트리거 신호로 활용)에서 신호 배선 개수를 줄일 수 있는 이점이 있지만, 색 섞임 현상 및 데이터 출력 불균형의 일부 단점을 가질 수 있다. As described above, the bootstrapping demultiplexer circuit (BTS_DeMUX) has the advantage of being able to stably and constantly maintain data output, improve data output performance and response speed, and reduce the number of signal wires in terms of utilizing control signals (utilizing control signals as discharge trigger signals for other data output circuits), but may have some disadvantages of color mixing phenomenon and data output imbalance.

아래에서는, 데이터 출력 성능 향상 (응답 속도 향상)과 함께, 색 섞임 현상 및 데이터 출력 불균형도 방지해줄 수 있는 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX: Advanced Bootstrapping De-Multiplexer Circuit)에 대하여 설명한다. Below, we describe an advanced bootstrapping de-multiplexer circuit (ABTS_DeMUX) that can prevent color mixing and data output imbalance along with improved data output performance (improved response speed).

도 9는 본 발명의 실시예들에 따른 표시 장치(100)에서, 데이터 출력 효율을 더욱 향상시켜 주기 위한 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 나타낸 다이어그램이다. 도 10은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 구동 타이밍 다이어그램이다. FIG. 9 is a diagram showing an advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) for further improving data output efficiency in a display device (100) according to embodiments of the present invention. FIG. 10 is a driving timing diagram of the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) of FIG. 9.

단, 아래에서는, 설명의 편의를 위해, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 1:2 디멀티플렉싱(De-Multiplexing) 하는 것을 가정한다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 의해서, 소스 드라이버 집적회로(SDIC)의 제1 채널(CH1)에서 공급되는 데이터 신호가 2개의 데이터 라인(DL1, DL2)에 순차적으로 출력되는 경우만을 예시적으로 설명한다. However, below, for convenience of explanation, it is assumed that the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) performs 1:2 demultiplexing. That is, only the case in which the data signal supplied from the first channel (CH1) of the source driver integrated circuit (SDIC) is sequentially output to two data lines (DL1, DL2) by the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) is explained as an example.

도 9를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 데이터 드라이버(DDR)를 구성하는 소스 드라이버 집적회로(SDIC)가 갖는 다수의 채널 중 제1 채널(CH1)에서 공급된 데이터 신호를 표시 패널(PNL)에 배치된 둘 이상의 데이터 라인에 순차적으로 출력하는 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 포함할 수 있다. Referring to FIG. 9, a display device (100) according to embodiments of the present invention may include an advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) that sequentially outputs a data signal supplied from a first channel (CH1) among a plurality of channels of a source driver integrated circuit (SDIC) constituting a data driver (DDR) to two or more data lines arranged on a display panel (PNL).

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 채널(CH1)에서 공급된 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL1)에 출력하는 제1 데이터 출력 회로(DOUT_A)와, 제1 채널(CH1)에서 공급된 제2 데이터 신호를 제2 데이터 라인(DL2)에 출력하는 제2 데이터 출력 회로(DOUT_B)를 포함할 수 있다. An advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) may include a first data output circuit (DOUT_A) that outputs a first data signal (Vdata_A) supplied from a first channel (CH1) to a first data line (DL1), and a second data output circuit (DOUT_B) that outputs a second data signal supplied from the first channel (CH1) to a second data line (DL2).

제1 데이터 출력 회로(DOUT_A)는, 제1 채널(CH1)과 제1 데이터 라인(DL1) 사이에 전기적으로 연결된 제1 스위치 소자(ST_A)와, 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)를 제어하는 제1 스위치 제어 회로(SCC_A)를 포함할 수 있다. The first data output circuit (DOUT_A) may include a first switch element (ST_A) electrically connected between the first channel (CH1) and the first data line (DL1), and a first switch control circuit (SCC_A) that controls a first control node (VA_A) of the first switch element (ST_A).

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)는, 제1 채널(CH1)과 제2 데이터 라인(DL2) 사이에 전기적으로 연결된 제2 스위치 소자(ST_B)와, 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)를 제어하는 제2 스위치 제어 회로(SCC_B)를 포함할 수 있다. Similarly, the second data output circuit (DOUT_B) may include a second switch element (ST_B) electrically connected between the first channel (CH1) and the second data line (DL2), and a second switch control circuit (SCC_B) that controls a second control node (VA_B) of the second switch element (ST_B).

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A)는, 제1 보조 신호(ASW2)가 인가되는 제1 보조 노드(Na_A)와 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A) 사이에 전기적으로 연결된 제1 캐패시터(Cbst_A)와, 하이 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 충전 제어 소자(T1_A)와, 제1 방전 노드(Nd_A)에 공급되는 제1 방전 신호(ASW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제1 제어 신호(ASW1)를 제1 스위치 소자(ST_A)의 제1 제어 노드(VA_A)에 공급하는 제1 방전 제어 소자(T2_A)를 포함할 수 있다. A first switch control circuit (SCC_A) included in a first data output circuit (DOUT_A) may include a first capacitor (Cbst_A) electrically connected between a first auxiliary node (Na_A) to which a first auxiliary signal (ASW2) is applied and a first control node (VA_A) of a first switch element (ST_A), a first charge control element (T1_A) that supplies a first control signal (ASW1) having a high-level voltage to the first control node (VA_A) of the first switch element (ST_A), and a first discharge control element (T2_A) whose on-off is controlled by a first discharge signal (ASW3) supplied to a first discharge node (Nd_A) and that supplies a first control signal (ASW1) having a low-level voltage to the first control node (VA_A) of the first switch element (ST_A).

이와 마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B)는, 제2 보조 신호(BSW2)가 인가되는 제2 보조 노드(Na_B)와 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B) 사이에 전기적으로 연결된 제2 캐패시터(Cbst_B)와, 하이 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 충전 제어 소자(T1_B)와, 제2 방전 노드(Nd_B)에 공급되는 제2 방전 신호(BSW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제2 제어 신호(BSW1)를 제2 스위치 소자(ST_B)의 제2 제어 노드(VA_B)에 공급하는 제2 방전 제어 소자(T2_B)를 포함할 수 있다. Similarly, the second switch control circuit (SCC_B) included in the second data output circuit (DOUT_B) may include a second capacitor (Cbst_B) electrically connected between a second auxiliary node (Na_B) to which a second auxiliary signal (BSW2) is applied and a second control node (VA_B) of the second switch element (ST_B), a second charge control element (T1_B) that supplies a second control signal (BSW1) having a high-level voltage to the second control node (VA_B) of the second switch element (ST_B), and a second discharge control element (T2_B) whose on-off is controlled by a second discharge signal (BSW3) supplied to the second discharge node (Nd_B) and that supplies a second control signal (BSW1) having a low-level voltage to the second control node (VA_B) of the second switch element (ST_B).

제1 데이터 출력 회로(DOUT_A)에서의 제1 공급 노드(Ns_A), 제1 보조 노드(Na_A) 및 제1 방전 노드(Nd_A)는 표시 패널(PNL)에 배치되는 제1 제어 신호 배선, 제1 보조 신호 배선 및 제1 방전 신호 배선과 각각 전기적으로 연결될 수 있다. 제1 제어 신호(ASW1), 제1 보조 신호(ASW2) 및 제1 방전 신호(ASW3)는 컨트롤러(CTR)에서 공급될 수 있다. A first supply node (Ns_A), a first auxiliary node (Na_A), and a first discharge node (Nd_A) in the first data output circuit (DOUT_A) may be electrically connected to a first control signal wire, a first auxiliary signal wire, and a first discharge signal wire, respectively, which are arranged on a display panel (PNL). The first control signal (ASW1), the first auxiliary signal (ASW2), and the first discharge signal (ASW3) may be supplied from a controller (CTR).

제2 데이터 출력 회로(DOUT_B)에서의 제2 공급 노드(Ns_A), 제2 보조 노드(Na_A) 및 제2 방전 노드(Nd_A)는 표시 패널(PNL)에 배치되는 제2 제어 신호 배선, 제2 보조 신호 배선 및 제2 방전 신호 배선과 각각 전기적으로 연결될 수 있다. 제2 제어 신호(BSW1), 제2 보조 신호(BSW2) 및 제2 방전 신호(BSW3)는 컨트롤러(CTR)에서 공급될 수 있다.The second supply node (Ns_A), the second auxiliary node (Na_A), and the second discharge node (Nd_A) in the second data output circuit (DOUT_B) may be electrically connected to the second control signal wire, the second auxiliary signal wire, and the second discharge signal wire, respectively, which are arranged on the display panel (PNL). The second control signal (BSW1), the second auxiliary signal (BSW2), and the second discharge signal (BSW3) may be supplied from the controller (CTR).

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A) 내 제1 방전 제어 소자(T2_A)는 제1 방전 신호(ASW3)에 의해 턴-온 되어 제1 캐패시터(Cbst_A)를 방전시킨다. The first discharge control element (T2_A) in the first switch control circuit (SCC_A) included in the first data output circuit (DOUT_A) is turned on by the first discharge signal (ASW3) to discharge the first capacitor (Cbst_A).

제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B) 내 제2 방전 제어 소자(T2_B)는 제2 방전 신호(BSW3)에 의해 턴-온 되어 제2 캐패시터(Cbst_B)를 방전시킨다. The second discharge control element (T2_B) in the second switch control circuit (SCC_B) included in the second data output circuit (DOUT_B) is turned on by the second discharge signal (BSW3) to discharge the second capacitor (Cbst_B).

제1 데이터 출력 회로(DOUT_A)에 포함된 제1 스위치 제어 회로(SCC_A) 내 제1 캐패시터(Cbst_A)를 방전시키기 위하여, 제1 방전 제어 소자(T2_A)를 턴-온 시켜주는 제1 방전 신호(ASW3)는, 제2 데이터 출력 회로(DOUT_B)의 충전을 위해 사용되지 않고, 제1 데이터 출력 회로(DOUT_A)의 방전을 위해서만 사용되는 방전 전용 신호이다. The first discharge signal (ASW3) that turns on the first discharge control element (T2_A) to discharge the first capacitor (Cbst_A) in the first switch control circuit (SCC_A) included in the first data output circuit (DOUT_A) is a discharge-only signal that is not used for charging the second data output circuit (DOUT_B) but is used only for discharging the first data output circuit (DOUT_A).

마찬가지로, 제2 데이터 출력 회로(DOUT_B)에 포함된 제2 스위치 제어 회로(SCC_B) 내 제2 캐패시터(Cbst_B)를 방전시키기 위하여, 제2 방전 제어 소자(T2_B)를 턴-온 시켜주는 제2 방전 신호(BSW3)는, 제1 데이터 출력 회로(DOUT_A)의 충전을 위해 사용되지 않고, 제2 데이터 출력 회로(DOUT_B)의 방전을 위해서만 사용되는 방전 전용 신호이다. Similarly, the second discharge signal (BSW3) that turns on the second discharge control element (T2_B) to discharge the second capacitor (Cbst_B) in the second switch control circuit (SCC_B) included in the second data output circuit (DOUT_B) is a discharge-only signal that is not used for charging the first data output circuit (DOUT_A) but is used only for discharging the second data output circuit (DOUT_B).

이에 따라, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 완료된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전을 진행한다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 완료된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전을 진행한다. Accordingly, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) charges the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) after the discharge of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) is completed. In addition, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) charges the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) after the discharge of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) is completed.

다시 말해, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-오프 된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)는 턴-온 된다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 턴-오프 된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A) 를 턴-온 된다.In other words, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the first switch element (ST_A) of the first data output circuit (DOUT_A) is turned off, the second switch element (ST_B) of the second data output circuit (DOUT_B) is turned on. Furthermore, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the second switch element (ST_B) of the second data output circuit (DOUT_B) is turned off, the first switch element (ST_A) of the first data output circuit (DOUT_A) is turned on.

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 완전하게 턴-오프 되기 전에는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)는 턴-온 되지 않는다. 또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 완전하게 턴-오프 되기 전에는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A) 를 턴-온 되지 않는다. In an advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), a second switch element (ST_B) of a second data output circuit (DOUT_B) is not turned on before a first switch element (ST_A) of a first data output circuit (DOUT_A) is completely turned off. Furthermore, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), the first switch element (ST_A) of the first data output circuit (DOUT_A) is not turned on before the second switch element (ST_B) of the second data output circuit (DOUT_B) is completely turned off.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에서 발생할 수 있는 색 섞임 현상과 출력 불균형 현상을 방지할 수 있다. 이에 따라, 표시 패널(PNL)의 화질을 향상시켜줄 수 있다. Therefore, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) can prevent color mixing and output imbalance phenomena that may occur in the bootstrapping demultiplexer circuit (BTS_DeMUX) of Fig. 6. Accordingly, the picture quality of the display panel (PNL) can be improved.

제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)는, 어느 한 시점에서, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅(boosting) 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다. A first control node (VA_A) in a first data output circuit (DOUT_A) can, at any one point in time, have one of a first voltage state having a low level voltage, a second voltage state having a high level voltage higher than the low level voltage, and a third voltage state having a high level voltage boosted than the high level voltage.

마찬가지로, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)는, 어느 한 시점에서, 로우 레벨 전압을 갖는 제1 전압 상태와, 로우 레벨 전압보다 높은 하이 레벨 전압을 갖는 제2 전압 상태와, 하이 레벨 전압보다 부스팅 된 하이 레벨 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.Similarly, the second control node (VA_B) in the second data output circuit (DOUT_B) can, at any point in time, have one of a first voltage state having a low level voltage, a second voltage state having a high level voltage higher than the low level voltage, and a third voltage state having a high level voltage boosted than the high level voltage.

여기서, 로우 레벨 전압, 하이 레벨 전압 및 부스팅(boosting) 된 하이 레벨 전압 각각은, 일 예로, 0V, 30V, 60V 등일 수 있다. 이러한 전압 값은 회로 내 저항 성분 등에 의해 감소될 수도 있다. Here, the low level voltage, the high level voltage, and the boosted high level voltage may be, for example, 0 V, 30 V, 60 V, etc. These voltage values may be reduced by resistance components in the circuit, etc.

아래에서는, 설명의 편의를 위해, 로우 레벨 전압, 하이 레벨 전압 및 부스팅(boosting) 된 하이 레벨 전압 각각은, 일 예로, 0V, 30V, 60V인 것으로 가정한다. 또한, 설명의 편의를 위하여, 제1 제어 신호(ASW1), 제1 보조 신호(ASW2), 제1 방전 신호(ASW3), 제2 제어 신호(BSW1), 제2 보조 신호(BSW2) 및 제2 방전 신호(BSW3) 각각은 로우 레벨 전압이 0V이고, 하이 레벨 전압이 30V인 것으로 가정한다. Below, for convenience of explanation, it is assumed that the low level voltage, the high level voltage, and the boosted high level voltage are, for example, 0 V, 30 V, and 60 V, respectively. In addition, for convenience of explanation, it is assumed that the first control signal (ASW1), the first auxiliary signal (ASW2), the first discharge signal (ASW3), the second control signal (BSW1), the second auxiliary signal (BSW2), and the second discharge signal (BSW3) have a low level voltage of 0 V and a high level voltage of 30 V, respectively.

제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)가 부스팅 된 하이 레벨 전압(60V)에서 하이 레벨 전압(30V)으로 폴링 된 이후 로우 레벨 전압(0V)으로 폴링이 다시 시작되는 시점 이후, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)는 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 될 수 있다. 즉, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 시작된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전이 시작될 수 있다. After the first control node (VA_A) in the first data output circuit (DOUT_A) is polled from the boosted high level voltage (60 V) to the high level voltage (30 V) and then starts polling again to the low level voltage (0 V), the second control node (VA_B) in the second data output circuit (DOUT_B) can rise from the low level voltage (0 V) to the high level voltage (30 V). That is, after the discharge of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) starts, the charging of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) can start.

또한, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)가 부스팅 된 하이 레벨 전압(60V)에서 하이 레벨 전압(30V)으로 폴링 된 이후 로우 레벨 전압(0V)으로 폴링이 다시 시작되는 시점 이후, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)는 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 라이징 될 수 있다. 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 시작된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 시작될 수 있다.In addition, after the second control node (VA_B) in the second data output circuit (DOUT_B) is polled from the boosted high level voltage (60 V) to the high level voltage (30 V) and then starts polling again to the low level voltage (0 V), the first control node (VA_A) in the first data output circuit (DOUT_A) can rise from the low level voltage (0 V) to the high level voltage (30 V). That is, after the discharge of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) starts, the charging of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) can start.

도 9를 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 충전 제어 소자(T1_A)는 제1 제어 신호(ASW1)가 공급되는 제1 공급 노드(Ns_A)와 제1 제어 노드(VA_A) 사이에 전기적으로 연결되고, 제1 제어 신호(ASW1)에 의해 온-오프 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제1 방전 제어 소자(T2_A)는 제1 공급 노드(Ns_A)와 제1 제어 노드(VA_A) 사이에 전기적으로 연결되고, 제1 방전 신호(ASW3)에 의해 온-오프 되는 트랜지스터일 수 있다. Referring to FIG. 9, in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A), the first charge control element (T1_A) may be a diode-connected transistor that is electrically connected between the first supply node (Ns_A) to which the first control signal (ASW1) is supplied and the first control node (VA_A), and is turned on and off by the first control signal (ASW1), and has a drain node (or source node) and a gate node that are electrically connected. The first discharge control element (T2_A) may be a transistor that is electrically connected between the first supply node (Ns_A) and the first control node (VA_A), and is turned on and off by the first discharge signal (ASW3).

또한, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 충전 제어 소자(T1_B)는 제2 제어 신호(BSW1)가 공급되는 제2 공급 노드(Ns_B)와 제2 제어 노드(VA_B) 사이에 전기적으로 연결되고, 제2 제어 신호(BSW1)에 의해 온-오프가 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제2 방전 제어 소자(T2_B)는 제2 공급 노드(Ns_B)와 제2 제어 노드(VA_B) 사이에 전기적으로 연결되고, 제2 방전 신호(BSW3)에 의해 온-오프 되는 트랜지스터일 수 있다.In addition, in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B), the second charge control element (T1_B) may be a diode-connected transistor that is electrically connected between the second supply node (Ns_B) to which the second control signal (BSW1) is supplied and the second control node (VA_B), and is turned on and off by the second control signal (BSW1), and has a drain node (or source node) and a gate node that are electrically connected. The second discharge control element (T2_B) may be a transistor that is electrically connected between the second supply node (Ns_B) and the second control node (VA_B), and is turned on and off by the second discharge signal (BSW3).

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 제1 보조 신호(ASW2)의 하이 레벨 전압 기간은 제1 제어 신호(ASW1)의 하이 레벨 전압 기간과 중첩되지 않는다. Referring to FIG. 10, in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A), the high level voltage period of the first first auxiliary signal (ASW2) does not overlap with the high level voltage period of the first control signal (ASW1).

또한, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 제1 보조 신호(ASW2)의 하이 레벨 전압 기간은 제2 제어 신호(BSW1)의 하이 레벨 전압 기간과 중첩되지 않는다. Additionally, in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B), the high level voltage period of the second first auxiliary signal (ASW2) does not overlap with the high level voltage period of the second control signal (BSW1).

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서, 제1 방전 신호(ASW3)의 하이 레벨 전압 기간은, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간과 미 중첩되고, 제1 보조 신호(ASW2)의 하이 레벨 전압 기간과도 미 중첩된다. Referring to FIG. 10, in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A), the high level voltage period of the first discharge signal (ASW3) does not overlap with the high level voltage period of the first control signal (ASW1) and also does not overlap with the high level voltage period of the first auxiliary signal (ASW2).

제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간은, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 하이 레벨 전압 기간 동안 유지된다. 즉, 제1 데이터 출력 회로(DOUT_A)의 제1 방전 제어 소자(T2_A)는, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 소자(ST_B)가 턴-온 된 기간 동안 턴-온 상태를 유지한다. The high level voltage period of the first discharge signal (ASW3) in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) is maintained during the high level voltage period of the second control node (VA_B) of the second data output circuit (DOUT_B). That is, the first discharge control element (T2_A) of the first data output circuit (DOUT_A) is maintained in a turn-on state during the period in which the second switch element (ST_B) of the second data output circuit (DOUT_B) is turned on.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간과 미 중첩되고, 제2 보조 신호(BSW2)의 하이 레벨 전압 기간과도 미 중첩된다.Referring to FIG. 10, in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B), the high level voltage period of the second discharge signal (BSW3) does not overlap with the high level voltage period of the second control signal (BSW1) and also does not overlap with the high level voltage period of the second auxiliary signal (BSW2).

제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 하이 레벨 전압 기간 동안 유지된다. 즉, 제2 데이터 출력 회로(DOUT_B)의 제2 방전 제어 소자(T2_B)는, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 소자(ST_A)가 턴-온 된 기간 동안 턴-온 상태를 유지한다.In the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B), the high level voltage period of the second discharge signal (BSW3) is maintained during the high level voltage period of the first control node (VA_A) of the first data output circuit (DOUT_A). That is, the second discharge control element (T2_B) of the second data output circuit (DOUT_B) is maintained in a turn-on state during the period in which the first switch element (ST_A) of the first data output circuit (DOUT_A) is turned on.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 제1 스위치 제어 회로(SCC_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간과 제2 데이터 출력 회로(DOUT_B)의 제2 스위치 제어 회로(SCC_B)에서의 제2 방전 신호(BSW3)의 하이 레벨 전압 기간은, 서로 중첩되지 않는다. Referring to FIG. 10, the high level voltage period of the first discharge signal (ASW3) in the first switch control circuit (SCC_A) of the first data output circuit (DOUT_A) and the high level voltage period of the second discharge signal (BSW3) in the second switch control circuit (SCC_B) of the second data output circuit (DOUT_B) do not overlap each other.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간이 먼저 시작되고, 제1 제어 신호(ASW1)의 하이 레벨 전압 기간의 후반부에, 제1 보조 신호(ASW2)의 하이 레벨 전압 기간이 시작된다. 제1 보조 신호(ASW2)의 하이 레벨 전압 기간이 완료된 이후, 제1 방전 신호(ASW3)의 하이 레벨 전압 기간이 시작될 수 있다. Referring to FIG. 10, in the first data output circuit (DOUT_A), the high level voltage period of the first control signal (ASW1) starts first, and in the latter half of the high level voltage period of the first control signal (ASW1), the high level voltage period of the first auxiliary signal (ASW2) starts. After the high level voltage period of the first auxiliary signal (ASW2) is completed, the high level voltage period of the first discharge signal (ASW3) can start.

또한, 제2 데이터 출력 회로(DOUT_B)에서, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간이 먼저 시작되고, 제2 제어 신호(BSW1)의 하이 레벨 전압 기간의 후반부에, 제2 보조 신호(BSW2)의 하이 레벨 전압 기간이 시작된다. 제2 보조 신호(BSW2)의 하이 레벨 전압 기간이 완료된 이후, 제2 방전 신호(BSW3)의 하이 레벨 전압 기간이 시작될 수 있다.Additionally, in the second data output circuit (DOUT_B), the high level voltage period of the second control signal (BSW1) starts first, and in the latter half of the high level voltage period of the second control signal (BSW1), the high level voltage period of the second auxiliary signal (BSW2) starts. After the high level voltage period of the second auxiliary signal (BSW2) is completed, the high level voltage period of the second discharge signal (BSW3) can start.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 신호(BSW1)의 하이 레벨 전압 기간은 제1 데이터 출력 회로(DOUT_A)에서의 제1 방전 신호(ASW3)의 하이 레벨 전압 기간과 중첩될 수 있다. 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 신호(ASW1)의 하이 레벨 전압 기간은 제2 데이터 출력 회로(DOUT_B)에서의 제2 방전 신호(BSW3)의 하이 레벨 전압 기간과 중첩될 수 있다. 이에 따라, 디멀티플렉싱(De-Multiplexing)에도 불구하고, 색 섞임 현상 및 출력 불균형 현상이 완전히 제거될 수 있다. Referring to FIG. 10, the high level voltage period of the second control signal (BSW1) in the second data output circuit (DOUT_B) may overlap with the high level voltage period of the first discharge signal (ASW3) in the first data output circuit (DOUT_A). The high level voltage period of the first control signal (ASW1) in the first data output circuit (DOUT_A) may overlap with the high level voltage period of the second discharge signal (BSW3) in the second data output circuit (DOUT_B). Accordingly, despite de-multiplexing, the color mixing phenomenon and the output imbalance phenomenon can be completely eliminated.

한편, 도 9 및 도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 상태는 제1 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 결정된다. 보다 구체적으로, 제1 제어 노드(VA_A)는, 제1 제어 신호(ASW1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제1 제어 신호(ASW1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제1 제어 신호(ASW1)의 하이 레벨 전압에서 제1 보조 신호(ASW2)의 하이 레벨 전압만큼 부스팅 된 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다. Meanwhile, referring to FIGS. 9 and 10, the voltage state of the first control node (VA_A) in the first data output circuit (DOUT_A) is determined by the first control signal (ASW1) and the first auxiliary signal (ASW2). More specifically, the first control node (VA_A) can have one of a first voltage state having a low level voltage of the first control signal (ASW1), a second voltage state having a high level voltage of the first control signal (ASW1), and a third voltage state having a voltage boosted by the high level voltage of the first auxiliary signal (ASW2) from the high level voltage of the first control signal (ASW1).

도 9 및 도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 상태는 제2 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 결정된다. 보다 구체적으로, 제2 제어 노드(VA_B)는, 제2 제어 신호(BSW1)의 로우 레벨 전압을 갖는 제1 전압 상태와, 제2 제어 신호(BSW1)의 하이 레벨 전압을 갖는 제2 전압 상태와, 제2 제어 신호(BSW1)의 하이 레벨 전압에서 제2 보조 신호(BSW2)의 하이 레벨 전압만큼 부스팅 된 전압을 갖는 제3 전압 상태 중 하나의 전압 상태를 가질 수 있다.Referring to FIGS. 9 and 10, the voltage state of the second control node (VA_B) in the second data output circuit (DOUT_B) is determined by the second control signal (BSW1) and the second auxiliary signal (BSW2). More specifically, the second control node (VA_B) can have one of a first voltage state having a low level voltage of the second control signal (BSW1), a second voltage state having a high level voltage of the second control signal (BSW1), and a third voltage state having a voltage boosted by the high level voltage of the second auxiliary signal (BSW2) from the high level voltage of the second control signal (BSW1).

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 상태는, 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 변경이 된다. 이후, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 상태가 제1 전압 상태, 제2 전압 상태, 제3 전압 상태, 제2 전압 상태 및 제1 전압 상태의 순서대로 변경될 수 있다. Referring to FIG. 10, the voltage state of the first control node (VA_A) in the first data output circuit (DOUT_A) may be changed in the order of the first voltage state, the second voltage state, the third voltage state, the second voltage state, and the first voltage state. Thereafter, the voltage state of the second control node (VA_B) in the second data output circuit (DOUT_B) may be changed in the order of the first voltage state, the second voltage state, the third voltage state, the second voltage state, and the first voltage state.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서 제1 보조 신호(ASW2)가 폴링 되는 시점과, 제2 데이터 출력 회로(DOUT_B)에서 제2 제어 신호(BSW1)가 라이징 되는 시점 사이에, 제1 데이터 출력 회로(DOUT_A)에서 제1 방전 신호(ASW3)가 라이징 될 수 있다. Referring to FIG. 10, between the time when the first auxiliary signal (ASW2) is polled in the first data output circuit (DOUT_A) and the time when the second control signal (BSW1) is rising in the second data output circuit (DOUT_B), the first discharge signal (ASW3) may rise in the first data output circuit (DOUT_A).

또한, 제2 데이터 출력 회로(DOUT_B)에서 제2 보조 신호(BSW2)가 폴링 되는 시점과, 제1 데이터 출력 회로(DOUT_A)에서 제1 제어 신호(ASW1)가 라이징 되는 시점 사이에, 제2 데이터 출력 회로(DOUT_B)에서 제2 방전 신호(BSW3)가 라이징 될 수 있다.Additionally, between the time when the second auxiliary signal (BSW2) is polled in the second data output circuit (DOUT_B) and the time when the first control signal (ASW1) is rising in the first data output circuit (DOUT_A), the second discharge signal (BSW3) can rise in the second data output circuit (DOUT_B).

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)에서 제1 방전 신호(ASW3)가 라이징 될 때, 제1 데이터 출력 회로(DOUT_A)에서 제1 제어 노드(VA_A)의 전압은 폴링 되고, 제2 데이터 출력 회로(DOUT_B)에서 제2 제어 노드(VA_B)의 전압은 로우 레벨 전압(OV)을 유지하고 있다. Referring to FIG. 10, when the first discharge signal (ASW3) rises in the first data output circuit (DOUT_A), the voltage of the first control node (VA_A) in the first data output circuit (DOUT_A) is polled, and the voltage of the second control node (VA_B) in the second data output circuit (DOUT_B) is maintained at a low level voltage (OV).

도 9를 참조하면, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 스위치 소자(ST_A), 제1 충전 제어 소자(T1_A), 제1 방전 제어 소자(T2_A), 제2 스위치 소자(ST_B), 제2 충전 제어 소자(T1_B) 및 제2 방전 제어 소자(T2_B) 모두는, 산화물 트랜지스터일 수 있다. 그리고, 산화물 트랜지스터는, 일 예로, BCE (Back Channel Etch) 구조를 가질 수 있다. Referring to FIG. 9, all of the first switch element (ST_A), the first charge control element (T1_A), the first discharge control element (T2_A), the second switch element (ST_B), the second charge control element (T1_B) and the second discharge control element (T2_B) included in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) may be oxide transistors. And, the oxide transistor may have, for example, a BCE (Back Channel Etch) structure.

한편, 표시 패널(PNL)에 배치된 다수의 서브픽셀(SP) 각각에 포함되는 트랜지스터들도 산화물 트랜지스터일 수 있다.Meanwhile, the transistors included in each of a plurality of subpixels (SP) arranged on the display panel (PNL) may also be oxide transistors.

아래에서는, 도 9 및 도 10을 참조하여 전술한 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 구동 동작을 설명한다. 단, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 대표적으로 설명한다. Below, the driving operation of the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) described above is described with reference to FIGS. 9 and 10. However, the driving operation of the first data output circuit (DOUT_A) included in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) is described as a representative example.

도 11 내지 도 16은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 단계 별로 나타낸 다이어그램들이다. FIGS. 11 to 16 are diagrams showing step-by-step the driving operation of the first data output circuit (DOUT_A) included in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) of FIG. 9.

도 11 내지 도 16을 참조하면, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에 포함된 제1 데이터 출력 회로(DOUT_A) 및 제2 데이터 출력 회로(DOUT_B) 각각은, 자신의 타이밍에 맞게 6가지 단계들(충전 단계(S10), 부스팅 단계(S20, S30), 폴링 단계(S40), 방전 단계(S50), 리셋 단계(S60))을 진행한다. Referring to FIGS. 11 to 16, each of the first data output circuit (DOUT_A) and the second data output circuit (DOUT_B) included in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) performs six stages (charging stage (S10), boosting stages (S20, S30), polling stage (S40), discharging stage (S50), and reset stage (S60)) according to its own timing.

도 11을 참조하면, 충전 단계(S10)는 제1, 제2 충전 제어 소자(T1_A, T1_B)가 턴-온 되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 라이징 되고, 제1, 제2 캐패시터(Cbst_A, Cbst_B)가 충전되는 단계이다. Referring to FIG. 11, the charging step (S10) is a step in which the first and second charging control elements (T1_A, T1_B) are turned on, the voltages of the first and second control nodes (VA_A, VA_B) rise, and the first and second capacitors (Cbst_A, Cbst_B) are charged.

도 12 및 도 13을 참조하면, 부스팅 단계(S20, S30)는 제1, 제2 캐패시터(Cbst_A, Cbst_B)의 충전 상태가 유지되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 부스팅(추가적인 라이징) 되고 부스팅 된 전압을 유지하는 단계이다.Referring to FIGS. 12 and 13, the boosting step (S20, S30) is a step in which the charge states of the first and second capacitors (Cbst_A, Cbst_B) are maintained, the voltages of the first and second control nodes (VA_A, VA_B) are boosted (additionally rising), and the boosted voltage is maintained.

도 14를 참조하면, 폴링 단계(S40)는 제1, 제2 캐패시터(Cbst_A, Cbst_B)의 충전 상태가 유지되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 폴링(부스팅 전의 전압 상태로 복귀) 되는 단계이다.Referring to FIG. 14, the polling step (S40) is a step in which the charge states of the first and second capacitors (Cbst_A, Cbst_B) are maintained and the voltages of the first and second control nodes (VA_A, VA_B) are polled (returned to the voltage state before boosting).

도 15를 참조하면, 방전 단계(S50)는 제1, 제2 방전 제어 소자(T2_A, T2_B)가 턴-온 되고, 제1, 제2 캐패시터(Cbst_A, Cbst_B)가 방전 되고, 제1, 제2 제어 노드(VA_A, VA_B)의 전압이 로우 레벨 전압(0V)으로 낮아진다. Referring to FIG. 15, in the discharge step (S50), the first and second discharge control elements (T2_A, T2_B) are turned on, the first and second capacitors (Cbst_A, Cbst_B) are discharged, and the voltage of the first and second control nodes (VA_A, VA_B) is lowered to a low level voltage (0 V).

도 16을 참조하면, 리셋 단계(S60)는 제1, 제2 방전 제어 소자(T2_A, T2_B)가 턴-오프 되고, 다음 구동(S10~S60)을 대기하는 단계이다. Referring to Fig. 16, the reset step (S60) is a step in which the first and second discharge control elements (T2_A, T2_B) are turned off and the next operation (S10 to S60) is waited for.

도 11 내지 도 16을 참조하면, 충전 단계(S10), 부스팅 단계(S20, S30) 및 폴링 단계(S40) 동안, 제1 데이터 출력 회로(DOUT_A)는 제1 데이터 신호(Vdata_A)를 제1 데이터 라인(DL1)에 출력한다. 방전 단계(S50) 및 리셋 단계(S60) 동안 제1 데이터 출력 회로(DOUT_A)는 데이터 출력을 하지 않는다. 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)의 종료 시점 또는 그 근방에서, 1 수평 시간(1H)이 끝날 수 있다. Referring to FIGS. 11 to 16, during the charging phase (S10), the boosting phases (S20, S30), and the polling phase (S40), the first data output circuit (DOUT_A) outputs the first data signal (Vdata_A) to the first data line (DL1). During the discharging phase (S50) and the reset phase (S60), the first data output circuit (DOUT_A) does not output data. At or near the end of the discharging phase (S50) of the first data output circuit (DOUT_A), one horizontal time (1H) may end.

한편, 도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)가 시작된 이후, 소정의 시간이 경과되면, 제2 데이터 출력 회로(DOUT_B)는 충전 단계(S10)를 시작한다. 여기서, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)는 제1 방전 신호(ASW3)가 하이 레벨 전압 기간이다. Meanwhile, referring to Fig. 10, after a predetermined time has elapsed since the discharge stage (S50) of the first data output circuit (DOUT_A) has started, the second data output circuit (DOUT_B) starts the charge stage (S10). Here, the discharge stage (S50) of the first data output circuit (DOUT_A) is a period in which the first discharge signal (ASW3) is a high level voltage period.

도 10을 참조하면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)이 종료되면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)가 시작될 수 있다. Referring to FIG. 10, when the discharge stage (S50) of the first data output circuit (DOUT_A) is terminated, the discharge stage (S50) of the second data output circuit (DOUT_B) can start.

한편, 도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)가 시작된 이후, 소정의 시간이 경과되면, 제1 데이터 출력 회로(DOUT_A)는 충전 단계(S10)를 시작한다. 여기서, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)는 제2 방전 신호(BSW3)가 하이 레벨 전압 기간이다. Meanwhile, referring to Fig. 10, after the discharge stage (S50) of the second data output circuit (DOUT_B) starts, when a predetermined time has elapsed, the first data output circuit (DOUT_A) starts the charge stage (S10). Here, the discharge stage (S50) of the second data output circuit (DOUT_B) is a period in which the second discharge signal (BSW3) is a high level voltage period.

도 10을 참조하면, 제2 데이터 출력 회로(DOUT_B)의 방전 단계(S50)이 종료되면, 제1 데이터 출력 회로(DOUT_A)의 방전 단계(S50)가 시작될 수 있다. Referring to FIG. 10, when the discharge stage (S50) of the second data output circuit (DOUT_B) is terminated, the discharge stage (S50) of the first data output circuit (DOUT_A) can start.

아래에서는, 도 11 내지 도 16을 참조하여 각 단계별 구동 동작을 더욱 상세하게 설명한다. Below, the driving operation of each step is described in more detail with reference to FIGS. 11 to 16.

먼저, 도 11을 참조하여, 충전 단계(S10) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다. First, referring to Fig. 11, the driving operation of the first data output circuit (DOUT_A) during the charging step (S10) will be described.

충전 단계(S10) 동안, 제1 제어 신호(ASW1)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한다. 이때, 제1 보조 신호(ASW2) 및 제1 방전 신호(ASW3)는 로우 레벨 전압(0V)을 갖는 상태이다. During the charging phase (S10), the first control signal (ASW1) rises from a low level voltage (0 V) to a high level voltage (30 V). At this time, the first auxiliary signal (ASW2) and the first discharge signal (ASW3) are in a state of having a low level voltage (0 V).

제1 제어 신호(ASW1)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승함에 따라, 제1 충전 제어 소자(T1_A)가 턴-온 된다. As the first control signal (ASW1) rises from a low level voltage (0 V) to a high level voltage (30 V), the first charge control element (T1_A) is turned on.

제1 충전 제어 소자(T1_A)는 다이오드 커넥션 되어 있기 때문에 하이 레벨 전압(30V)의 제1 제어 신호(ASW1)가 제1 제어 노드(VA_A)에 인가된다. Since the first charge control element (T1_A) is diode-connected, a first control signal (ASW1) of high level voltage (30 V) is applied to the first control node (VA_A).

제1 제어 노드(VA_A)의 전압이 제1 제어 신호(ASW1)의 하이 레벨 전압이 되기 때문에, 제1 스위치 소자(ST_A)가 턴-온 된다. Since the voltage of the first control node (VA_A) becomes the high level voltage of the first control signal (ASW1), the first switch element (ST_A) is turned on.

이에 따라, 소스 드라이버 집적회로(SDIC)에서 공급된 제1 데이터 신호(Vdata_A)가 제1 데이터 라인(DL1)에 출력될 수 있다. Accordingly, the first data signal (Vdata_A) supplied from the source driver integrated circuit (SDIC) can be output to the first data line (DL1).

그리고, 충전 단계(S10) 동안, 제1 제어 노드(VA_A)의 전압은 하이 레벨 전압이고, 제1 보조 신호(ASW2)는 로우 레벨 전압(0V)이다. And, during the charging phase (S10), the voltage of the first control node (VA_A) is a high level voltage, and the first auxiliary signal (ASW2) is a low level voltage (0 V).

제1 제어 노드(VA_A)의 하이 레벨 전압과 제1 보조 신호(ASW2)의 로우 레벨 전압(0V)이 제1 캐패시터(Cbst_A)의 양 단에 인가되어, 제1 캐패시터(Cbst_A)가 충전된다. The high level voltage of the first control node (VA_A) and the low level voltage (0 V) of the first auxiliary signal (ASW2) are applied to both terminals of the first capacitor (Cbst_A), so that the first capacitor (Cbst_A) is charged.

도 12 및 도 13을 참조하여, 부스팅 단계(S20, S30)동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다. Referring to FIGS. 12 and 13, the driving operation of the first data output circuit (DOUT_A) during the boosting step (S20, S30) is described.

부스팅 단계(S20, S30)는 제1 보조 신호(ASW2)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승하면서 시작된다. The boosting phase (S20, S30) starts when the first auxiliary signal (ASW2) rises from a low level voltage (0 V) to a high level voltage (30 V).

부스팅 단계(S20, S30) 동안, 제1 제어 신호(ASW1)는 충전 단계(S10)에서의 하이 레벨 전압(30V)을 유지한다. 즉, 제1 충전 제어 소자(T1_A)는 충전 단계(S10)에서 턴-온 된 상태를 유지한다. During the boosting phase (S20, S30), the first control signal (ASW1) maintains the high level voltage (30 V) in the charging phase (S10). That is, the first charging control element (T1_A) remains turned on in the charging phase (S10).

부스팅 단계(S20, S30) 동안, 충전 단계(S10)에서의 제1 캐패시터(Cbst_A)의 양단 전위차(30V)가 유지된다. During the boosting phase (S20, S30), the potential difference (30 V) across the first capacitor (Cbst_A) in the charging phase (S10) is maintained.

부스팅 단계(S20, S30)에서, 제1 캐패시터(Cbst_A)의 일 단의 전압에 해당하는 제1 보조 신호(ASW2)의 전압이 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한 것은, 제1 캐패시터(Cbst_A)의 타 단의 전압에 해당하는 제1 제어 노드(VA_A)의 전압을 제1 캐패시터(Cbst_A)의 일 단의 전압 상승분만큼 부스팅(Boosting) 시킨다. In the boosting step (S20, S30), the voltage of the first auxiliary signal (ASW2) corresponding to the voltage of one end of the first capacitor (Cbst_A) increases from a low level voltage (0 V) to a high level voltage (30 V), which boosts the voltage of the first control node (VA_A) corresponding to the voltage of the other end of the first capacitor (Cbst_A) by the amount of the voltage increase of one end of the first capacitor (Cbst_A).

이에 따라, 제1 제어 노드(VA_A)의 부스팅 된 전압(60V)은 충전 단계(S10)에서의 하이 레벨 전압(30V)에서 제1 보조 신호(ASW2)의 전압 상승 분(30V)이 더해진 전압(60V)이다. Accordingly, the boosted voltage (60 V) of the first control node (VA_A) is a voltage (60 V) to which the voltage increase (30 V) of the first auxiliary signal (ASW2) is added to the high level voltage (30 V) in the charging stage (S10).

따라서, 부스팅 단계(S20, S30) 동안, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)을 유지하기 때문에, 제1 제어 노드(VA_A)는 부스팅 된 전압(60V)을 유지한다. 그래서, 부스팅 단계(S20, S30) 동안, 제1 스위치 소자(ST_A)는 온 상태를 유지한다. Therefore, during the boosting phase (S20, S30), since the first auxiliary signal (ASW2) maintains a high level voltage (30 V), the first control node (VA_A) maintains the boosted voltage (60 V). Therefore, during the boosting phase (S20, S30), the first switching element (ST_A) remains on.

이에 따라, 충전 단계(S10)에 이어서, 부스팅 단계(S20, S30) 동안에도, 제1 데이터 신호(Vdata_A)는 제1 데이터 라인(DL1)에 계속해서 공급된다. Accordingly, even during the boosting phase (S20, S30) following the charging phase (S10), the first data signal (Vdata_A) is continuously supplied to the first data line (DL1).

한편, 부스팅 단계(S20, S30) 도중에, 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)으로 낮아진다. 즉, S30 단계에서 제1 충전 제어 소자(T1_A)는 턴-오프 된다. Meanwhile, during the boosting phase (S20, S30), the first control signal (ASW1) is lowered to a low level voltage (0 V). That is, the first charge control element (T1_A) is turned off in the S30 phase.

도 14를 참조하여, 폴링 단계(S40) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다. Referring to Fig. 14, the driving operation of the first data output circuit (DOUT_A) during the polling step (S40) is described.

폴링 단계(S40) 동안, 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 폴링 된다. During the polling phase (S40), the first auxiliary signal (ASW2) is polled from a high level voltage (30 V) to a low level voltage (0 V).

폴링 단계(S40)에서, 충전 단계(S10) 및 부스팅 단계(S20, S30)에서의 제1 캐패시터(Cbst_A)의 양단 전위차(30V)가 유지된다. In the polling step (S40), the potential difference (30 V) between the two ends of the first capacitor (Cbst_A) in the charging step (S10) and the boosting step (S20, S30) is maintained.

따라서, 제1 캐패시터(Cbst_A)의 타 단에 인가된 제1 보조 신호(ASW2)가 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 낮아짐에 따라, 제1 캐패시터(Cbst_A)의 일 단에 해당하는 제1 제어 노드(VA_A)는 부스팅 단계(S20, S30)에서 부스팅 되었던 전압(60V)에서 제1 보조 신호(ASW2)의 전압 하강 분(30V)만큼 폴링 된다. Accordingly, as the first auxiliary signal (ASW2) applied to the other end of the first capacitor (Cbst_A) is lowered from a high level voltage (30 V) to a low level voltage (0 V), the first control node (VA_A) corresponding to one end of the first capacitor (Cbst_A) is polled by the amount of the voltage drop (30 V) of the first auxiliary signal (ASW2) from the voltage (60 V) that was boosted in the boosting stage (S20, S30).

하지만, 폴링 단계(S40)에서도, 제1 제어 노드(VA_A)는, 전압 하강이 되었지만, 제1 스위치 소자(ST_A)를 턴-온 시킬 수 있는 수준 이상의 전압(30V)을 갖는다. However, even in the polling step (S40), the first control node (VA_A) has a voltage (30 V) higher than the level that can turn on the first switch element (ST_A), even though the voltage has been lowered.

따라서, 충전 단계(S10) 및 부스팅 단계(S20, S30)에 이어, 폴링 단계(S40)에서도, 제1 데이터 신호(Vdata_A)는 제1 데이터 라인(DL1)에 계속해서 공급된다.Therefore, following the charging phase (S10) and the boosting phases (S20, S30), even in the polling phase (S40), the first data signal (Vdata_A) is continuously supplied to the first data line (DL1).

도 15를 참조하여, 방전 단계(S50) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다. Referring to Fig. 15, the driving operation of the first data output circuit (DOUT_A) during the discharge step (S50) is described.

방전 단계(S50) 동안, 제1 방전 신호(ASW3)가 로우 레벨 전압(0V)에서 하이 레벨 전압(30V)으로 상승한다. 이에 따라, 제1 방전 제어 소자(T2_A)가 턴-온 된다. During the discharge phase (S50), the first discharge signal (ASW3) rises from a low level voltage (0 V) to a high level voltage (30 V). Accordingly, the first discharge control element (T2_A) is turned on.

방전 단계(S50) 동안, 제1 제어 신호(ASW1)는 로우 레벨 전압(0V)을 갖는다. During the discharge phase (S50), the first control signal (ASW1) has a low level voltage (0 V).

제1 방전 제어 소자(T2_A)의 턴-온에 따라, 제1 제어 노드(VA_A)와 제1 공급 노드(Ns_A)는 제1 방전 제어 소자(T2_A)를 통해 전기적으로 연결된다. Upon turning on the first discharge control element (T2_A), the first control node (VA_A) and the first supply node (Ns_A) are electrically connected through the first discharge control element (T2_A).

이때, 제1 제어 노드(VA_A)는 제1 스위치 소자(ST_A)의 턴-온을 가능하게 하는 수준의 하이 레벨 전압(30V)을 갖고, 제1 공급 노드(Ns_A)는 로우 레벨 전압(0V)의 제1 제어 신호(ASW1)가 인가되어 있다.At this time, the first control node (VA_A) has a high level voltage (30 V) that enables the turn-on of the first switch element (ST_A), and the first supply node (Ns_A) is applied with a first control signal (ASW1) of a low level voltage (0 V).

따라서, 방전 단계(S50) 동안, 제1 방전 제어 소자(T2_A)를 통해, 제1 캐패시터(Cbst_A)는 방전이 된다. 이에 따라, 제1 제어 노드(VA_A)는 하이 레벨 전압(30V)에서 로우 레벨 전압(0V)으로 다시 폴링 된다. Therefore, during the discharge phase (S50), the first capacitor (Cbst_A) is discharged through the first discharge control element (T2_A). Accordingly, the first control node (VA_A) is polled again from the high level voltage (30 V) to the low level voltage (0 V).

도 16을 참조하여, 리셋 단계(S60) 동안, 제1 데이터 출력 회로(DOUT_A)의 구동 동작을 설명한다. Referring to Fig. 16, the driving operation of the first data output circuit (DOUT_A) during the reset step (S60) is described.

리셋 단계(S60) 동안, 제1 방전 신호(ASW3)가 로우 레벨 전압(0V)으로 하강한다. 그리고, 게이트 신호(GATE)도 폴링 되어, 1 수평시간(1H)이 종료된다. During the reset phase (S60), the first discharge signal (ASW3) falls to a low level voltage (0 V). Then, the gate signal (GATE) is also polled, and 1 horizontal time (1 H) ends.

이상에서 도 11 내지 도 16을 참조하여 설명한 6가지 단계들(S10 ~ S60)은 제2 데이터 출력 회로(DOUT_B)에서도 동일하게 진행된다. 다만, 타이밍만 다르다. The six steps (S10 to S60) described above with reference to FIGS. 11 to 16 are also performed in the second data output circuit (DOUT_B). However, only the timing is different.

도 17은 도 9의 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)의 데이터 출력 특성을 설명하기 위한 다이어그램이다. FIG. 17 is a diagram for explaining the data output characteristics of the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) of FIG. 9.

도 17은 게이트 신호(GATE)의 펄스 타이밍에 맞게, 제1 데이터 출력 회로(DOUT_A)에서의 제1 제어 노드(VA_A)의 전압 변화와, 제1 데이터 출력 회로(DOUT_A)를 통해 출력되는 제1 데이터 신호(Vdata_A)와, 제2 데이터 출력 회로(DOUT_B)에서의 제2 제어 노드(VA_B)의 전압 변화와, 제2 데이터 출력 회로(DOUT_B)를 통해 출력되는 제2 데이터 신호(Vdata_B)를 나타낸 다이어그램이다. FIG. 17 is a diagram showing a voltage change of a first control node (VA_A) in a first data output circuit (DOUT_A), a first data signal (Vdata_A) output through the first data output circuit (DOUT_A), a voltage change of a second control node (VA_B) in a second data output circuit (DOUT_B), and a second data signal (Vdata_B) output through the second data output circuit (DOUT_B) in accordance with the pulse timing of a gate signal (GATE).

도 17을 참조하면, 게이트 신호(GATE)의 하이 레벨 기간 내에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 전압이 턴-오프 전압 레벨로 낮아진 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 전압이 턴-온 전압 레벨로 높아진다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 방전이 완료된 이후, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 충전이 진행된다. Referring to FIG. 17, during a high level period of a gate signal (GATE), in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the voltage of the first control node (VA_A) of the first data output circuit (DOUT_A) is lowered to a turn-off voltage level, the voltage of the second control node (VA_B) of the second data output circuit (DOUT_B) is raised to a turn-on voltage level. That is, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the discharge of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) is completed, the charging of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) proceeds.

도 17을 참조하면, 게이트 신호(GATE)가 폴링 되는 기간에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 제어 노드(VA_B)의 전압이 턴-오프 전압 레벨로 낮아진 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 제어 노드(VA_A)의 전압이 턴-온 전압 레벨로 높아진다. 즉, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)에서, 제2 데이터 출력 회로(DOUT_B)의 제2 캐패시터(Cbst_B)의 방전이 완료된 이후, 제1 데이터 출력 회로(DOUT_A)의 제1 캐패시터(Cbst_A)의 충전이 진행된다. Referring to FIG. 17, during a period in which a gate signal (GATE) is polled, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the voltage of the second control node (VA_B) of the second data output circuit (DOUT_B) is lowered to a turn-off voltage level, the voltage of the first control node (VA_A) of the first data output circuit (DOUT_A) is raised to a turn-on voltage level. That is, in the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX), after the discharge of the second capacitor (Cbst_B) of the second data output circuit (DOUT_B) is completed, the charging of the first capacitor (Cbst_A) of the first data output circuit (DOUT_A) proceeds.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는 색 섞임 현상을 방지할 수 있다. Therefore, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) can prevent color mixing phenomenon.

한편, 도 17을 참조하면, 게이트 신호(GATE)의 한 펄스 구간 내에서, 제1 데이터 출력 회로(DOUT_A)는, ① 제1 제어 노드(VA_A)의 1차 전압 폴링(폴링 단계(S40)); ③ 제1 제어 노드(VA_A)의 2차 전압 폴링(방전 단계(S50)); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제1 데이터 신호(Vdata_A)의 전압 감소(△Vp)는 3차례 발생한다. Meanwhile, referring to FIG. 17, within one pulse period of the gate signal (GATE), the first data output circuit (DOUT_A) experiences all of ① the first voltage falling of the first control node (VA_A) (polling step (S40)); ③ the second voltage falling of the first control node (VA_A) (discharging step (S50)); and ② the falling of the gate signal (GATE). Therefore, the voltage decrease (△Vp) of the first data signal (Vdata_A) occurs three times.

게이트 신호(GATE)의 한 펄스 구간 내에서, 제2 데이터 출력 회로(DOUT_B)는, ① 제2 제어 노드(VA_B)의 1차 전압 폴링(폴링 단계(S40)); ③ 제2 제어 노드(VA_B)의 2차 전압 폴링(방전 단계(S50)); 및 ② 게이트 신호(GATE)의 폴링을 모두 겪게 된다. 따라서, 제2 데이터 신호(Vdata_B)의 전압 감소(△Vp)는 3차례 발생한다. Within one pulse period of the gate signal (GATE), the second data output circuit (DOUT_B) experiences all of ① the primary voltage falling of the second control node (VA_B) (polling stage (S40)); ③ the secondary voltage falling of the second control node (VA_B) (discharging stage (S50)); and ② the falling of the gate signal (GATE). Therefore, the voltage decrease (△Vp) of the second data signal (Vdata_B) occurs three times.

따라서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는. 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)가 갖는 데이터 전압 감소(△Vp)의 불균형을 방지할 수 있다. 표시 패널(PNL)의 화질을 향상시켜줄 수 있다. Therefore, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) can prevent the imbalance of data voltage reduction (△Vp) of the bootstrapping demultiplexer circuit (BTS_DeMUX) of Fig. 6. It can improve the picture quality of the display panel (PNL).

한편, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)가 1:2 디멀티플렉싱을 수행하는 경우, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 데이터 라인(DL1)을 포함하는 홀수 번째 데이터 라인들과 데이터 드라이버(DDR)의 홀수 번째 채널들을 서로 대응시켜 전기적으로 연결해주는 스위치 소자들과 스위치 소자들의 제어 노드들에 각각 연결된 캐패시터들을 포함하고, 이러한 스위치 소자들의 제어 노드들의 전압과 캐패시터들의 충전 및 방전을 공통으로 제어하는 하나의 제1 스위치 제어 회로(SCC_A)를 포함한다. Meanwhile, when the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) performs 1:2 demultiplexing, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) includes switch elements that electrically connect odd-numbered data lines including a first data line (DL1) and odd-numbered channels of a data driver (DDR) to correspond to each other, and capacitors respectively connected to control nodes of the switch elements, and includes one first switch control circuit (SCC_A) that commonly controls voltages of the control nodes of these switch elements and charging and discharging of the capacitors.

그리고, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제2 데이터 라인(DL2)을 포함하는 짝수 번째 데이터 라인들과 데이터 드라이버(DDR)의 짝수 번째 채널들을 서로 대응시켜 전기적으로 연결해주는 스위치 소자들과, 스위치 소자들의 제어 노드들에 각각 연결된 캐패시터들을 포함하고, 이러한 스위치 소자들의 제어 노드들의 전압과 캐패시터들의 충전 및 방전을 공통으로 제어하는 하나의 제2 스위치 제어 회로(SCC_B)를 포함한다.And, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) includes switch elements that electrically connect even-numbered data lines including a second data line (DL2) and even-numbered channels of a data driver (DDR) to each other in a corresponding manner, and capacitors respectively connected to control nodes of the switch elements, and a second switch control circuit (SCC_B) that commonly controls voltages of the control nodes of these switch elements and charging and discharging of the capacitors.

도 18은 본 발명의 실시예들에 따른 표시 장치(100)에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)를 나타낸 다른 다이어그램이다.FIG. 18 is another diagram showing an advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) in a display device (100) according to embodiments of the present invention.

또한, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는. 도 6의 부트스트래핑 디멀티플렉서 회로(BTS_DeMUX)에 비해, T22 트랜지스터(T22_A, T22_B)를 제거하여 회로 소자 개수를 줄일 수 있다. In addition, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) can reduce the number of circuit components by removing the T22 transistors (T22_A, T22_B) compared to the bootstrapping demultiplexer circuit (BTS_DeMUX) of Fig. 6.

도 18을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)에서, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 제1 채널(CH1)에서 공급되는 데이터 신호를 3개 이상의 데이터 라인(DL1, DL2, DL3, …)에 순차적으로 출력할 수도 있다. Referring to FIG. 18, in a display device (100) according to embodiments of the present invention, an advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) may sequentially output a data signal supplied from a first channel (CH1) to three or more data lines (DL1, DL2, DL3, ...).

이 경우, 진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)는, 도 9에 비해, 1개 이상의 추가적인 데이터 출력 회로(DOUT_C, …)를 더 포함할 수 있다. In this case, the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) may further include one or more additional data output circuits (DOUT_C, …) compared to FIG. 9.

진보된 부트스트래핑 디멀티플렉서 회로(ABTS_DeMUX)가 제3 트랜지스터 출력 회로(DOUT_C)를 더 포함하는 경우, 제3 데이터 출력 회로(DOUT_C)는 제1 채널(CH1)과 제3 데이터 라인(DL3) 사이에 전기적으로 연결된 제3 스위치 소자(ST_C)와, 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)를 제어하는 제3 스위치 제어 회로(SCC_C)를 포함할 수 있다. When the advanced bootstrapping demultiplexer circuit (ABTS_DeMUX) further includes a third transistor output circuit (DOUT_C), the third data output circuit (DOUT_C) may include a third switch element (ST_C) electrically connected between the first channel (CH1) and the third data line (DL3), and a third switch control circuit (SCC_C) that controls a third control node (VA_C) of the third switch element (ST_C).

제3 데이터 출력 회로(DOUT_C)에 포함된 제3 스위치 제어 회로(SCC_C)는, 제3 보조 신호(CSW2)가 인가되는 제3 보조 노드(Na_C)와 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C) 사이에 전기적으로 연결된 제3 캐패시터(Cbst_C)와, 하이 레벨 전압을 갖는 제3 제어 신호(CSW1)를 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)에 공급하는 제3 충전 제어 소자(T1_C)와, 제3 방전 신호(CSW3)에 의해 온-오프가 제어되며, 로우 레벨 전압을 갖는 제3 제어 신호(CSW1)를 제3 스위치 소자(ST_C)의 제3 제어 노드(VA_C)에 공급하는 제3 방전 제어 소자(T2_C)를 포함할 수 있다. A third switch control circuit (SCC_C) included in a third data output circuit (DOUT_C) may include a third capacitor (Cbst_C) electrically connected between a third auxiliary node (Na_C) to which a third auxiliary signal (CSW2) is applied and a third control node (VA_C) of a third switch element (ST_C), a third charge control element (T1_C) that supplies a third control signal (CSW1) having a high level voltage to the third control node (VA_C) of the third switch element (ST_C), and a third discharge control element (T2_C) whose on-off is controlled by a third discharge signal (CSW3) and supplies a third control signal (CSW1) having a low level voltage to the third control node (VA_C) of the third switch element (ST_C).

도 18을 참조하면, 제3 데이터 출력 회로(DOUT_C)에 포함된 제3 스위치 제어 회로(SCC_C)에서, 제3 충전 제어 소자(T1_C)는 제3 제어 신호(CSW1)가 공급되는 제3 공급 노드(Ns_C)와 제3 제어 노드(VA_C) 사이에 전기적으로 연결되고, 제3 제어 신호(CSW1)에 의해 온-오프 되며, 드레인 노드(또는 소스 노드)와 게이트 노드가 전기적으로 연결된 다이오드 커넥션(Diode connection) 된 트랜지스터일 수 있다. 제3 방전 제어 소자(T2_C)는 제3 공급 노드(Ns_C)와 제3 제어 노드(VA_C) 사이에 전기적으로 연결되고, 제3 방전 노드(Nd_C)에 공급되는 제3 방전 신호(CSW2)에 의해 온-오프 되는 트랜지스터일 수 있다. Referring to FIG. 18, in the third switch control circuit (SCC_C) included in the third data output circuit (DOUT_C), the third charge control element (T1_C) may be a diode-connected transistor that is electrically connected between a third supply node (Ns_C) to which a third control signal (CSW1) is supplied and a third control node (VA_C), and is turned on and off by the third control signal (CSW1), and whose drain node (or source node) and gate node are electrically connected. The third discharge control element (T2_C) may be a transistor that is electrically connected between the third supply node (Ns_C) and the third control node (VA_C), and is turned on and off by a third discharge signal (CSW2) supplied to the third discharge node (Nd_C).

도 19는 본 발명의 실시예들에 따른 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX)에 사용된 트랜지스터를 나타낸 도면이다. FIG. 19 is a diagram showing transistors used in a demultiplexer circuit (DeMUX, BTS_DeMUX, ABTS_DeMUX) according to embodiments of the present invention.

도 19를 참조하면, 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX) 내 스위칭 소자들(ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …)은 소스 전극(S) 및 드레인 전극(D)을 형성하는 과정에서 채널 영역이 노출되는 BCE(Back Channel Etch) 구조를 갖는 트랜지스터일 수 있다. Referring to FIG. 19, switching elements (ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …) in a demultiplexer circuit (DeMUX, BTS_DeMUX, ABTS_DeMUX) may be transistors having a BCE (Back Channel Etch) structure in which a channel region is exposed during the process of forming a source electrode (S) and a drain electrode (D).

도 19를 참조하면, 트랜지스터는, 게이트 전극(G), 게이트 절연막(GI), 산화물 반도체층(ACT), 소스 전극(S), 및 드레인 전극(D) 등을 포함할 수 있다. Referring to FIG. 19, the transistor may include a gate electrode (G), a gate insulating film (GI), an oxide semiconductor layer (ACT), a source electrode (S), and a drain electrode (D).

게이트 전극(G)은 기판(SUB) 상에 배치되고, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다. The gate electrode (G) is disposed on the substrate (SUB) and may include at least one of an aluminum series metal such as aluminum (Al) or an aluminum alloy, a silver series metal such as silver (Ag) or a silver alloy, a copper series metal such as copper (Cu) or a copper alloy, a molybdenum series metal such as molybdenum (Mo) or a molybdenum alloy, chromium (Cr), tantalum (Ta), neodymium (Nd), and titanium (Ti). In addition, the gate electrode (140) may have a multilayer film structure including at least two conductive films having different physical properties.

게이트 절연막(GI)은 게이트 전극(G) 상에 배치될 수 있다. 게이트 절연막(GI)은, 일 예로, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 산화 알루미늄을 포함할 수도 있다. 게이트 절연막(GI)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.A gate insulating film (GI) may be disposed on the gate electrode (G). The gate insulating film (GI) may include, for example, at least one of silicon oxide and silicon nitride, and may also include aluminum oxide. The gate insulating film (GI) may have a single-film structure or a multilayer film structure.

산화물 반도체층(ACT)은 게이트 전극(G)과 적어도 일부 중첩되도록 게이트 절연막(GI) 상에 배치될 수 있다. 산화물 반도체층(ACT)은 채널층 또는 활성층에 해당할 수 있다. 일 예에 따르면, 산화물 반도체층(ACT)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체층(ACT)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 산화물 반도체층(ACT)의 실시예가 상기 기재에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 이루어질 수도 있다.The oxide semiconductor layer (ACT) can be disposed on the gate insulating film (GI) so as to at least partially overlap the gate electrode (G). The oxide semiconductor layer (ACT) can correspond to a channel layer or an active layer. According to an example, the oxide semiconductor layer (ACT) can include an oxide semiconductor material. For example, the oxide semiconductor layer (ACT) can be made of an oxide semiconductor material such as an IZO (InZnO)-based, an IGO (InGaO)-based, an ITO (InSnO)-based, an IGZO (InGaZnO)-based, an IGZTO (InGaZnSnO)-based, a GZTO (GaZnSnO)-based, a GZO (GaZnO)-based, an ITZO (InSnZnO)-based, etc. However, embodiments of the oxide semiconductor layer (ACT) are not limited to the above-described, and may be made of other oxide semiconductor materials known in the art.

소스 전극(S) 및 드레인 전극(D)은 산화물 반도체층(ACT) 상에 이격 되어 배치될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. The source electrode (S) and the drain electrode (D) may be spaced apart from each other and disposed on the oxide semiconductor layer (ACT). The source electrode (S) and the drain electrode (D) may include at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper (Cu), and alloys thereof.

소스 전극(S) 및 드레인 전극(D)은 각 각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다. The source electrode (S) and drain electrode (D) may each be formed as a single layer made of a metal or a metal alloy, or may be formed as a multilayer of two or more layers.

일 예로, 산화물 반도체층(ACT)에서, 채널이 형성되는 부분을 제외한 부분 중에서, 소스 전극(S)과 직간접으로 컨택되는 부분과 드레인 전극(D)과 직간접으로 컨택되는 부분은, 플라즈마 처리, 이온화 처리 등을 통해 도체화된 부분들일 수 있다. For example, in an oxide semiconductor layer (ACT), among the parts other than the part where a channel is formed, the part that is in direct or indirect contact with the source electrode (S) and the part that is in direct or indirect contact with the drain electrode (D) may be parts made conductive through plasma treatment, ionization treatment, or the like.

본 발명의 실시예들은, BCE 구조를 갖는 산화물 TFT (Oxide TFT)를 이용하여, 디멀티플렉서 회로(DeMUX, BTS_DeMUX, ABTS_DeMUX) 내 스위칭 소자들(ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …)을 구현함으로써, 마스크 공정을 최소화하고 리소그래피 공정 마진을 향상시키며 우수한 신뢰성을 제공할 수 있다.Embodiments of the present invention can minimize a mask process, improve a lithography process margin, and provide excellent reliability by implementing switching elements (ST_A, ST_B, T1_A, T1_B, T2_A, T2_B, …) in a demultiplexer circuit (DeMUX, BTS_DeMUX, ABTS_DeMUX) using an oxide TFT having a BCE structure.

이상에서 전술한 본 발명의 실시예들에 의하면, 디멀티플렉싱 기반의 데이터 출력을 통해 데이터 드라이버의 채널 수를 저감시키면서도, 안정적이고 정상적인 디멀티플렉싱 기반의 데이터 출력을 제공할 수 있다. According to the embodiments of the present invention described above, it is possible to provide stable and normal demultiplexing-based data output while reducing the number of channels of a data driver through demultiplexing-based data output.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. The above description and the attached drawings are merely illustrative of the technical idea of the present invention, and those skilled in the art will appreciate that various modifications and variations, such as combination, separation, substitution, and change of the configuration, may be made without departing from the essential characteristics of the present invention. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to explain it, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within a scope equivalent thereto should be interpreted as being included in the scope of the rights of the present invention.

100: 표시 장치
DeMUX: 디멀티플렉서 회로
BTS_DeMUX: 부트스트래핑 디멀티플렉서 회로
ABTS_DeMUX: 진보된 부트스트래핑 디멀티플렉서 회로100: Display device
DeMUX: Demultiplexer circuit
BTS_DeMUX: Bootstrapping Demultiplexer Circuit
ABTS_DeMUX: Advanced Bootstrapping Demultiplexer Circuit

Claims

A demultiplexer circuit is included that sequentially outputs a data signal supplied from a first channel of a data driver to two or more data lines arranged on a display panel.
The above demultiplexer circuit,
A first data output circuit including a first switching element electrically connected between the first channel and the first data line, turned on and off according to the voltage state of the first control node, and outputting a first data signal supplied from the first channel to the first data line when turned on, and a first switch control circuit controlling the first control node of the first switching element; and
A second data output circuit including a second switching element electrically connected between the first channel and the second data line, turned on and off according to the voltage state of the second control node, and outputting a second data signal supplied from the first channel to the second data line when turned on, and a second switch control circuit controlling the second control node of the second switching element,
After the first switch element is turned off, the second switch element is turned on, and after the second switch element is turned off, the first switch element is turned on.
The above first switch control circuit,
A first capacitor electrically connected between a first auxiliary node to which a first auxiliary signal is applied and the first control node;
A first charge control element, which supplies a first control signal having a high level voltage to the first control node, is electrically connected between the supply node to which the first control signal is supplied and the first control node, and is turned on and off by the first control signal, and is a diode-connected transistor; and
A first discharge control element is controlled by a first discharge signal, supplies the first control signal having a low level voltage to the first control node, and includes a first discharge control element that is a transistor electrically connected between the first supply node and the first control node and is turned on and off by the first discharge signal.
The above second switch control circuit,
A second capacitor electrically connected between a second auxiliary node to which a second auxiliary signal is applied and the second control node;
A second charge control element that supplies a second control signal having a high level voltage to the second control node, is electrically connected between the supply node to which the second control signal is supplied and the second control node, is turned on and off by the second control signal, and is a diode-connected transistor; and
A display device including a second discharge control element, which is controlled by a second discharge signal, supplies the second control signal having a low level voltage to the second control node, and is electrically connected between the second supply node and the second control node, and is a transistor that is turned on and off by the second discharge signal.

In the first paragraph,
Each of the first control node and the second control node,
At one point in time, a first voltage state having a low level voltage, a second voltage state having a high level voltage higher than the low level voltage, and a third voltage state having a high level voltage boosted than the high level voltage,
A display device in which the voltage state changes in the order of the first voltage state, the second voltage state, the third voltage state, the second voltage state, and the first voltage state.

In the second paragraph,
After the point in time when the first control node starts to change from the second voltage state to the first voltage state,
The second control node is a display device that starts changing from the first voltage state to the second voltage state.

delete

In the first paragraph,
A display device wherein the first switching element and the second switching element are oxide transistors.

In the first paragraph,
The high level voltage period of the first auxiliary signal overlaps with the high level voltage period of the first control signal, and the high level voltage period of the first discharge signal does not overlap with the high level voltage period of the first auxiliary signal.
A display device wherein the high level voltage period of the second auxiliary signal overlaps with the high level voltage period of the second control signal, and the high level voltage period of the second discharge signal does not overlap with the high level voltage period of the second auxiliary signal.

In the first paragraph,
The high level voltage period of the second control signal overlaps with the high level voltage period of the first discharge signal,
A display device in which the high level voltage period of the first control signal overlaps the high level voltage period of the second discharge signal.

In the first paragraph,
The above first discharge control element maintains a turn-on state while the second switching element is turned on,
A display device in which the second discharge control element maintains a turn-on state while the first switching element is turned on.

In the first paragraph,
Between the time when the first auxiliary signal is polled and the time when the second control signal rises, the first discharge signal rises,
A display device in which the second discharge signal rises between the time when the second auxiliary signal is polled and the time when the first control signal rises.

In the first paragraph,
When the above first discharge signal rises,
A display device in which the first control node is voltage-polled and the second control node maintains a low level voltage.

In the first paragraph,
The above display panel includes an active area, which is an image display area, and a non-active area, which is an outer area of the active area.
The above demultiplexer circuit is a display device arranged in the non-active area.

In Article 12,
The above non-active region is,
A pad area to which the first channel of the above data driver is electrically connected,
A link area is provided in which a first data link line is electrically connected to the first channel through the pad area,
The above demultiplexer circuit is a display device that electrically connects a selected one of the two or more data lines arranged in the active area to the first data link line.

In Article 12,
The above data driver is a display device mounted on a circuit film electrically connected to the non-active area.

A switch element that, when turned on, outputs a data signal supplied from a data driver to a data line; and
A switch control circuit for controlling a control node of the above switch element is included,
The above switch control circuit,
A capacitor electrically connected between an auxiliary node to which an auxiliary signal is applied and a control node of the switch element,
A charge control element that supplies a control signal having a high level voltage to the control node of the switch element,
A discharge control element controlled by a discharge signal and including a discharge control element supplying the control signal having a low level voltage to the control node of the switch element,
The high level voltage period of the above auxiliary signal overlaps with the high level voltage period of the above control signal,
A data output circuit in which the high level voltage period of the above discharge signal does not overlap with the high level voltage period of the above auxiliary signal.

In Article 15,
The above charge control element is a diode-connected transistor, electrically connected between a supply node to which the control signal is supplied and the control node, and turned on and off by the control signal.
The above discharge control element is a data output circuit which is a transistor electrically connected between the supply node and the control node and turned on and off by the discharge signal.

delete

In Article 15,
The above control node,
A first voltage state having a low level voltage of the above control signal,
A second voltage state having a high level voltage of the above control signal,
having one of the third voltage states having a boosting voltage equal to the high level voltage of the auxiliary signal at the high level voltage of the control signal;
A data output circuit in which the voltage state changes in the order of the first voltage state, the second voltage state, the third voltage state, the second voltage state, and the first voltage state.

In Article 15,
The above data output circuit is a data output circuit placed in a non-active area of the display panel.