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KR102750642B1 - 막-전극 접합체의 제조 방법 및 그로부터 제조된 막-전극 접합체 - Google Patents

막-전극 접합체의 제조 방법 및 그로부터 제조된 막-전극 접합체 Download PDF

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KR102750642B1
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김용민
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기아 주식회사
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Abstract

막-전극 접합체의 제조 방법에 있어서, 적층 구조체를 형성하는 단계, 및 상기 적층 구조체를 건조 및 열처리하는 단계를 포함할 수 있다.
상기 적층 구조체를 형성하는 단계는, 이형 필름을 준비하는 단계; 상기 이형 필름의 일 표면에 제1 전극 슬러리를 코팅하여 애노드층을 형성하는 단계; 상기 애노드층의 표면에 다공성 지지체층을 적층하는 단계; 및 상기 다공성 지지체층의 표면에 제2 전극 슬러리를 코팅하여 캐소드층을 형성하는 단계;를 포함할 수 있다.

Description

막-전극 접합체의 제조 방법 및 그로부터 제조된 막-전극 접합체{Method for manufacturing membrane-electrode assembly and membrane-electrode assembly prepared therefrom}
본 발명은 막-전극 접합체의 제조 방법 및 그로부터 제조된 막-전극 접합체에 관한 것이다.
연료전지는 막-전극 접합체(MEA: Membrane-Electrode Assembly)를 사이에 두고 이의 양측에 세퍼레이터(분리판 또는 바이폴라 플레이트)를 배치하여 구성될 수 있다. 이러한 연료전지는 다수 매로서 연속적으로 배열되어, 연료전지 스택(Stack)으로 구성될 수 있다.
특히, 연료전지의 핵심부품인 막-전극 접합체는, 통상적으로 3-레이어(3-layer) 구조로서, 고분자 전해질층을 사이에 두고 그 고분자 전해질층의 일면에 애노드 촉매 전극층이, 다른 일면에 캐소드 촉매 전극층이 형성될 수 있다.
이러한 3-레이어 구조의 막-전극 접합체를 제조하는 방식으로 데칼 전사법(Decal transfer method)과 직접 코팅법(Direct Coating)을 예로 들 수 있다.
우선, 데칼 전사법은, 이형 필름의 표면에 제조된 촉매 슬러리를 코팅 후 건조하여 촉매 전극층을 형성하고, 고분자 전해질막층의 양면으로 각각의 촉매 전극층이 형성된 이형 필름을 적층한 다음, 롤 라미네이팅 공법(고온 및 고압의 열 압착)을 이용하여 촉매 전극층을 고분자 전해질막층의 양면에 전사시켜 접합(합지)하고, 이형 필름을 촉매 전극층으로부터 박리하여 3-레이어 구조의 막-전극 접합체를 제조한다. 즉, 데칼 전사법은 캐소드, 애노드 및 전해질막층 각각을 제조한 후에 최종적으로 열 압착하여 접합하여 막-전극 접합체를 제조하는 방식이다.
이와 같은 데칼 전사법은, 각 요소마다 부자재 사용이 많고, 각 공정별 수율이 다르기 때문에 원가가 높은 단점이 있다. 또한 각 요소(캐소드, 애노드, 전해질막층) 계면이 발생하여 저항이 발생하고, 이는 연료전지 성능과 내구를 감소시키는 단점이 있다. 특히, 원가 절감과 성능 개선을 위해 전해질막층의 박막화에 따라, 전해질막층에 전극을 접합하는 것에 한계를 보이고 있다.
한편, 직접 코팅법은, 제조된 촉매 슬러리를 고분자 전해질층 위에 직접 코팅 및 건조하여 애노드를 형성한 후, 고분자 전해질막층의 반대면에 이형 필름(Release film or Separate film)을 제거하고 캐소드를 직접 코팅 및 건조한다. 즉, 직접 코팅법은 전해질층 양면에 캐소드와 애노드를 직접 발라서 막-전극 접합체를 제조하는 방식이다.
이와 같은 직접 코팅법은, 전극 슬러리에 포함된 물과 유기용매에 의해 직접 코팅되는 전해질층이 급격히 팽창할 수 있다. 따라서, 건조를 통해 용매를 제거 시 팽창되었던 이오노머의 구조가 조밀하게 변하므로 직접 코팅한 부분과 하지 않은 부분에 변형(즉, 크랙)이 발생하게 되는 문제점이 있다. 뿐만 아니라, 전해질막층의 한면에 전극을 코팅한 후 반대면에 다른 전극을 코팅할 때 이형 필름을 벗겨내게 되고, 이 때 전해질막층이 극도로 휘어지면서 제조 공정성이 떨어지는 문제점이 있다. 또한, 촉매 전극층으로부터 박리되는 이형 필름은 마찰력에 의해 주름지도록 밀려나게 되고, 이와 같은 밀림 현상의 발생 시에는 일부 촉매 전극층이 이형 필름으로부터 완전히 분리되지 못한 채 이형 필름에 코팅된 상태로 남게 됨과 함께, 고분자 전해질막층에 전사된 촉매 전극층의 표면에 미시적인 변형이 발생한다. 따라서, 종래의 막-전극 접합체 제조 장치는, 이러한 촉매 전극층의 불완전 전사와 표면 변형으로 인해, 막-전극 접합체를 이용해 제조한 연료전지의 내구성과 성능이 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 막-전극 접합체의 각 층(layer) 간의 계면 발생을 최소화하여 성능 및 내구를 개선하는 것에 그 목적이 있다.
또한, 제조되는 막-전극 접합체의 전극 크랙이 감소 및 이형 필름(또는, 이형지) 박리 시 발생할 수 있는 구조적 변형 감소를 제공하는 것을 목적으로 한다.
또한, 더 적은 공정 수에 의한 제조 수율의 개선 및 막-전극 접합체의 초박막화 실현에 따른 연료 전지의 성능 개선 및 원가 절감을 그 목적으로 한다.
상기 과제를 달성하기 위한 본 발명에 따른 막-전극 접합체의 제조 방법은,
적층 구조체를 형성하는 단계, 및 상기 적층 구조체를 건조 및 열처리하는 단계를 포함하고, 상기 적층 구조체를 형성하는 단계는, 이형 필름을 준비하는 단계; 상기 이형 필름의 일 표면에 제1 전극 슬러리를 코팅하여 애노드층을 형성하는 단계; 상기 애노드층의 표면에 다공성 지지체층을 적층하는 단계; 및 상기 다공성 지지체층의 표면에 제2 전극 슬러리를 코팅하여 캐소드층을 형성하는 단계;를 포함할 수 있다.
상기 애노드층 및 상기 캐소드층은 촉매 및 이오노머를 포함하고, 상기 다공성 지지체층은 복수의 기공(pore)이 형성된 다공성 구조(porous structure)를 가지고, 상기 촉매의 크기는 상기 다공성 지지체층의 기공의 크기 보다 클 수 있다.
상기 애노드층의 표면에 다공성 지지체층을 적층하는 단계는, 상기 다공성 지지체층과 접하는 상기 애노드층의 계면의 이오노머가 상기 다공성 지지체층의 기공으로 함침됨으로써 전해질 지지체층을 형성하는 것을 포함할 수 있다.
상기 캐소드층을 형성하는 단계는, 상기 전해질 지지체층과 접하는 상기 캐소드층의 계면의 이오노머가 상기 전해질 지지체층의 기공으로 침투됨으로써 전해질막층을 형성하는 것을 포함할 수 있다.
상기 캐소드층을 형성하는 단계는, 상기 전해질 지지체층의 표면에 상기 제2 전극 슬러리를 연속 코팅 또는 패턴 코팅하여 수행될 수 있다.
상기 다공성 지지체층은 팽창된 폴리테트라플루오로에틸렌 (expanded polytetrafluoroethylene, ePTFE)를 포함할 수 있다.
상기 적층 구조체를 건조 및 열처리하는 단계는, 상기 적층 구조체를 건조한 후에 열처리할 수 있다.
상기 적층 구조체를 형성하는 단계 전에, 촉매 및 이오노머를 혼합 및 분산하여 제1 전극 슬러리를 제조하는 단계를 더 포함할 수 있다.
상기 제1 전극 슬러리에서 상기 이오노머의 함량(wt%)은 상기 촉매의 함량(wt%)과 동일하거나 그 이상일 수 있다.
상기 이오노머의 함량(wt%)은 상기 촉매의 함량(wt%)의 1.5 배 이상일 수 있다.
상기 적층 구조체를 형성하는 단계 전에, 촉매 및 이오노머를 혼합 및 분산하여 제2 전극 슬러리를 제조하는 단계를 더 포함할 수 있다.
상기 제2 전극 슬러리에서 상기 이오노머의 함량(wt%)은, 상기 촉매의 함량(wt%)과 동일하거나 그 이상일 수 있다.
상기 애노드층 및 상기 캐소드층은 동일한 종류의 이오노머를 포함할 수 있다.
상기 애노드층의 크기는 상기 캐소드층의 크기보다 클 수 있다.
상기 전해질막층의 크기는 상기 애노드층의 크기보다 클 수 있다.
또한, 상기 제조 방법으로부터 제조된 막-전극 접합체로서, 캐소드층; 애노드층; 및 상기 캐소드층 및 상기 애노드층 사이에 배치되고, 상기 캐소드층 및 상기 애노드층의 이오노머가 내부에 함침된 전해질막층;을 포함할 수 있다.
상기 막-전극 접합체의 두께는 10 μm 내지 50 μm일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 몇몇 실시예에 따른 막-전극 접합체의 제조 방법 및 그로부터 제조된 막-전극 접합체에 따르면, 막-전극 접합체의 각 층 간의 계면 발생을 최소화하고, 애노드층에 포함된 과량의 이오노머가 전해질층에 함침되어 연료전지 성능 및 내구성을 향상시킬 수 있고, 그 결과 막-전극 접합체의 초박막화를 실현할 수 있다.
또한, 막-전극 접합체의 전극 크랙이 감소할 수 있고, 제조 공정 시 사용되는 이형 필름의 사용을 최소화하여 원가 절감 및 이형 필름 박리 시 발생할 수 있는 구조적 변형이 감소할 수 있다.
또한, 적은 공정수에 의한 제조 수율의 개선 및 에너지 절약뿐만 아니라, 초박막 막-전극 접합체의 제조에 따라 원가 절감 및 연료 전지의 전체 성능의 개선을 제공할 수 있다.
본 발명의 효과는 이상에서 언급한 효과로 한정되지 않는다. 본 발명의 효과는 이하의 설명에서 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법의 과정을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 막-전극 접합체의 제조 방법을 나타내는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법의 과정을 개략적으로 나타내는 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 막-전극 접합체를 제조하는 제조 장치를 나타내는 도면이다.
도 6의 (a) 및 (b)는 데칼 전사법에 따라 제조된 막-전극 접합체에서 전극을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 “포함하다(comprises)”및/또는 "가지다(include)"는 언급된 구성요소, 특징, 숫자, 단계 및/또는 동작 이외에 하나 이상의 다른 구성요소, 특징, 숫자, 단계 및/또는 동작의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
달리 명시되지 않는 한, 본 명세서에서 사용된 성분, 반응 조건, 폴리머 조성물 및 배합물의 양을 표현하는 모든 숫자, 값 및/또는 표현은, 이러한 숫자들이 본질적으로 다른 것들 중에서 이러한 값을 얻는 데 발생하는 측정의 다양한 불확실성이 반영된 근사치들이므로, 모든 경우 "약"이라는 용어에 의해 수식되는 것으로 이해되어야 한다. 또한, 본 기재에서 수치범위가 개시되는 경우, 이러한 범위는 연속적이며, 달리 지적되지 않는 한 이러한 범 위의 최소값으로부터 최대값이 포함된 상기 최대값까지의 모든 값을 포함한다. 더 나아가, 이러한 범위가 정수를 지칭하는 경우, 달리 지적되지 않는 한 최소값으로부터 최대값이 포함된 상기 최대값까지를 포함하는 모든 정수가 포함된다.
본 명세서에 있어서, 범위가 변수에 대해 기재되는 경우, 상기 변수는 상기 범위의 기재된 종료점들을 포함하는 기재된 범위 내의 모든 값들을 포함하는 것으로 이해될 것이다. 예를 들면, "5 내지 10"의 범위는 5, 6, 7, 8, 9, 및 10의 값들뿐만 아니라 6 내지 10, 7 내지 10, 6 내지 9, 7 내지 9 등의 임의의 하위 범위를 포함하고, 5.5, 6.5, 7.5, 5.5 내지 8.5 및 6.5 내지 9 등과 같은 기재된 범위의 범주에 타당한 정수들 사이의 임의의 값도 포함하는 것으로 이해될 것이다. 또한 예를 들면, "10% 내지 30%"의 범위는 10%, 11%, 12%, 13% 등의 값들과 30%까지를 포함하는 모든 정수들뿐만 아니라 10% 내지 15%, 12% 내지 18%, 20% 내지 30% 등의 임의의 하위 범위를 포함하고, 10.5%, 15.5%, 25.5% 등과 같이 기재된 범위의 범주 내의 타당한 정수들 사이의 임의의 값도 포함하는 것으로 이해될 것이다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 따른 막-전극 접합체(MEA: Membrane-Electrode Assembly)의 제조 방법 및 과정을 나타내는 순서도 및 개략적인 도면이다.
우선, 도 1을 참조하면, 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법은, 적층 구조체(Laminated structure)를 형성하는 단계(S10 내지 S40) 및 적층 구조체를 건조 및 열처리하는 단계(S50)를 포함할 수 있다. 보다 자세하게, 적층 구조체를 형성하는 단계는 이형 필름을 준비하는 단계(S10), 이형 필름의 일 표면(Surface)에 제1 전극 슬러리를 코팅하여 애노드층(Anode layer)을 형성하는 단계(S20), 애노드층의 표면에 다공성 지지체층(Porous support layer)을 적층하는 단계(S30) 및 전해질층의 표면에 제2 전극 슬러리를 코팅하여 캐소드층(Cathode Layer)을 형성하는 단계(S40)를 포함할 수 있다.
이와 같은 적층 구조체를 형성하는 단계(S10 내지 S40)는, 통상적인 막-전극 접합체의 제조 방법에서 적어도 3개의 이형 필름의 사용이 필요한 것과 달리, 각 단계(S10 내지 S40) 마다 이형 필름의 사용이 필요하지 않고, 최소 하나의 이형 필름을 사용(S10)하여 적층 구조체를 형성할 수 있다. 이에 따라, 제조 공정의 단순화할 수 있고, 필요한 부자재량을 감소시킬 뿐만 아니라 연속 공정(Continuous process)이 가능하다.
또한, 통상적으로 각각의 층을 형성하기 위한 공정 단계마다 수율이 달라 최종 제조되는 막-전극 접합체의 제조 수율이 낮은 반면에, 본 발명에 따른 막-전극 접합체 제조 방법은 적은 공정수로 인하여 제조 수율이 우수하다.
한편, 캐소드층을 형성하는 단계(S40)는 예를 들어, 다공성 지지체층에 제2 전극 슬러리를 연속 코팅 또는 패턴 코팅하여 수행될 수 있으나, 이에 한정되는 것은 아니고 다양한 방식으로 코팅될 수 있다.
본 발명의 구별되는 특징은, 적층 구조체를 형성하는 공정(S10 내지 S40) 후에, 용매를 제거하기 위해 건조를 수행한다는 점이다. 즉, 통상의 막-전극 접합체 제조 방법(예를 들어, 데칼 전사법)의 경우, 적층 구조체를 형성하는 각각의 공정(S20 내지 S40) 사이에 건조 공정을 수행하지만, 본 발명의 경우, 적층 구조체를 형성(S20 내지 S40)한 뒤에 건조 공정(S50)을 수행할 수 있다.
따라서, 각 층에 포함되는 이오노머(Ionomer)의 수축 또는 팽창으로 인한 접합 공정(즉, 코팅 또는 적층)의 방해가 방지된다. 즉, 본 발명에서 각 층을 형성하는 단계(S20 내지 S40)에서, 이미 젖어있는 상태(wet)이므로 각 층에 포함되는 이오노머가 팽창되어 있는 상태이고, 이에 따라 각 층은 계면 저항(Interface resistance) 발생 없이 패킹(Packing)(또는, 스태킹(Stacking))될 수 있다. 반면에, 통상의 막-전극 접합체 제조 방법에서는, 각 층에 분산되는 이오노머가 벌크한(Bulky) 형태로 팽창되어 있고, 건조한 상태에서는 서로 엉켜 복잡한 사슬 구조를 이룰 수 있다. 이에 따라, 젖어있는 상태와 건조한 상태를 반복할 시, 각 층의 계면 사이에 미세한 공간이 형성되고 계면 저항이 증가할 수 있다.
정리하면, 개별적인 건조 공정을 수행하는 경우에는 각 층의 구조 변형, 각 층 사이의 미세 공간 형성 및 계면 저항이 발생할 수 있고, 결과적으로는 제조되는 막-전극 접합체의 성능 및 내구성의 감소를 야기할 수 있지만, 본 발명은 각 층의 형성 단계마다 건조할 필요 없이 적층 구조체를 일회 건조함으로써 각 층의 구조 변형 및 두께 방향의 저항(즉, 계면 저항)을 감소시켜 최종적으로 제조되는 막-전극 접합체의 성능 및 내구성을 개선시키고, 궁극적으로 박막 형태 또는 초박막 형태의 막-전극 접합체를 제조할 수 있다. 뿐만 아니라, 전체 공정에서 건조 공정의 수를 절감함으로써 제조 수율이 증가하고 각 공정에 필요한 부자재를 줄일 수 있다.
보다 구체적으로, 직접 코팅법(또는, 다중 코팅법)에 따라 형성된 층의 수축 또는 팽창으로 인한 크랙(Crack) 또는 주름의 발생 가능성이 높지만, 본 발명에 따른 막-전극 접합체 제조 방법은 이와 같은 크랙 및 주름의 발생을 현저하게 감소시킬 수 있다. 즉, 본 발명에서는, 유체 상태의 전극 슬러리(S20 및 S40)를 도포하여 형성된 전극 구조체를 함께 건조하므로, 균일한 수축 팽창력을 보이기 때문에 크랙 또는 주름의 발생을 줄일 수 있다. 따라서, 제조되는 막-전극 접합체의 품질, 성능 및 내구가 향상될 수 있다.
한편, 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법에서 적층 구조체를 건조 및 열처리하는 단계(S50)는, 적층 구조체를 건조한 후에 열처리할 수 있지만, 이에 한정되는 것은 아니다. 즉, 형성된 적층 구조체는 예를 들어, 동시에 건조 및 열처리 공정이 수행될 수 있다. 이와 같은 열처리 공정은, 적층 구조체의 각 층 사이의 접합을 더욱 견고하게 할 수 있다.
이어서, 도 2를 참조하여, 본 발명의 일 실시예에 따른 막-전극 접합체의 제조 방법에서의 각 과정을 자세하게 설명한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 적층 구조체의 형성 공정(도 1의 S10 내지 S40 참조)에서 애노드층(220) 및 캐소드층(240)은 촉매(201) 및 이오노머(205)를 포함할 수 있고, 상기 다공성 지지체층(300)은 복수의 기공(pore)이 형성된 다공성 구조(porous structure)를 가질 수 있다. 또한, 본 발명에서 촉매(201)의 크기는 다공성 지지체층(300)의 기공의 크기 보다 클 수 있다.
따라서, 이형 필름(100)의 일 표면에 애노드층(220)을 형성하는 단계(S20) 후에, 애노드층(220)의 표면에 다공성 지지체층(300)을 적층하는 단계(S30)에서, 다공성 지지체층(300)과 접하는 애노드층(220)의 계면의 이오노머(205)는, 다공성 지지체층(300)의 기공으로 함침(Impregnation)될 수 있다. 즉, 애노드층(220) 위에 다공성 지지체층(300)이 배치됨으로써, 애노드층(220)의 이오노머(205) 일부가 다공성 지지체층(300)의 기공에 모세관 현상(Capillary phenomenon)을 통해 흡수되므로, 이와 같은 애노드층(220)의 이오노머(205)의 함침이 수행될 수 있다. 그 결과, 애노드층(220)의 이오노머(205) 일부가 함침된 전해질 지지체층(310)이 형성될 수 있다.
한편, 애노드층(220)에 포함되는 촉매(201)의 크기가 다공성 지지체층(300)의 기공의 크기 보다 크기 때문에, 촉매(201)는 애노드층(220)에서 다공성 지지체층(300)의 내부로 이동하지 못한다.
또한, 캐소드층(240)을 형성하는 단계(S40)에서, 앞서 제조된 전해질 지지체층(310)과 접하는 캐소드층(240)의 계면의 이오노머(205)가, 전해질 지지체층(310)의 기공으로 침투될 수 있다. 즉, 캐소드층(240)의 이오노머(205) 일부가 표면 장력(Surface tension)에 의해 전해질 지지체층(310)의 기공을 채우며 흡수되므로, 이와 같은 캐소드층(240)의 이오노머(205)의 침투가 수행될 수 있다. 그 결과, 캐소드층(240)의 이오노머(205) 일부가 침투된 전해질막층(320)이 형성될 수 있다. 이와 같은 캐소드층을 형성하는 단계(S40)는 예를 들어, 앞서 설명한 것과 같이, 전해질 지지체층(310)에 제2 전극 슬러리를 연속 코팅 또는 패턴 코팅하는 방식으로 수행될 수 있다.
한편, 전해질 지지체층(310)으로 침투되지 않고 남은 이오노머(205)는 캐소드층(240) 및 제조된 전해질막층(320) 사이에서 전극의 이오노머 역할을 할 수 있다. 또한, 캐소드층(240)에 포함되는 촉매(201)의 크기가 전해질 지지체층(310)의 기공의 크기 보다 크기 때문에, 촉매(201)는 캐소드층(240)에서 전해질 지지체층(310)의 내부로 이동하지 못하고, 이오노머(205)만 전해질 지지체층(310)에 선택적으로 침투될 수 있다.
보다 구체적으로, 캐소드층(240)을 형성하는 단계(S40)에서 전해질 지지체층(310)을 침투하여 전해질막층(320)을 형성하는 이오노머(205)는, 앞서 애노드층(220)의 표면에 다공성 지지체층(300)을 적층하는 단계(S30)에서 형성된 전해질 지지체층(310)에 기 함침된 이오노머(205)와 맞닿을 수 있다. 이에 따라, 다공성 지지체층(300)의 기공은 애노드층(220) 및 캐소드층(240)로부터 유래한 이오노머(205)로 채워짐으로써, 이오노머(205)가 내부에 함침된 전해질막층(320)이 형성될 수 있다.
한편, 본 발명의 일 실시예에 따른 다공성 지지체층(300)은 예를 들어, 팽창된 폴리테트라플루오로에틸렌(expanded polytetrafluoroethylene, ePTFE)를 포함할 수 있다. 이에 따라, 앞서 설명한 형성 공정(도 1의 S10 내지 S40 참조)에 따라 제조되는 적층 구조체에 포함된 전해질막층(320)이 팽창된 폴리테트라플루오로에틸렌(ePTFE)을 포함함으로써, 막-전극 접합체의 인장 강도가 개선되고, 치수의 변화가 방지될 수 있다.
한편, 연료 전지의 내구성을 향상시키기 위해, 다공성 지지체층(300), 전해질 지지체층(310) 또는 전해질막층(320)은 팽창된 폴리테트라플루오로에틸렌(ePTFE) 이외에 다른 물질의 포함을 배제하는 것은 아니다.
도 3 및 도 4는 각각 본 발명의 다른 실시예에 따른 막-전극 접합체의 제조 방법 및 과정을 나타내는 순서도 및 개략적인 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
우선, 도 3을 참조하면, 본 발명의 다른 실시예에 따른 적층 구조체를 형성하는 단계(S10 내지 S40) 전에, 촉매 및 이오노머를 혼합 및 분산하여 전극 슬러리를 제조하는 단계(S2)를 더 포함할 수 있다. 이와 같이 전극 슬러리를 제조하는 단계(S2)는 예를 들어, 제1 전극 슬러리를 제조하는 단계를 포함할 수 있다. 또한, 본 발명의 또 다른 실시예에서 전극 슬러리를 제조하는 단계(S2)는 제1 전극 슬러리 및 제2 전극 슬러리를 각각 제조하는 단계를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 적층 구조체의 형성(S10 내지 S40) 전에, 촉매 및 이오노머를 혼합 및 분산하여 제1 전극 슬러리를 제조(S20)하고, 애노드층의 표면에 다공성 지지체층을 적층하는 단계(S30) 후에 촉매 및 이오노머를 혼합 및 분산하여 제조한 제2 전극 슬러리를 전해질 지지체층에 코팅하여 캐소드층을 형성(S40)할 수 있다.
따라서, 통상의 막-전극 접합체 제조 방법(예를 들어, 데칼 전사법 또는 직접 코팅법)에서 각 층을 제조하기 위해 캐소드층 형성을 위한 전극 슬러리의 분산, 애노드층 형성을 위한 전극 슬러리의 분산, 그리고 전해질막층 형성을 위한 이오노머의 분산 등 최소 3번의 용매 분산 공정이 필요한 것과 달리 2번의 용매 분산(예를 들어, 제1 전극 슬러리 및 제2 전극 슬러리 제조)으로 막-전극 접합체를 제조할 수 있다. 따라서, 공정 수의 감소에 따라 제조 수율이 향상될 수 있고, 부자재 및 비용이 절감될 수 있다.
이어서, 도 4를 참조하면, 발명의 다른 실시예에 따른 막-전극 접합체의 제조 방법은, 준비된 이형 필름(100)의 일 표면에 애노드층(220)을 형성하는 단계 전에, 촉매(201) 및 이오노머(205)를 혼합 및 분산하여 전극 슬러리를 제조하는 단계(도 3의 S2 참조)를 더 포함할 수 있다.
한편, 본 발명에 따른 제1 전극 슬러리에서 이오노머(205)의 함량(wt%)은 촉매(201)의 함량(wt%)과 동일하거 그 이상일 수 있다. 예를 들어, 촉매(201) 보다 과량의 이오노머(205)가 제1 전극 슬러리에 포함되어 애노드층(220)을 형성할 수 있다. 바람직하게, 이와 같은 이오노머(205)의 함량(wt%)은 촉매(201)의 함량(wt%)의 1.5 배 이상일 수 있다.
한편, 앞서 설명한 것과 같이, 본 발명에 따른 또 다른 실시예에서 적층 구조체를 형성하는 단계(S10 내지 S40) 전에, 촉매(201) 및 이오노머(205)를 혼합 및 분산하여 제2 전극 슬러리를 제조하는 단계도 함께 수행될 수 있다.
이와 같은 제2 전극 슬러리에서 이오노머(205)의 함량(wt%)은, 촉매(201)의 함량(wt%)과 동일하거나 그 이상일 수 있다. 즉, 제2 전극 슬러리에서 이오노머(205) 및 촉매(201)의 함량(mol) 비율은 1: 1이거나, 이오노머(205)가 촉매(201) 보다 과량으로 포함될 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 막-전극 접합체를 제조하는 제조 장치를 나타내는 도면이다.
도 5를 참조하면, 앞서 설명한 것과 같이, 본 발명의 몇몇 실시예에 따른 막-전극 접합체의 제조 방법은, 준비된 이형 필름(100)의 일 표면에 제1 전극 슬러리를 코팅하여 애노드층(220)을 형성하는 단계(도 1의 S10 및 S20 참조), 애노드층(220)의 표면에 다공성 지지체층(300)(예를 들어, ePTFE)을 적층하여(도 1의 S30 참조) 전해질 지지체층(도 4의 310 참조)을 형성하는 단계 및 전해질 지지체층(310)의 표면에 제2 전극 슬러리를 코팅하여(도 1의 S40 참조) 캐소드층(240) 및 전해질막층(도 4의 320 참조)을 형성하는 단계가 수행되어 적층 구조체가 형성될 수 있다. 이와 같은 적층 구조체는 이동하여 건조로(50)를 통과함으로써 건조(도 1의 S50 참조)될 수 있다. 또한, 건조 공정에서 각 층(220, 240 및 320)의 접합을 견고하기 위해 열처리 또한 함께 수행될 수 있다(S50).
따라서, 각 단계(S10 내지 S40) 마다 이형 필름의 사용이 필요하지 않고, 적은 이형 필름(100)(예를 를 사용(S10)하여 적층 구조체(220, 240 및 320)를 형성할 수 있다. 이에 따라, 제조 공정의 단순화할 수 있으므로 필요한 부자재량을 감소시킬 수 있다.
또한, 도 5에 도시된 것과 같이, 각 층(220, 240 및 320)을 따로 제조한 뒤에 접합하는 공정이 필요하지 않아, 막-전극 접합체의 연속 공정이 가능하다.
한편, 본 발명의 몇몇 실시예에 따라 제조된 막-전극 접합체에서 애노드층(220) 및 캐소드층(240)은 동일한 종류의 이오노머를 포함할 수 있다. 이에 따라, 형성되는 전해질막층(320)에는 애노드층(220) 및 캐소드층(240)의 이오노머와 동일한 종류의 이오노머를 포함할 수 있다. 한편, 막-전극 접합체의 성능 향상을 위해 다른 종류의 이오노머가 포함되는 것을 배제하는 것은 아니다.
또한, 도 5에 도시된 것과 같이, 본 발명의 몇몇 실시예에 따라 제조된 막-전극 접합체에서 애노드층(220)의 크기는 캐소드층(240)의 크기보다 클 수 있다. 또한, 다공성 지지체층(300)(예를 들어, ePTFE)의 크기는 이와 같은 애노드층(220)의 크기보다 클 수 있다. 즉, 상대적으로 저렴하고 구하기 쉬운 다공성 지지체층(300)(예를 들어, ePTFE)을 가장 크게, 귀금속(예를 들어, 백금(Pt)) 또는 희토류가 포함되는 애노드층(220) 및 캐소드층(240)을 상대적으로 작게 형성할 수 있다. 이와 함께, 캐소드층(240)을 애노드층(220) 보다 상대적으로 작게 형성함으로써 귀금속(예를 들어, 백금(Pt))의 사용량을 보다 절감할 수 있고, 그 결과 막-전극 접합체의 생산 원가를 절감할 수 있다.
또한, 앞서 설명한 것과 같이, 본 발명의 몇몇 실시예에 따라 제조된 막-전극 접합체는, 각 층(220, 240 및 320) 간의 계면 발생을 최소화할 수 있으므로, 전체 막-전극 접합체의 두께는 10 μm 내지 50 μm일 수 있다. 또한, 본 발명의 제조 방법에 따라 15 μm 이하, 즉, 예를 들어 10 μm 내지 15 μm의 박막 형태 또는 초박막 형태의 막-전극 접합체를 제조할 수 있다.
도 6의 (a) 및 (b)는 데칼 전사법에 따라 제조된 막-전극 접합체에서 전극을 나타내는 도면이다.
우선, 도 6의 (a)를 참조하면, 종래의 데칼 전사법에 따라 전극층(애노드층 또는 캐소드층)을 코팅하기 전의 전해질막층의 표면이 도시된다. 도 6의 (a)에는 왼쪽부터 차례대로 10 μm, 15 μm 및 20 μm의 전해질막층의 표면이 도시된다.
이어서, 도 6의 (b)를 참조하면, 도 6의 (a)의 각 전해질막층의 표면에 통상의 데칼 전사법을 수행하여 전극층을 전사한 결과가 도시된다. 도 6의 (a)에 도시된 것과 같이, 전극 미전사 영역(옅은 부분)이 발생한 것을 알 수 있다. 보다 구체적으로, 실험을 통해 두께가 10 μm인 전해질막층의 표면에 전극을 열압착 하는 경우에, 전극의 대부분이 접합되지 않음을 알 수 있었다. 또한, 두께가 15 μm인 전해질막층의 표면에 전극을 열압착하는 경우 대부분이 접합되지 않으나, 두께가 10 μm인 전해질막층의 표면 보다는 전극의 전사가 소폭 개선된 것을 알 수 있다. 따라서, 두께가 20 μm 이상인 전해질막층의 표면에 전극을 열압착하여야 거의 미전사 영역 없이 전극이 접합될 수 있음을 알 수 있다. 따라서, 막-전극 접합체의 성능 발휘를 위해, 기존의 데칼 전사법으로는 20 μm 이하의 막-전극 접합체를 제조하지 못하는 반면에, 본 발명에 따른 막-전극 접합체의 제조 방법의 경우는 적어도 15 μm 이하, 바람직하게는 10 μm 이하의 두께를 가지는 막-전극 접합체를 제조함으로써, 박막 형태 또는 초박막 형태의 막-전극 접합체를 제조할 수 있음을 알 수 있었다.
결론적으로, 개별적인 건조 공정을 수행하는 경우에는 각 층의 구조 변형, 각 층 사이의 미세 공간 형성 및 계면 저항이 발생하는 것과 달리, 본 발명의 제조 방법에 따라 제조되는 막-전극 접합체는 각 층의 형성 단계마다 건조할 필요 없이 먼저 형성된 적층 구조체를 건조함으로써 각 층의 구조 변형 및 두께 방향의 저항(즉, 계면 저항)을 감소시켜 견고하게 접합된 막-전극 접합체를 제조할 수 있음을 알 수 있다. 이와 같이 제조된 막-전극 접합체는 성능 및 내구성의 개선뿐만 아니라, 전체 공정에서 건조 공정의 수를 절감함으로써 제조 수율이 증가하고 각 공정에 필요한 부자재를 줄일 수 있는 경제적 효과도 얻을 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
50: 건조로 100: 이형 필름
201: 촉매 205: 이오노머
220: 애노드층 240: 캐소드층
300: 다공성 지지체층 310: 전해질 지지체층
320: 전해질막층

Claims (16)

  1. 막-전극 접합체의 제조 방법으로서,
    적층 구조체를 형성하는 단계, 및
    상기 적층 구조체를 형성한 후에 이를 건조 및 열처리하는 단계를 포함하고,
    상기 적층 구조체를 형성하는 단계는,
    이형 필름을 준비하는 단계;
    상기 이형 필름의 일 표면에 제1 전극 슬러리를 코팅하여 애노드층을 형성하는 단계;
    상기 애노드층의 표면에 다공성 지지체층을 적층하는 단계; 및
    상기 다공성 지지체층의 표면에 제2 전극 슬러리를 코팅하여 캐소드층을 형성하는 단계;를 포함하고,
    상기 애노드층을 형성하는 단계와 상기 캐소드층을 형성하는 단계는 별도의 건조 과정없이 진행되는, 막-전극 접합체의 제조 방법.
  2. 제 1항에 있어서,
    상기 애노드층 및 상기 캐소드층은 촉매 및 이오노머를 포함하고,
    상기 다공성 지지체층은 복수의 기공(pore)이 형성된 다공성 구조(porous structure)를 가지고,
    상기 촉매의 크기는 상기 다공성 지지체층의 기공의 크기 보다 큰, 막-전극 접합체의 제조 방법.
  3. 제 2항에 있어서,
    상기 애노드층의 표면에 다공성 지지체층을 적층하는 단계는,
    상기 다공성 지지체층과 접하는 상기 애노드층의 계면의 이오노머가 상기 다공성 지지체층의 기공으로 함침됨으로써 전해질 지지체층을 형성하는 것을 포함하는, 막-전극 접합체의 제조 방법.
  4. 제 3항에 있어서,
    상기 캐소드층을 형성하는 단계는,
    상기 전해질 지지체층과 접하는 상기 캐소드층의 계면의 이오노머가 상기 전해질 지지체층의 기공으로 침투됨으로써 전해질막층을 형성하는 것을 포함하는, 막-전극 접합체의 제조 방법.
  5. 제 4항에 있어서,
    상기 캐소드층을 형성하는 단계는,
    상기 전해질 지지체층의 표면에 상기 제2 전극 슬러리를 연속 코팅 또는 패턴 코팅하여 수행되는, 막-전극 접합체의 제조 방법.
  6. 제 1항에 있어서,
    상기 다공성 지지체층은 팽창된 폴리테트라플루오로에틸렌 (expanded polytetrafluoroethylene, ePTFE)를 포함하는 막-전극 접합체의 제조 방법.
  7. 제 1항에 있어서,
    상기 적층 구조체를 건조 및 열처리하는 단계는,
    상기 적층 구조체를 건조한 후에 열처리하는, 막-전극 접합체의 제조 방법.
  8. 제 1항에 있어서,
    상기 적층 구조체를 형성하는 단계 전에,
    촉매 및 이오노머를 혼합 및 분산하여 제1 전극 슬러리를 제조하는 단계를 더 포함하는, 막-전극 접합체의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 전극 슬러리에서 상기 이오노머의 함량(wt%)은 상기 촉매의 함량(wt%)과 동일하거나 그 이상인, 막-전극 접합체의 제조 방법.
  10. 제 8항에 있어서,
    상기 적층 구조체를 형성하는 단계 전에,
    촉매 및 이오노머를 혼합 및 분산하여 제2 전극 슬러리를 제조하는 단계를 더 포함하는, 막-전극 접합체의 제조 방법.
  11. 제 10항에 있어서,
    상기 제2 전극 슬러리에서 상기 이오노머의 함량(wt%)은, 상기 촉매의 함량(wt%)과 동일하거나 그 이상인, 막-전극 접합체의 제조 방법.
  12. 제 10항에 있어서,
    상기 애노드층 및 상기 캐소드층은 동일한 종류의 이오노머를 포함하는 막-전극 접합체의 제조 방법.
  13. 제 10항에 있어서,
    상기 애노드층의 크기는 상기 캐소드층의 크기보다 큰, 막-전극 접합체의 제조 방법.
  14. 제 13항에 있어서,
    상기 다공성 지지체층의 크기는 상기 애노드층의 크기보다 큰, 막-전극 접합체의 제조 방법.
  15. 제 1항 내지 제 14항 중 어느 한 항에 따른 제조 방법에 의해 제조된 막-전극 접합체로서,
    캐소드층;
    애노드층; 및
    상기 캐소드층 및 상기 애노드층 사이에 배치되고, 상기 캐소드층 및 상기 애노드층의 이오노머가 내부에 함침된 전해질막층;을 포함하는, 막-전극 접합체.
  16. 제 15항에 있어서,
    상기 막-전극 접합체의 두께는 10 μm 내지 50 μm인, 막-전극 접합체.
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