KR102748984B1

KR102748984B1 - 메모리 장치 및 그 동작 방법

Info

Publication number: KR102748984B1
Application number: KR1020230068327A
Authority: KR
Inventors: 차상훈; 노유환; 서승우
Original assignee: 삼성전자주식회사
Priority date: 2023-01-27
Filing date: 2023-05-26
Publication date: 2025-01-03
Anticipated expiration: 2043-05-26
Also published as: KR20240118633A

Abstract

메모리 장치 및 그 동작 방법이 개시된다. 일 실시예에 따른 메모리 장치는 복수의 메모리 뱅크들을 포함하는 메모리 뱅크부, 복수의 PIM 블록들을 포함하는 연산부, 및 메모리 뱅크부에 행 주소(row address) 및 열 주소(column address)를 공급하는 메모리 컨트롤러를 포함하고, 메모리 뱅크는 복수의 행과 복수의 열로 배열된 메모리 셀들의 어레이, 복수의 행들 중 행 주소에 대응하는 행의 데이터를 저장하는 행 버퍼(row buffer), 및 행 버퍼에 저장된 데이터 중에서, 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택하는 선택부를 포함하고, 제1 데이터 및 제2 데이터 각각이 독립적으로 PIM 블록에 전달될 수 있도록 선택부와 PIM 블록 사이에 데이터 경로(data path)가 연결될 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND AN OPERATION METHOD THEREOF}

실시예들은 메모리 장치 및 그 동작 방법에 관한 것이다.

심층 신경망(Deep Neural Network; DNN)의 활용은 AI(Artificial Intelligence)를 기반으로 한 산업 혁명으로 이어지고 있다. 심층 신경망 중 하나인 컨볼루션 신경망(Convolution Neural Network; CNN)은 예를 들어, 인간의 시신경을 모방한 영상 및 신호 처리, 객체 인식, 컴퓨터 비전 등과 같은 다양한 응용 분야들에서 폭넓게 사용되고 있다. 컨볼루션 신경망은 매우 많은 수의 행렬을 이용하여 곱셉과 덧셈을 반복하는 MAC 연산(Multiple and Accumulation)을 수행하도록 구성될 수 있다. 범용의 프로세서들을 사용하여 컨볼루션 신경망의 애플리케이션을 실행하는 경우, 연산량이 매우 많지만, 예를 들어, 두 벡터들을 내적하고 그 값들을 누적 합산하는 MAC(Multiplication and Accumulation) 연산과 같은 복잡하지 않은 연산은 프로세싱 인-메모리(PIM: Processing In Memory)을 통해 수행될 수 있다.

위에서 설명한 배경기술은 발명자가 본원의 개시 내용을 도출하는 과정에서 보유하거나 습득한 것으로서, 반드시 본 출원 전에 일반 공중에 공개된 공지기술이라고 할 수는 없다.

일 실시예에 따른 메모리 장치는 복수의 메모리 뱅크들을 포함하는 메모리 뱅크부; 및 복수의 PIM 블록들을 포함하는 연산부를 포함하고, 상기 메모리 뱅크는 복수의 행과 복수의 열로 배열된 메모리 셀들의 어레이; 상기 복수의 행들 중 행 주소에 대응하는 행의 데이터를 저장하는 행 버퍼(row buffer); 및 상기 행 버퍼에 저장된 데이터 중에서, 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택하는 선택부를 포함하고, 상기 선택부와 상기 PIM 블록 사이에 연결된 제1 데이터 경로(data path)를 통해 상기 제1 데이터가 상기 PIM 블록으로 전달되고, 상기 선택부와 상기 PIM 블록 사이에 연결된 제2 데이터 경로를 통해 상기 제2 데이터가 상기 PIM 블록으로 전달될 수 있다.

상기 열 주소는 제1 서브 열 주소 및 제2 서브 열 주소를 포함하고, 상기 제1 서브 열 주소에는 제1 열 그룹 비트(column group bit)가 할당되고, 상기 제2 서브 열 주소에는 제2 열 그룹 비트가 할당될 수 있다.

상기 선택부는 상기 제1 서브 열 주소에 기초하여, 상기 제1 데이터를 선택하는 제1 선택기; 및 상기 제2 서브 열 주소에 기초하여, 상기 제2 데이터를 선택하는 제2 선택기를 포함할 수 있다.

상기 제1 선택기와 상기 PIM 블록은 상기 제1 데이터 경로로 연결되고, 상기 제2 선택기와 상기 PIM 블록은 상기 제2 데이터 경로로 연결될 수 있다.

상기 PIM 블록은 상기 제1 선택기로부터 상기 제1 데이터를 제1 피연산자로 수신하고, 상기 제2 선택기로부터 상기 제2 데이터를 제2 피연산자로 수신하고, 상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행할 수 있다.

상기 행 주소에 대응하는 행의 데이터에는 상기 제1 피연산자와 상기 제2 피연산자가 쌍(pair)으로 배치될 수 있다.

상기 PIM 블록은 상기 제1 피연산자와 상기 제2 피연산자를 동시에 수신할 수 있다.

일 실시예에 따른 메모리 장치는 상기 제1 열 그룹 비트 또는 제2 열 그룹 비트를 제어 신호로 수신하여, 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 제3 멀티플렉서(multiplexer)를 더 포함할 수 있다.

상기 PIM 블록은 레지스터; 및 상기 레지스터에 저장된 데이터 및 상기 선택부에서 출력되는 제1 데이터 중 어느 하나를 제1 피연산자로 선택하는 제4 멀티플렉서를 포함할 수 있다.

상기 PIM 블록은 상기 레지스터에 저장된 데이터 및 상기 선택부에서 출력되는 제2 데이터 중 어느 하나를 제2 피연산자로 선택하는 제5 멀티플렉서; 및 상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행하는 연산기를 포함할 수 있다.

상기 메모리 뱅크부는 복수의 동적 랜덤 액세스 메모리(DRAM) 뱅크들을 포함할 수 있다.

일 실시예에 따른 메모리 장치는 상기 복수의 메모리 뱅크들로부터 상기 복수의 메모리 뱅크들 각각에 대응하는 제1 데이터들을 수신하여, 제1 피연산자를 상기 PIM 블록으로 전달하는 제6 멀티플렉서; 및 상기 복수의 메모리 뱅크들로부터 상기 복수의 메모리 뱅크들 각각에 대응하는 제2 데이터들을 수신하여, 제2 피연산지를 상기 PIM 블록으로 전달하는 제7 멀티플렉서를 더 포함할 수 있다.

일 실시예에 따른 메모리 뱅크 및 PIM 블록을 포함하는 메모리 장치의 동작 방법은 행 주소(row address) 및 열 주소(column address)를 수신하는 단계; 상기 행 주소에 대응하는 행의 데이터를 상기 메모리 뱅크의 행 버퍼에 저장하는 단계; 상기 행 버퍼에 저장된 데이터 중에서, 상기 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택하는 단계; 상기 메모리 뱅크와 상기 PIM 블록 사이에 연결된 제1 데이터 경로(data path)를 통해 상기 제1 데이터가 상기 PIM 블록으로 전달하는 단계; 및 상기 메모리 뱅크와 상기 PIM 블록 사이에 연결된 제2 데이터 경로를 통해 상기 제2 데이터가 상기 PIM 블록으로 전달하는 단계를 포함할 수 있다.

상기 선택하는 단계는 상기 제1 서브 열 주소에 기초하여, 상기 제1 데이터를 선택하는 단계; 및 상기 제2 서브 열 주소에 기초하여, 상기 제2 데이터를 선택하는 단계를 포함할 수 있다.

일 실시예에 따른 메모리 장치의 동작 방법은 상기 PIM 블록에서, 상기 제1 데이터를 제1 피연산자로 수신하는 단계; 상기 PIM 블록에서, 상기 제2 데이터를 제2 피연산자로 수신하는 단계; 및 상기 PIM 블록에서, 상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행하는 단계를 더 포함할 수 있다.

일 실시예에 따른 메모리 장치의 동작 방법은 상기 제1 열 그룹 비트 또는 제2 열 그룹 비트를 제어 신호로 수신하여, 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 단계를 더 포함할 수 있다.

상기 메모리 뱅크는 복수의 동적 랜덤 액세스 메모리(DRAM) 뱅크들을 포함할 수 있다.

일 실시예에 따른 메모리 장치는 데이터 연산을 수행하는 로직 회로를 포함하는 연산기; 복수의 행과 복수의 열로 배열된 메모리 셀들; 상기 메모리 셀의 행 데이터를 저장하는 행 버퍼; 상기 행 버퍼와 상기 연산기를 연결하는 제1 경로; 상기 행 버퍼와 상기 연산기를 연결하는, 상기 제1 경로와 독립된 제2 경로; 및 상기 행 버퍼에 저장된 제1 데이터를 선택하여 상기 제1 경로로 전달하고, 상기 행 버퍼에 저장된 상기 제1 데이터와 다른 제2 데이터를 선택하여 상기 제2 경로로 전달하는 선택부를 포함할 수 있다.

일 실시예에 따른 메모리 장치는 상기 제1 경로에 연결된 제1 멀티플렉서; 상기 제2 경로에 연결된 제2 멀티플렉서; 및 상기 제1 멀티플렉서 및 상기 제2 멀티플렉서와 연결된 레지스터를 더 포함할 수 있다.

상기 레지스터는 상기 제1 경로에 연결되고, 상기 제2 경로에는 연결되지 않을 수 있다.

일 실시예에 따른 메모리 장치는 상기 제1 경로 및 상기 제2 경로와 연결되고 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 멀티플렉서를 더 포함할 수 있다.

상기 선택부는 상기 제1 데이터를 선택하는 제1열 디코더 및 상기 제2 데이터를 선택하는 제2열 디코더를 포함할 수 있다.

도 1은 일 실시예에 따른 메모리 장치의 블록도를 도시한 도면이다.
도 2a는 몇몇 비교되는 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 2b는 일 실시예에 따른 PIM 블록과 연결된 메모리 뱅크의 개략적인 블록도이다.
도 2c는 본 발명의 일 실시예에 따른 DRAM 셀의 예를 나타내는 회로도이다.
도 3은 일 실시예에 따른 피연산자 쌍을 연산기에 동시에 입력하기 위한 열 주소의 구조를 설명하기 위한 도면이다.
도 4a는 일 실시예에 따른 메모리 장치가 PIM 명령어를 수신할 경우의 동작을 설명하기 위한 도면이다.
도 4b는 일 실시예에 따른 메모리 장치치가 정규 명령어를 수신할 경우의 동작을 설명하기 위한 도면이다.
도 5a는 일 실시예에 따른 PIM 블록을 포함하는 메모리 장치의 예를 도시한 도면이다.
도 5b는 일 실시예에 따른 복수의 메모리 뱅크들과 PIM 블록이 연결된 메모리 장치의 예를 도시한 도면이다.
도 6은 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

본 명세서에서 개시되어 있는 특정한 구조적 또는 기능적 설명들은 단지 기술적 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 실제로 구현된 형태는 다양한 다른 모습을 가질 수 있으며 본 명세서에 설명된 실시예로만 한정되지 않는다.

제1 또는 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 이해되어야 한다. 예를 들어 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~간의"와 "바로~간의" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시예들은 퍼스널 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 텔레비전, 스마트 가전 기기, 지능형 자동차, 키오스크, 웨어러블 장치 등 다양한 형태의 제품으로 구현될 수 있다. 이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

도 1은 일 실시예에 따른 메모리 장치의 블록도를 도시한 도면이다.

도 1을 참조하면, 도 1에 도시된 바와 같이, 본 개시의 실시예는 PIM(PIM: Processing In Memory) 메모리 시스템을 제공한다. 메모리 시스템은 메모리 장치(110)에 통합될 추가적인 컴퓨팅 리소스를 지원한다. 메모리 시스템은 그래픽 처리 장치(GPU) 또는 중앙 처리 장치(CPU)와 같은 호스트 프로세서(150)에 연결된 메모리 장치(110)를 포함한다. 메모리 장치(110)는 벡터 간 엘리먼트와이즈(Elementwise) 연산을 가속할 수 있고, 이를 이용한 AI(Artificial Intelligence) 및 HPC(High-Performance Computing) 응용에 대해 적용이 가능하고, 메모리 시스템은 서버 및 휴대기기에 적용될 수 있다.

일 실시예에서, 메모리 장치(110)는 메모리 다이(120)를 포함한다. 호스트 프로세서(150)는 메모리 장치(110)와 인터페이스하기 위한 호스트 메모리 컨트롤러(160)(또는, 호스트 컨트롤러)를 포함할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 호스트 메모리 컨트롤러(160)는 호스트 프로세서(150)와 분리될 수도 있다(예를 들어, 호스트 프로세서(160)와 별도의 다이 또는 동일한 다이로서). 또는, 메모리 장치(110)는 메모리 컨트롤러를 포함할 수 있고, 메모리 다이(120)는 내부 메모리 버스를 통해 메모리 컨트롤러와 연결될 수 있다.

호스트 메모리 컨트롤러(160)는 호스트 프로세서(150)로부터의 명령들의 실행을 조정하도록 구성될 수 있다. 명령어는 정규 명령어와 PIM 명령어를 모두 포함할 수 있다. 예를 들어, 정규 명령들(예를 들어, 메모리 내 기능 명령들이 아닌 전통적인 로드(읽기) 및 저장(쓰기) 기능들)은 호스트 메모리 컨트롤러(160)에 의해 전송되고, 통상적인 방식으로 실행될 수 있다. 예를 들어, 정규 명령은 외부 버스를 통해 수신된 데이터를 메모리 다이(120)에 저장하는 명령 및 메모리 다이(120)로부터 데이터를 검색하고 외부 버스를 통해 호스트 프로세서(150)로 데이터를 전송하는 명령을 포함할 수 있다.

일부 실시예에서, 정규 명령 및 PIM 명령은 메모리 다이(120)의 특정 위치(예를 들어, 특정 뱅크(bank)의 특정 페이지)에 데이터를 저장하는 동작을 포함할 수 있다. 이들 데이터는 2개의 상이한 피연산자를 포함할 수 있고, 여기서 각각의 피연산자는 다수의 값(예를 들어, 부동 소수점(floating point) 또는 정수(integer) 값)을 포함할 수 있다.

본 개시의 실시예의 양태는 인-메모리 컴퓨팅(IMC; In Memory Computing)의 사용에 관한 것으로, 일 실시예에 따른 메모리 시스템은 메모리 다이(120) 내부의 메모리 뱅크부(121)와 연산부(123)를 포함할 수 있다. 몇몇 비교되는 메모리 시스템(예: PNM(process near memory)은 메모리 다이 외부의 연산기(예: 산술 논리 유닛(ALU))를 포함하고, 연산기가 외부 버스를 통과하지 않고, 메모리 다이에 저장된 데이터에 대한 연산(operation)(예를 들어, 산술 연산(arithmetic operations))을 수행할 수 있도록 메모리 다이의 메모리 뱅크에 의해 공유된다.

본 개시의 실시예의 일부 양태는 연산부(123)를 메모리 다이(120)의 메모리 뱅크부(121)에 통합함으로써 메모리 경계 연산을 가속시키는 것에 관한 것이다. 예를 들어, 연산부(123)는 데이터를 보유한 메모리 뱅크부(121)와 동일한 물리적 반도체 다이에 있을수 있다. 메모리 뱅크에 저장된 데이터에 대해 컴퓨팅이 수행될 수 있도록 연산부(123)와 PIM 블록이 연관될 수 있다.

일 실시예에 따른 메모리 시스템의 구조를 설명하기 전에, 도 2a를 참조하여 몇몇 비교되는 메모리 시스템에 대하여 설명한다.

도 2a를 참조하면, 몇몇 비교되는 메모리 시스템은 멀티플렉서(281), 레지스터(283), 멀티플렉서(285) 및 연산기(287)를 포함할 수 있다. 멀티플렉서(281)는 행 버퍼에 저장된 행 데이터 중에서, 열의 일 서브 세트를 선택하여 레지스터(283)에 공급할 수 있고, 레지스터(283)는 연산기(287)의 제1 피연산자 입력에 연결될 수 있다.

도 2a의 메모리 시스템은 레지스터(283)의 2개의 피연산자 사이의 제1 벡터 연산 또는 레지스터(283)의 피연산자와 메모리 뱅크의 피연산자 사이의 제2 벡터 연산을 수행할 수 있다.

레지스터(283)의 인덱스(index)는 PIM 블록 내에 있는 인스트럭션 레지스터(instruction register)에 사전에 정의된 대로 동작하지만, 메모리 뱅크 내의 피연산자가 위치하는 주소는 호스트 메모리 컨트롤러(160)에 의해 입력 받을 수 있다. 따라서, 메모리 뱅크에서 PIM 블록으로 하나의 연산 블록 크기(예: 피연산자 단위)만을 이동할 수 있다.

예를 들어, 제1 벡터 연산을 수행하기 위하여, 첫 번째 단계(phase)(또는, 스텝(step), 싸이클(cycle))에서, 레지스터(283)는 제1 피연산자를 로드(load)하고, 두 번째 단계에서 제1 피연산자 및 제2 피연산자가 연산기(287)의 입력으로 입력될 수 있다. 제2 피연산자의 경우, 멀티플렉서서(285)를 통해 연산기(287)의 입력으로 선택될 수 있다.

제2 벡터 연산을 수행하기 위하여, 첫 번째 단계에서, 레지스터(283)는 제1 피연산자를 로드(load)하고, 두 번째 단계에서 제1 피연산자 및 행 버퍼에 저장된 제2 피연산자가 연산기(287)의 입력으로 입력될 수 있다. 다시 말해, 도 2a의 메모리 시스템에는, 벡터 연산이 두 단계로 진행되기 때문에 연산기의 성능(utilization)을 절반 밖에 사용하지 못할 수 있다.

도 2b는 일 실시예에 따른 PIM 블록과 연결된 메모리 뱅크의 개략적인 블록도이다. 도 1을 참조하여 설명한 내용은 도 2c에 동일하게 적용될 수 있고, 중복되는 내용은 생략될 수 있다.

도 2b를 참조하면, 일 실시예에 따른 메모리 뱅크(210)는 셀 어레이(220), 행 버퍼(230) 및 선택부(240)를 포함할 수 있다. 이하 사용되는 '. 부', '. 기' 등의 용어는 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어및 소프트웨어의 결합으로 구현될 수 있다.

메모리 뱅크(210)는 행(row) 및 열(column)(또는 페이지 및 열)로 배열된 메모리 셀의 어레이(이하, 셀 어레이(220))를 포함할 수 있다. 예를 들어, 메모리 뱅크(210)는 n개의 행(또는 페이지) 및 m개의 열로 배열된 DRAM 셀을 포함할 수 있다(여기서, n과 m은 자연수). 복수의 비트 라인들(예: B1 내지 Bm)(bitlines)은 열 방향을 따라 연장되고, 복수의 행 인에이블 라인들(예: R1 내지 Rn)(row enable lines)은 어레이의 행 방향을 따라 연장되고 비트 라인들을 가로 지를 수 있다. 각 비트 라인은 해당 열의 모든 셀에 연결될 수 있다(예를 들어, 배열의 i 번째 열에 있는 모든 셀은 비트 라인 Bi에 연결됨). 마찬가지로, 각 행 인에이블 라인(예: R1 내지 Rn)은 대응하는 행의 각 메모리 셀에 연결될 수 있다(예: 어레이의 j 번째 행 또는 페이지의 모든 셀은 행 인에이블 라인(Rj)에 연결됨). 메모리 뱅크(210)의 행의 메모리 셀은 또한 메모리 페이지라고 지칭될 수 있다.

도 2c는 본 발명의 일 실시예에 따른 DRAM 셀의 예를 나타내는 회로도이다.

도 2c를 참조하면, 각각의 DRAM 메모리 셀은 일반적으로 데이터 전압을 저장하기 위한 커패시터(212)(예를 들어, 비트 값, 여기서 각 커패시터는 0 비트를 나타내는 전압 또는 1 비트를 나타내는 전압을 저장할 수 있음) 및 커패시터(212)에 데이터 전압을 전송하기 위한 스위치(214)를 포함하는 것으로 모델링 될 수 있다. 도 2c에 도시된 특정 DRAM 셀은 어레이의 i 번째 열 및 j 번째 행에 있을 수 있다. 따라서, 도 2b에 도시된 DRAM 셀의 스위치(214)는 i 번째 비트 라인(Bi)과 커패시터(212)의 일 단자 사이에 연결되고, 커패시터(212)의 다른 단자는 접지에 연결될 수 있다. 도 2c에 도시된 바와 같이, DRAM 셀의 스위치(214)의 게이트 전극은 j 번째 행 인에이블 라인(Rj)에 연결되어, 스위치(214)가 턴-온 될 때 커패시터(212)가 비트 라인(Bi)에 연결될 수 있다. 다만, 일 실시예에 따른 메모리 셀은 DRAM 메모리 셀에 한정되는 것은 아니다. 설계에 따라 다양한 종류의 메모리 셀이 채택될 수 있다.

다시 도 2b를 참조하면, 메모리 뱅크(210)는 행 인에이블 라인들(예: R1 내지 Rn)에 연결된 행 디코더(미도시)를 포함하고, 행 디코더는 예를 들어, 호스트 메모리 컨트롤러(160)로부터 공급된 행 어드레스에 대응하는 행 인에이블 라인 중 특정된 하나에 행 인에이블 신호를 공급하도록 구성될 수 있다. 메모리 셀의 특정 행에 데이터를 쓰거나 또는 읽을 때, 행 디코더는 특정 행에 대응하는 행 인에이블 라인에 행 인에이블 신호를 공급할 수 있다. 데이터를 기록할 때, 기록될 데이터에 대응하는 전압이 특정 행이 인 에이블되는 동안 비트 라인(예: B1 내지 Bm)에 공급될 수 있다.

유사하게, 셀 어레이(220)의 특정 행으로부터 데이터를 읽을 때, 커패시터(212)에 저장된 전압들에 대응하는 전압들은 비트 라인들(예: B1 내지 Bm)을 따라 전송되고 행 버퍼(230)에 의해 읽혀질 수 있다. 행 버퍼(230)는 비트 라인들 중 대응하는 하나에 연결될 수 있다. 예를 들어, 일 실시예에서, 셀 어레이(220)는 8,192개의 열 및 8,192개의 대응하는 행 버퍼(230)에 연결된 8,192 개의 대응하는 비트 라인(예를 들어, 비트 라인 B1 내지 B8192)을 포함할 수 있다(예를 들어, 각 페이지는 8,192 비트 또는 8 Kibit의 데이터를 저장할 수 있다). 행 버퍼(230)는 "프치 차지(precharge)"명령에 의해 소거될 때까지 현재 행(또는 페이지)으로부터 읽혀진 데이터를 저장할 수 있다.

선택부(240)는 복수의 선택기들을 포함할 수 있다. 선택기는 행 버퍼(230)에 저장된 데이터 중에서, 열 주소에 대응하는 데이터를 선택하는 장치로, 예를 들어, 멀티플렉서일 수 있다. 그러나, 선택기는 멀티플렉서로 한정되는 것은 아니며, 선택기는 복수의 데이터들 중 특정 데이터를 선택할 수 있는 다양한 장치들을 포함할 수 있다. 아래에서, 설명의 편의를 위하여 제1 멀티플렉서 및 제2 멀티플렉서로 구성된 선택부(240)를 기준으로 설명한다. 나아가, 선택부(240)는 열 디코더로 지칭될 수도 있다.

선택부(240)는 제1 멀티플렉서 및 제2 멀티플렉서를 사용하여 데이터 열의 일 서브 세트(subset)를 선택하는데 사용될 수 있고, 데이터에 대한 컴퓨팅을 수행하기 위해, 읽혀진 데이터는 글로벌 IO 계층을 통해 인-메모리 컴퓨팅(IMC) 모듈에 공급될 수 있다.

아래에서 상세히 설명하겠으나, 일 실시예에 따른 선택부(240)는 연산기(270)의 복수(예: 2개)의 입력에 대한 데이터 흐름을 제어하기 위해 사용될 수 있다(예를 들어, 연산기(270)에 대한 제1 피연산자(operand) 및 제2 피연산자로서). 선택부는 행 버퍼(230)에 저장된 데이터 중에서, 열 주소에 대응하는 복수의 데이터(예: 제1 데이터 및 제2 데이터)를 선택할 수 있다. 연산기(270)는 연산(예를 들어, 벡터 곱셈 연산)을 수행하고, 연산 결과는 셀 어레이(220)로 다시 기록되거나 IO 모듈을 통해 호스트 프로세서로 전송될 수 있다. 예를 들어, 연산기(270)는 FPU(floating point unit), ALU, 덧셈기(adder) 또는 곱셈기(multiplier) 등을 포함할 수 있다.

일 실시예에 따른 메모리 장치는 메모리 뱅크(210)에 있는 복수(예: 2개)의 뱅크 주소를 따로 여러 번(예: 2번)에 걸쳐 받을 필요가 없이 하나의 뱅크 주소만 받도록, 피연산자들이 세트(예: 쌍(pair))로 작동할 수 있다. 메모리 뱅크(210)와 PIM 블록(260) 사이에 다수의 데이터 경로를 이용하여 동시에 다수의 피연산자를 연산기(270)의 입력으로 집어 넣어 한번에 계산할 수 있다. 아래에서, 도 3을 참조하여 피연산자들이 세트(예: 쌍)로 작동하기 위한 열 주소의 구조에 대하여 설명한다.

도 3은 일 실시예에 따른 피연산자 세트를 연산기에 동시에 입력하기 위한 열 주소의 구조를 설명하기 위한 도면이다.

메모리 뱅크(예: 도 2a의 210) 내의 복수 개(예: 2개)의 피연산자를 동시에 사용하기 위해서는, 메모리 컨트롤러(예: 도 1의 140)에 의해 PIM 연산에 사용 할 피연산자에 대한 복수 개(예: 2개)의 열 주소를 한번에 받을 수 있어야한다. 아래에서, 설명의 편의를 위하여 2개의 피연산자를 동시에 처리하는 메모리 장치를 기준으로 설명한다.

메모리 뱅크의 제1 피연산자와 메모리 뱅크의 제2 피연산자 사이의 벡터 연산을 할 경우에, 메모리 컨트롤러에서 들어오는 행 주소 및 행 주소 내 열 주소를 각각 받는다면, 피연산자 주소를 2번에 걸쳐 받기 때문에 가속 성능을 보기 힘들 수 있다. 이를 해결 하기 위해, 일 실시예에 따른 열 주소는 같은 행 내에 존재하는 복수의 열 데이터들을 복수(예: 2개)의 그룹으로 미리 나뉠 수 있다.

도 3을 참조하면, 메모리 컨트롤러로부터 공급된 열 주소는 제1 서브 열 주소와 제2 서브 열 주소로 각각 나누어 지고, 각각에 대응하는 열 데이터는 PIM 블록 연산의 2개의 피연산자로 사용될 수 있다. 제1 서브 열 주소 및 제2 서브 열 주소는 각각 열 주소 0(Column Address 0) 및 열 주소 1(Column Address 1)로 지칭될 수 있다.

제1 서브 열 주소에는 제1 열 그룹 비트(column group bit)가 할당되고, 제2 서브 열 주소에는 제2 열 그룹 비트가 할당될 수 있다. 예를 들어, 제1 서브 열 주소에는 '0'이 제1 열 그룹 비트로 할당될 수 있고, 제2 서브 열 주소에는 '1'이 제2 열 그룹 비트로 할당될 수 있다.

일례로, 열 주소가 제1 서브 열 주소 및 제2 서브 열 주소로 분할된 후, 제1 서브 열 주소의 특정 위치(예: 최상위 비트)에는 제1 열 그룹 비트가 추가될 수 있고, 제2 서브 열 주소의 특정 위치(예: 최상위 비트)에는 제2 열 그룹 비트가 추가될 수 있다.

예를 들어, 제n 행의 사이즈가 4,056bits이고, 열의 사이즈가 256 bits라고 한다면, 한 행내에 16개의 열이 존재할 수 있다. 0 내지 7번 열은 첫번째 데이터 경로의 입력으로, 8 내지 15번 열은 두번째 데이터 경로의 입력으로 사용될 수 있다.

열 주소가 제1 서브 열 주소 및 제2 서브 열 주소로 분할된 후, 제1 서브 열 주소는 선택부의 제1 멀티플렉서의 입력으로 들어가고, 제2 서브 열 주소는 선택부의 제2 멀티플렉서의 입력으로 들어갈 수 있다. 제1 서브 열 주소에 대응하는 제1 데이터(예: 0번 열 데이터)는 제2 서브 열 주소에 대응하는 제2 데이터(예: 8번 열 데이터)와 쌍을 이뤄 벡터 연산의 피연산자로 사용될 수 있다. 이와 동일하게 (1,9), (2, 10) … (7, 15)이 쌍으로 벡터 연산의 피연산자로 사용될 수 있다((a,b)에서, a는 a번 열 데이터를, b는 b번 열 데이터를 의미한다). 위와 같이, 동일한 행에 포함된 열 데이터 쌍을 피연산자로 사용하기 위해서는, 한 행에 연산에 사용할 2개의 피연산자가 배치될 수 있다. 이를 통해 행 버퍼 히트 비율(Row Buffer Hit Ratio)을 높일 수 있어, 반복되는 PRE-ACT의 시간을 줄여서 추가적인 성능 향상이 가능할 수 있다.

도 3에서 설명의 편의를 위하여 2개의 피연산자를 동시에 처리하는 메모리 장치를 기준으로 설명하나 이에 한정되지 않고, 일 실시예에 따른 메모리 장치는 복수 개(예: 2개)의 피연산자를 동시에 처리할 수 있다.

이를 위해, 메모리 컨트롤러로부터 공급된 열 주소는 제1 서브 열 주소 내지 제n(n은 2 이상의 자연수) 서브 열 주소로 각각 나누어 지고, 각각에 대응하는 열 데이터는 PIM 블록 연산의 n개의 피연산자로 사용될 수 있다. 제1 서브 열 주소 내지 제n 서브 열 주소는 각각 열 주소 0(Column Address 0) 내지 열 주소 n(Column Address n)으으로 지칭될 수 있다.

열 주소가 제1 서브 열 주소 내지 제n서브 열 주소로 분할된 후, 제1 서브 열 주소는 선택부의 제1 멀티플렉서의 입력으로 들어가고, 제n 서브 열 주소는 선택부의 제n 멀티플렉서의 입력으로 들어갈 수 있다. 제1 서브 열 주소에 대응하는 제1 데이터 내지 제n 서브 열 주소에 대응하는 제n 데이터는 하나의 세트로 벡터 연산의 피연산자로 사용될 수 있다.

도 4a는 일 실시예에 따른 메모리 장치가 PIM 명령어를 수신할 경우의 동작을 설명하기 위한 도면이다.

도 4a를 참조하면, 일 실시예에 따른 메모리 장치(예: 도 1의 메모리 장치(110))는 호스트 프로세서(예: 도 1의 호스트 프로세서(150))로부터의 PIM 명령어를 수신하여, 해당 명령어의 실행을 조정할 수 있다.

메모리 장치치는 열 주소를 수신하여, 제1 서브 열 주소와 제2 서브 열 주소를 각각 제1 멀티플렉서(240)와 제2 멀티플렉서(250)에 할당할 수 있다.

제1 멀티플렉서(240)는 행 버퍼(230)에 포함된 행 데이터 중, 제1 서브 열 주소에 대응하는 제1 데이터를 선택할 수 있고, 제2 멀티플렉서(250)는 행 버퍼(230)에 포함된 행 데이터 중, 제2 서브 열 주소에 대응하는 제2 데이터를 선택할 수 있다. 이하에서, 제1 멀티플렉서(240)는 제1 선택기로, 제2 멀티플렉서(250)는 제2 선택기로 지칭될 수도 있다.

제1 멀티플렉서(240)와 PIM 블록(260)은 제1 데이터 경로(201)로 연결되고, 제2 멀티플렉서(250)와 PIM 블록(260)은 제2 데이터 경로(203)로 연결될 수 있다. 보다 구체적으로, 제1 멀티플렉서(240)와 PIM 블록(260)의 연산기(270)는 제1 데이터 경로(201)로 연결되어 제1 데이터가 제1 피연산자로 제1 멀티플렉서(240)에서 연산기(270)로 전달될 수 있고, 제2 멀티플렉서(250)와 PIM 블록(260)의 연산기(270)는 제2 데이터 경로(203)로 연결되어 제2 데이터가 제2 피연산자로 제2 멀티플렉서(250)에서 연산기(270)로 전달될 수 있다. 다시 말해, 일 실시예에 따른 메모리 장치는 하나의 열 주소를 수신하여, 제1 피연산자 및 제2 피연산자를 동시에 독립적으로 연산기(270)에 전달하여, 되어 메모리 내부 대역폭(Internal Bandwidth)를 도 2c의 메모리 장치 대비 2배 사용할 수 있다.

도 4b는 일 실시예에 따른 메모리 장치가 정규 명령어를 수신할 경우의 동작을 설명하기 위한 도면이다.

도 4b를 참조하면, 일 실시예에 따른 메모리 장치(예: 도 1의 메모리 장치(110))는 호스트 프로세서(예: 도 1의 호스트 프로세서(150))로부터의 정규 명령어를 수신하여, 해당 명령어의 실행을 조정할 수 있다.

메모리 장치치는 열 주소를 수신하여, 제1 서브 열 주소와 제2 서브 열 주소를 각각 제1 멀티플렉서(240)와 제2 멀티플렉서(250)에 할당할 수 있다. 제1 멀티플렉서(240)는 행 버퍼(230)에 포함된 행 데이터 중, 제1 서브 열 주소에 대응하는 제1 데이터를 선택할 수 있고, 제2 멀티플렉서(250)는 행 버퍼(230)에 포함된 행 데이터 중, 제2 서브 열 주소에 대응하는 제2 데이터를 선택할 수 있다.

일 실시예에 따른 메모리 장치는 외부 채널과의 데이터 이동을 위한 제3 멀티플렉서(280)를 더 포함할 수 있다. 제3 멀티플렉서(280)는 제1 열 그룹 비트 또는 제2 열 그룹 비트를 제어 신호로 수신하여, 제1 데이터 또는 제2 데이터를 메모리 장치 외부로 출력할 수 있다. 예를 들어, 제3 멀티플렉서(280)는 제1 열 그룹 비트를 제어 신호로 수신할 경우, 제1 데이터를 메모리 장치 외부로 출력할 수 있고, 제2 열 그룹 비트를 제어 신호로 수신할 경우, 제2 데이터를 메모리 장치 외부로 출력할 수 있다.

도 5a는 일 실시예에 따른 PIM 블록을 포함하는 메모리 장치의 예를 도시한 도면이다. 도 4a 내지 도 4b를 참조하여 설명한 내용은 도 5a에도 동일하게 적용될 수 있고, 중복되는 내용은 생략될 수 있다.

도 5a를 참조하면, 일 실시예에 따른 PIM 블록은 레지스터(310), 제4 멀티플렉서(320), 제5 멀티플렉서(330) 및 연산기(340)를 포함할 수 있다.

일 실시예에 따른 메모리 시스템은 전술한 바와 같이 메모리 뱅크의 2개의 피연산자 사이의 벡터 연산을 수행할 수 있다. 나아가, 메모리 시스템은 행렬과 벡터 사이의 연산을 수행할 수 있다. 행렬과 벡터의 사이즈가 다르기 때문에 행렬과 벡터 사이의 연산은 한번에 수행할 수 없다. 이에, 일 실시예에 따른 메모리 시스템은 레지스터(310)에 벡터를 저장해두고, 레지스터(310)에서 연산기(340)로 하나씩 전달하는 방법을 통해 행렬과 벡터 사이의 연산을 수행할 수 있다.

레지스터(310)의 2개의 피연산자 사이의 제1 연산(예: 벡터 간 연산), 레지스터(310)의 피연산자와 메모리 뱅크의 피연산자 사이의 제2 연산(예: 행렬과 벡터 사이의 연산) 또한 수행할 수 있다. 예를 들어, 제1 벡터 연산을 수행하기 위하여, 연산기(340)는 제4 멀티플렉서(320)를 통해 레지스터(310)의 제1 피연산자 및 제2 피연산자를 수신할 수 있다. 제2 연산을 수행하기 위하여, 연산기(340)는 제4 멀티플렉서(320)를 통해 레지스터(310)의 제1 피연산자를 수신하고, 제5 멀티플렉서(330)를 통해 행 버퍼의 제2 피연산자를 수신할 수 있다.

도 5b는 일 실시예에 따른 복수의 메모리 뱅크들과 PIM 블록이 연결된 메모리 장치의 예를 도시한 도면이다. 도 4a 내지 도 4b를 참조하여 설명한 내용은 도 5b에도 동일하게 적용될 수 있고, 중복되는 내용은 생략될 수 있다.

도 5b를 참조하면 메모리 뱅크(210-1)의 제1 멀티플렉서(240-1) 및 제2 멀티플렉서(250-1)는 각각 제6 멀티플렉서(510) 및 제7 멀티플렉서(520)에 연결될 수 있다. 마찬가지로, 메모리 뱅크(210-n)의 제1 멀티플렉서(240-n) 및 제2 멀티플렉서(250-n)는 각각 제6 멀티플렉서(510) 및 제7 멀티플렉서(520)에 연결될 수 있다.

복수의 메모리 뱅크들(210-1 내지 210-n)을 PIM 블록(260)과 연결하여 PIM 블록(260)의 프리퀀시(frequency)를 높일 수도 있고, 이를 통해 연산(예: 벡터 간 연산, 행렬과 벡터 간 연산 또는 행렬 간 연산)을 가속할 수 있다.

PIM 블록(260)의 프리퀀시에 맞추어서 데이터를 입력량의 증가가 필요하나, 메모리 코어의 프리퀀시는 올리기 힘들기 때문에, 메모리 뱅크들(210-1 내지 210-n)에서 PIM 블록(260)으로 보내는 입력의 병렬성을 증가시킬 수 있다.

도 6은 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

설명의 편의를 위해, 단계들(610 내지 640)은 도 1에 도시된 메모리 장치(110)를 사용하여 수행되는 것으로 기술된다. 그러나 이 단계들(610 내지 640)은 어떤 다른 적절한 전자 기기를 통해, 그리고 어떤 적절한 시스템 내에서도 사용될 수 있을 것이다.

나아가, 도 6의 동작은 도시된 순서 및 방식으로 수행될 수 있지만, 도시된 실시예의 사상 및 범위를 벗어나지 않으면서 일부 동작의 순서가 변경되거나 일부 동작이 생략될 수 있다. 도 6에 도시된 다수의 동작은 병렬로 또는 동시에 수행될 수 있다.

단계(610)에서, 일 실시예에 따른 메모리 장치(110)는 행 주소 및 열 주소를 수신할 수 있다. 열 주소는 제1 서브 열 주소 및 제2 서브 열 주소를 포함하고, 제1 서브 열 주소에는 제1 열 그룹 비트가 할당되고, 제2 서브 열 주소에는 제2 열 그룹 비트가 할당될 수 있다.

단계(620)에서, 일 실시예에 따른 메모리 장치(110)는 행 주소에 대응하는 행의 데이터를 메모리 뱅크의 행 버퍼에 저장할 수 있다.

단계(630)에서, 일 실시예에 따른 메모리 장치(110)는 행 버퍼에 저장된 데이터 중에서, 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택할 수 있다. 메모리 장치(110)는 제1 서브 열 주소에 기초하여, 제1 데이터를 선택하고, 제2 서브 열 주소에 기초하여, 제2 데이터를 선택할 수 있다.

단계(640)에서, 일 실시예에 따른 메모리 장치(110)는 메모리 뱅크와 PIM 블록 사이에 연결된 제1 데이터 경로를 통해 제1 데이터가 PIM 블록으로 전달할 수 있다.

단계(650)에서, 일 실시예에 따른 메모리 장치(110)는 메모리 뱅크와 PIM 블록 사이에 연결된 제2 데이터 경로를 통해 제2 데이터가 PIM 블록으로 전달할 수 있다.

제1 데이터 및 제2 데이터를 동시에 PIM 블록에 전달할 수 있다. PIM 블록은 제1 데이터를 제1 피연산자로 수신할 수 있고, 제2 데이터를 제2 피연산자로 수신하여, 제1 피연산자 및 제2 피연산자 사이의 연산을 수행할 수 있다.

이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims

복수의 메모리 뱅크들을 포함하는 메모리 뱅크부; 및
복수의 PIM 블록들을 포함하는 연산부;
를 포함하고,
상기 메모리 뱅크는
복수의 행과 복수의 열로 배열된 메모리 셀들의 어레이;
상기 복수의 행들 중 행 주소에 대응하는 행의 데이터를 저장하는 행 버퍼(row buffer); 및
상기 행 버퍼에 저장된 데이터 중에서, 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택하는 선택부
를 포함하고,
상기 선택부와 상기 PIM 블록 사이에 연결된 제1 데이터 경로(data path)를 통해 상기 제1 데이터가 상기 PIM 블록으로 전달되고, 상기 선택부와 상기 PIM 블록 사이에 연결된 제2 데이터 경로를 통해 상기 제2 데이터가 상기 PIM 블록으로 전달되는, 메모리 장치.
제1항에 있어서,
상기 열 주소는
제1 서브 열 주소 및 제2 서브 열 주소를 포함하고,
상기 제1 서브 열 주소에는 제1 열 그룹 비트(column group bit)가 할당되고, 상기 제2 서브 열 주소에는 제2 열 그룹 비트가 할당되는, 메모리 장치.
제2항에 있어서,
상기 선택부는
상기 제1 서브 열 주소에 기초하여, 상기 제1 데이터를 선택하는 제1 선택기; 및
상기 제2 서브 열 주소에 기초하여, 상기 제2 데이터를 선택하는 제2 선택기
를 포함하는, 메모리 장치.
제3항에 있어서,
상기 제1 선택기와 상기 PIM 블록은 상기 제1 데이터 경로로 연결되고, 상기 제2 선택기와 상기 PIM 블록은 상기 제2 데이터 경로로 연결되는, 메모리 장치.
제3항에 있어서,
상기 PIM 블록은
상기 제1 선택기로부터 상기 제1 데이터를 제1 피연산자로 수신하고, 상기 제2 선택기로부터 상기 제2 데이터를 제2 피연산자로 수신하고, 상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행하는, 메모리 장치.
제5항에 있어서,
상기 행 주소에 대응하는 행의 데이터에는
상기 제1 피연산자와 상기 제2 피연산자가 쌍(pair)으로 배치되는, 메모리 장치.
제5항에 있어서,
상기 PIM 블록은
상기 제1 피연산자와 상기 제2 피연산자를 동시에 수신하는, 메모리 장치.
제2항에 있어서,
상기 제1 열 그룹 비트 또는 제2 열 그룹 비트를 제어 신호로 수신하여, 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 제3 멀티플렉서(multiplexer)
를 더 포함하는, 메모리 장치.
제1항에 있어서,
상기 PIM 블록은
레지스터; 및
상기 레지스터에 저장된 데이터 및 상기 선택부에서 출력되는 제1 데이터 중 어느 하나를 제1 피연산자로 선택하는 제4 멀티플렉서
를 포함하는 메모리 장치.
제9항에 있어서,
상기 PIM 블록은
상기 레지스터에 저장된 데이터 및 상기 선택부에서 출력되는 제2 데이터 중 어느 하나를 제2 피연산자로 선택하는 제5 멀티플렉서; 및
상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행하는 연산기
를 포함하는, 메모리 장치.
제1항에 있어서,
상기 메모리 뱅크부는
복수의 동적 랜덤 액세스 메모리(DRAM) 뱅크들을 포함하는, 메모리 장치.
제1항에 있어서,
상기 복수의 메모리 뱅크들로부터 상기 복수의 메모리 뱅크들 각각에 대응하는 제1 데이터들을 수신하여, 제1 피연산자를 상기 PIM 블록으로 전달하는 제6 멀티플렉서; 및
상기 복수의 메모리 뱅크들로부터 상기 복수의 메모리 뱅크들 각각에 대응하는 제2 데이터들을 수신하여, 제2 피연산지를 상기 PIM 블록으로 전달하는 제7 멀티플렉서
를 더 포함하는, 메모리 장치.
메모리 뱅크 및 PIM 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
행 주소(row address) 및 열 주소(column address)를 수신하는 단계;
상기 행 주소에 대응하는 행의 데이터를 상기 메모리 뱅크의 행 버퍼에 저장하는 단계;
상기 행 버퍼에 저장된 데이터 중에서, 상기 열 주소에 대응하는 제1 데이터 및 제2 데이터를 선택하는 단계;
상기 메모리 뱅크와 상기 PIM 블록 사이에 연결된 제1 데이터 경로(data path)를 통해 상기 제1 데이터가 상기 PIM 블록으로 전달하는 단계; 및
상기 메모리 뱅크와 상기 PIM 블록 사이에 연결된 제2 데이터 경로를 통해 상기 제2 데이터가 상기 PIM 블록으로 전달하는 단계
를 포함하는 메모리 장치의 동작 방법.
제13항에 있어서,
상기 열 주소는
제1 서브 열 주소 및 제2 서브 열 주소를 포함하고,
상기 제1 서브 열 주소에는 제1 열 그룹 비트(column group bit)가 할당되고, 상기 제2 서브 열 주소에는 제2 열 그룹 비트가 할당되는, 메모리 장치의 동작 방법.
제14항에 있어서,
상기 선택하는 단계는
상기 제1 서브 열 주소에 기초하여, 상기 제1 데이터를 선택하는 단계; 및
상기 제2 서브 열 주소에 기초하여, 상기 제2 데이터를 선택하는 단계
를 포함하는, 메모리 장치의 동작 방법.
제15항에 있어서,
상기 PIM 블록에서, 상기 제1 데이터를 제1 피연산자로 수신하는 단계;
상기 PIM 블록에서, 상기 제2 데이터를 제2 피연산자로 수신하는 단계; 및
상기 PIM 블록에서, 상기 제1 피연산자 및 상기 제2 피연산자 사이의 연산을 수행하는 단계
를 더 포함하는, 메모리 장치의 동작 방법.
제16항에 있어서,
상기 행 주소에 대응하는 행의 데이터에는
상기 제1 피연산자와 상기 제2 피연산자가 쌍(pair)으로 배치되는, 메모리 장치의 동작 방법.
제16항에 있어서,
상기 PIM 블록은
상기 제1 피연산자와 상기 제2 피연산자를 동시에 수신하는, 메모리 장치의 동작 방법.
제14항에 있어서,
상기 제1 열 그룹 비트 또는 제2 열 그룹 비트를 제어 신호로 수신하여, 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 단계
를 더 포함하는, 메모리 장치의 동작 방법.
제13항에 있어서,
상기 메모리 뱅크는
복수의 동적 랜덤 액세스 메모리(DRAM) 뱅크들을 포함하는, 메모리 장치의 동작 방법.
하드웨어와 결합되어 제13항 내지 제20항 중 어느 하나의 항의 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램.
데이터 연산을 수행하는 로직 회로를 포함하는 연산기;
복수의 행과 복수의 열로 배열된 메모리 셀들;
상기 메모리 셀의 행 데이터를 저장하는 행 버퍼;
상기 행 버퍼와 상기 연산기를 연결하는 제1 경로;
상기 행 버퍼와 상기 연산기를 연결하는, 상기 제1 경로와 독립된 제2 경로; 및
상기 행 버퍼에 저장된 제1 데이터를 선택하여 상기 제1 경로로 전달하고, 상기 행 버퍼에 저장된 상기 제1 데이터와 다른 제2 데이터를 선택하여 상기 제2 경로로 전달하는 선택부
를 포함하는 메모리 장치.
제22항에 있어서,
상기 제1 경로에 연결된 제1 멀티플렉서;
상기 제2 경로에 연결된 제2 멀티플렉서; 및
상기 제1 멀티플렉서 및 상기 제2 멀티플렉서와 연결된 레지스터
를 더 포함하는 메모리 장치
제23항에 있어서,
상기 레지스터는 상기 제1 경로에 연결되고, 상기 제2 경로에는 연결되지 않는, 메모리 장치.
제22항에 있어서,
상기 제1 경로 및 상기 제2 경로와 연결되고 상기 제1 데이터 또는 상기 제2 데이터를 상기 메모리 장치 외부로 출력하는 멀티플렉서를 더 포함하는, 메모리 장치.
제22항에 있어서,
상기 선택부는 상기 제1 데이터를 선택하는 제1열 디코더 및 상기 제2 데이터를 선택하는 제2열 디코더를 포함하는, 메모리 장치.