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KR102748982B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102748982B1
KR102748982B1 KR1020190136634A KR20190136634A KR102748982B1 KR 102748982 B1 KR102748982 B1 KR 102748982B1 KR 1020190136634 A KR1020190136634 A KR 1020190136634A KR 20190136634 A KR20190136634 A KR 20190136634A KR 102748982 B1 KR102748982 B1 KR 102748982B1
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윤보언
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Abstract

반도체 장치는, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 칩 영역 상에 형성된 비트 라인 구조물, 상기 기판의 스크라이브 레인 영역 상에 형성되고 상기 비트 라인 구조물의 상면과 동일한 높이의 상면을 가지며 트렌치에 의해 상기 기판 상면에 평행한 제1 방향으로 서로 이격된 키(key) 구조물들, 상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴, 및 상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제1 도전 구조물을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 디램 장치 및 그 제조 방법에 관한 것이다.
DRAM 장치에서 칩 영역에 형성되는 구조물들은 스크라이브 레인 영역에 형성되는 오버레이 키를 사용하여 형성될 수 있다. 상기 오버레이 키는 키 구조물들 및 그 사이에 형성되는 트렌치로 구성될 수 있다. 그런데, 상기 칩 영역에 구조물들을 형성하는 공정 수행 시 발생하는 잔류물이 상기 트렌치 내에 끼어서 제대로 제거되지 않으면, 후속 공정 시 다른 막 구조물들에 손상을 줄 수 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 칩 영역 상에 형성된 비트 라인 구조물, 상기 기판의 스크라이브 레인 영역 상에 형성되고 상기 비트 라인 구조물의 상면과 동일한 높이의 상면을 가지며 트렌치에 의해 상기 기판 상면에 평행한 제1 방향으로 서로 이격된 키(key) 구조물들, 상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴, 및 상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제1 도전 구조물을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 스크라이브 레인 영역 상에 형성되고, 순차적으로 적층된 절연 패턴, 제1 도전 구조물, 배리어 패턴, 금속 패턴 및 캐핑 패턴을 각각 포함하며, 트렌치에 의해 상기 기판 상면에 평행한 제1 방향으로 서로 이격된 키(key) 구조물들, 상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴, 및 상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제2 도전 구조물을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 상기 칩 영역 및 상기 스크라이브 레인 영역에 각각 정의되는 제1 및 제2 액티브 패턴들을 포함하는 기판, 상기 제1 액티브 패턴의 상부에 매립된 제1 게이트 구조물들, 상기 기판의 칩 영역 상에 형성된 비트 라인 구조물들, 상기 비트 라인 구조물들 사이의 상기 제1 액티브 패턴 부분들 상에 각각 형성된 제1 콘택 플러그 구조물들, 상기 제1 콘택 플러그 구조물들 상에 각각 형성된 커패시터들, 상기 기판의 스크라이브 레인 영역 상에 형성되고, 상기 비트 라인 구조물들의 상면과 동일한 높이의 상면을 가지며, 트렌치에 의해 서로 이격된 키(key) 구조물들, 상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴, 및 상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제1 도전 구조물을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 칩 영역 상에 형성된 비트 라인 구조물, 상기 기판의 스크라이브 레인 영역 상에 형성되고, 상기 비트 라인 구조물과 동일한 적층 구조를 갖는 갖는 키(key) 구조물, 상기 키 구조물에 인접하여 순차적으로 적층된 매립 패턴 및 제1 도전 구조물을 포함할 수 있으며, 상기 매립 패턴은 편평한 상면을 가지고 도전성 물질을 포함할 수 있으며, 상기 제1 도전 구조물은 상기 키 구조물의 상면에도 형성될 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 칩 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 서로 이격된 제1 구조물들 및 트렌치에 의해 서로 이격된 키(key) 구조물들을 각각 형성할 수 있다. 상기 개구 및 상기 트렌치를 채우는 매립막을 상기 제1 구조물들 및 상기 키 구조물들 상에 형성할 수 있다. 상기 매립막에 용융 공정을 수행하여 상기 매립막이 갖는 단차를 감소시킬 수 있다. 상기 제1 구조물들 및 상기 키 구조물들의 상면이 노출될 때까지 상기 매립막을 평탄화하여, 상기 제1 구조물들 사이 및 상기 키 구조물들 사이에 제1 및 제2 매립 패턴들을 각각 형성할 수 있다. 상기 제1 및 제2 매립 패턴들의 상부를 각각 제거할 수 있다. 상기 제1 및 제2 매립 패턴들, 상기 제1 구조물 및 상기 키 구조물들 상에 도전막을 형성할 수 있다. 상기 도전막을 평탄화할 수 있다. 상기 제2 매립 패턴 상에 형성된 상기 도전막 부분을 오버레이 키로 사용하여 상기 기판의 칩 영역 상에 형성된 상기 도전막 부분을 패터닝할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 칩 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 제1 거리만큼 서로 이격된 제1 구조물들 및 트렌치에 의해 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 제2 구조물들을 각각 형성할 수 있다. 상기 개구 및 상기 트렌치를 채우는 매립막을 상기 제1 및 제2 구조물들 상에 형성하되, 상기 기판의 스크라이브 레인 영역 상에 형성된 상기 매립막 부분에는 단차가 발생할 수 있다. 상기 매립막에 용융 공정을 수행하여 상기 단차를 감소시킬 수 있다. 상기 제1 및 제2 구조물들의 상면이 노출될 때까지 상기 매립막을 평탄화하여, 상기 제1 구조물들 사이 및 상기 제2 구조물들 사이에 각각 제1 및 제2 매립 패턴들을 형성할 수 있다. 상기 제1 및 제2 매립 패턴들의 상부를 각각 제거할 수 있다. 상기 제2 매립 패턴 및 상기 제2 구조물 상에 도전막을 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 셀 영역 및 이를 적어도 부분적으로 둘러싸는 주변 회로 영역을 포함하는 칩 영역, 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 셀 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 서로 이격된 비트 라인 구조물들 및 트렌치에 의해 서로 이격된 키(key) 구조물들을 각각 형성할 수 있다. 상기 개구 및 상기 트렌치를 채우는 제1 도전막을 상기 비트 라인 구조물들 및 상기 키 구조물들 상에 형성할 수 있다. 상기 제1 도전막에 용융 공정을 수행하여 상기 제1 도전막이 갖는 단차를 감소시킬 수 있다. 상기 비트 라인 구조물들 및 상기 키 구조물들의 상면이 노출될 때까지 상기 제1 도전막을 평탄화하여, 상기 비트 라인 구조물들 사이 및 상기 키 구조물들 사이에 하부 콘택 플러그 및 매립 패턴을 각각 형성할 수 있다. 상기 하부 콘택 플러그 및 상기 매립 패턴의 상부를 각각 제거할 수 있다. 상기 하부 콘택 플러그, 상기 매립 패턴, 상기 비트 라인 구조물들 및 상기 키 구조물들 상에 제2 도전막을 형성할 수 있다. 상기 제2 도전막을 평탄화할 수 있다. 상기 기판의 셀 영역 및 주변 회로 영역 상에 형성된 상기 제2 도전막 부분들을 패터닝하여 상부 콘택 플러그 및 배선을 각각 형성하되, 상기 배선은 상기 매립 패턴 상에 형성된 상기 제2 도전막 부분을 오버레이 키로 사용하여 패터닝될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 오버레이 키로 사용되는 트렌치 내에 CMP 공정 후 잔류하는 슬러리 입자가 끼어 다른 막 구조물들을 손상시키는 것이 방지될 수 있으며, 상기 오버레이 키가 수직에 가까운 측벽을 가짐으로써, 이를 사용하여 형성되는 배선들이 원하는 레이아웃으로 형성될 수 있다. 이에 따라, 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
도 1 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 39 내지 도 42는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-3, 6, 11, 22 및 35는 평면도들이고, 도 4-5, 7-10, 12-21, 23-34 및 36-38은 단면도들이다.
이때, 도 2는 도 1의 X 영역에 대한 확대 평면도이고, 도 3, 6, 11, 22 및 35는 도 2의 Y 및 Z 영역들에 대한 평면도들이며, 도 4, 7, 9, 12, 14, 16, 18, 20, 23-24, 26, 28, 31, 33 및 36은 대응하는 평면도들의 Y 영역을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함하고, 도 5, 8, 10, 13, 15, 17, 19, 21, 25, 27, 29-30, 32, 34, 및 37-38은 대응하는 평면도들의 Z 및 W 영역들을 각각 C-C'선 및 D-D'선으로 절단한 단면들을 포함한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
도 1 및 2를 참조하면, 기판(100)은 제1 및 제4 영역들(I, IV)을 포함할 수 있으며, 제1 영역(I)은 제2 및 제3 영역들(II, III)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
기판(100)의 제1 영역(I)은 반도체 칩(chip)을 구성하는 패턴들이 형성되는 칩 영역일 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 각 제1 영역들(I)은 메모리 셀들이 형성되는 셀 영역인 제2 영역(II), 및 제2 영역(II)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역인 제3 영역(III)을 포함할 수 있다.
기판(100)의 제4 영역(IV)은 제1 영역들(I) 사이에 형성될 수 있으며, 기판(100) 상에 형성되는 상기 반도체 칩 패턴들을 개별 반도체 칩들로 절단하기 위해 제공되는 스크라이브 레인(scribe lane) 영역일 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제4 영역(IV)에는 상기 반도체 칩에 포함된 각종 소자들의 전기적 특성 및 불량을 테스트하기 위한 테그(Test Element Group: TEG), 사진 식각 공정 시 정렬을 위한 얼라인 키(alignment key) 혹은 오버레이 키(overlay)가 형성될 수 있다. 여기서 얼라인 키는 사진 식각 공정 시 사용되는 노광 마스크를 기판 상부의 정확한 위치에 정렬시키기 위해 사용되는 키를 말하며, 오버레이 키는 기판(100) 상에 형성된 물질 패턴과 그 상부에 형성되는 포토레지스트 패턴 사이의 오버레이 상태를 측정하여 오버레이 및 미스 얼라인 보정에 사용되는 키를 말한다.
이하에서는, 기판(100)의 제4 영역(IV)에 포함된 W 영역 내에 상기 오버레이 키가 형성되는 경우에 대해 설명하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, W 영역에 얼라인 키가 형성되는 경우에도 마찬가지로 적용될 수 있다.
도 3 내지 5를 참조하면, 기판(100)의 제2 내지 제4 영역들(II, III, IV) 상에 각각 제1 내지 제3 액티브 패턴들(105, 108, 109)을 형성하고, 제1 내지 제3 액티브 패턴들(105, 108, 109)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
제1 내지 제3 액티브 패턴들(105, 108, 109)은 기판(100) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(105)은 각각이 상기 제3 방향으로 연장되며 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
소자 분리 패턴(110)은 상기 제1 리세스를 채우는 소자 분리막을 기판(100) 상에 형성한 후, 제1 내지 제3 액티브 패턴들(105, 108, 109)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 기판(100)의 제2 영역(II)에 형성된 제1 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(160)을 형성할 수 있다. 제1 게이트 구조물(160)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(105)의 표면 상에 형성된 제1 게이트 절연막(130), 제1 게이트 절연막(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 게이트 전극(140), 및 제1 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(150)를 포함할 수 있다. 이때, 제1 게이트 구조물(160)은 기판(100)의 제1 영역(I) 내에서 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연막(130)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 6 내지 도 8을 참조하면, 기판(100)의 제3 영역(III)에 형성된 제2 액티브 패턴(108)의 상면에 대한 열산화 공정을 수행하여 제2 게이트 절연막(600)을 형성한 후, 기판(100)의 제2 및 제4 영역들(II, IV)에서 제1 및 제3 액티브 패턴들(105, 109) 및 소자 분리 패턴(110) 상에 절연막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200), 제2 게이트 절연막(600) 및 소자 분리 패턴(110) 상에 제1 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 기판(100)의 제2 영역(II) 상에 형성된 제1 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
이때, 제1 도전막(210)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 제1 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 제1 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제3 리세스가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제3 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 제1 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에서 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 제1 액티브 패턴(105), 소자 분리 패턴(110), 제1 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 기판(100)의 제2 영역(II) 상에서 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(210)과 병합될 수도 있다.
도 9 및 10을 참조하면, 제1 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270) 및 제1 금속막(280)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다. 배리어 막(270)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다. 제1 금속막(280)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
이후, 기판(100)의 제2 및 제4 영역들(II, IV)에 형성된 제1 금속막(280) 부분을 커버하는 제2 마스크(도시되지 않음)를 형성하고, 기판(100)의 제3 영역(III) 상에 형성된 제1 금속막(280) 부분을 부분적으로 커버하는 제2 게이트 마스크(618)를 형성한 후, 이들을 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 도전막(210), 및 제2 게이트 절연막(600)을 순차적으로 식각할 수 있다.
이에 따라, 기판(100)의 제3 영역(III) 상에는 제2 게이트 구조물(628)이 형성될 수 있다. 제2 게이트 구조물(628)은 제2 액티브 패턴(108) 상에 순차적으로 적층된 제2 게이트 절연 패턴(608), 제2 도전 패턴(218), 제6 도전 패턴(258), 제2 배리어 패턴(278), 제2 금속 패턴(288) 및 제2 게이트 마스크(618)를 포함할 수 있다. 이때, 순차적으로 적층된 제2 및 제6 도전 패턴들(218, 258)은 서로 동일한 물질을 포함하므로 서로 병합되어 제2 게이트 전극(268)을 형성할 수 있다.
이후, 제2 게이트 구조물(628)의 측벽을 커버하는 게이트 스페이서(630)를 형성하고, 제2 게이트 구조물(628)에 인접하는 제2 액티브 패턴(108) 상부에 불순물을 주입하여 소스/드레인 층(107)을 형성할 수 있다.
상기 제2 마스크를 제거한 후, 기판(100)의 제2 내지 제4 영역들(II, III, IV) 상에 제1 층간 절연막을 형성하고 제1 금속막(280) 및 제2 게이트 마스크(618)가 노출될 때까지 그 상부를 평탄화함으로써, 기판(100)의 제3 영역(III) 상에 형성된 제2 게이트 구조물(628) 및 게이트 스페이서(630)를 둘러싸는 제1 층간 절연 패턴(640)을 형성할 수 있다. 제1 층간 절연 패턴(640)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 금속막(280), 제1 층간 절연 패턴(640) 및 제2 게이트 마스크(618) 상에 캐핑막(290)을 형성할 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 11 내지 도 13을 참조하면, 기판(100)의 제2 및 제4 영역들(II, IV) 상에 형성된 캐핑막(290) 부분을 식각하여 각각 제1 및 제3 캐핑 패턴들(295, 299)을 형성할 수 있으며, 이들을 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(295)은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제3 캐핑 패턴(299)은 기판(100)의 제4 영역(IV) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제3 영역(III) 상에는 캐핑막(290)이 제2 캐핑 패턴(298)으로 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제2 영역(II) 상에서는, 제1 개구(230) 내의 제1 액티브 패턴(105), 소자 분리 패턴(110), 및 제1 게이트 마스크(150) 상에 순차적으로 적층된 제4 도전 패턴(245), 제5 도전 패턴(255), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제5 도전 패턴(255), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제4 및 제5 도전 패턴들(245, 255), 및 제1 및 제5 도전 패턴들(215, 255)은 각각 하나의 제1 도전 구조물(265)을 형성할 수 있다. 이하에서는, 순차적으로 적층된 제1 도전 구조물(265), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 기판(100)의 제4 영역(IV) 상에서는, 절연막 구조물(200)의 제2 절연막(180) 상에 순차적으로 적층된 제6 절연 패턴(199), 제3 도전 패턴(219), 제7 도전 패턴(259), 제3 배리어 패턴(279), 제3 금속 패턴(289), 및 제3 캐핑 패턴(299)이 형성될 수 있다. 이때, 순차적으로 적층된 제3 및 제7 도전 패턴들(219, 259)은 제2 도전 구조물(269)을 형성할 수 있다. 이하에서는, 순차적으로 적층된 제6 절연 패턴(199), 제2 도전 구조물(269), 제3 배리어 패턴(279), 제3 금속 패턴(289), 및 제3 캐핑 패턴(299)을 키(key) 구조물(309)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 키 구조물(309)은 기판(100)의 제4 영역(IV) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 키 구조물(309)의 상면은 비트 라인 구조물(305)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
기판(100)의 제2 영역(II) 상에서 상기 제1 방향으로 서로 이웃하는 비트 라인 구조물들(305) 사이에는 상기 제2 방향으로 연장되어 제2 절연막(180) 상면을 노출시키며 제1 개구(230)와 연결되는 제2 개구(705)가 형성될 수 있으며, 제2 개구(705)는 상기 제1 방향을 따라 제1 폭(W1)을 가질 수 있다. 또한, 기판(100)의 제4 영역(IV) 상에서 상기 제1 방향으로 서로 이웃하는 키 구조물들(309) 사이에는 상기 제2 방향으로 연장되어 제2 절연막(180) 상면을 노출시키는 제1 트렌치(709)가 형성될 수 있으며, 제1 트렌치(709)는 상기 제1 방향을 따라 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 즉, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물들(305) 사이의 거리보다 상기 제1 방향을 따라 서로 이격된 키 구조물들(309) 사이의 거리가 더 클 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(709)는 기판(100) 상면에 수직한 측벽을 가질 수 있다.
도 14 및 15를 참조하면, 비트 라인 구조물(305) 및 키 구조물(309)을 커버하는 제1 스페이서 막을 제1 개구(230)에 의해 노출된 제1 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 제2 절연막(180), 및 제2 및 제3 캐핑 패턴들(298, 299) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제7 및 제8 절연 패턴들(320, 330)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면, 및 제1 개구(230) 내에 형성된 제7 및 제8 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(340) 및 키 구조물(309)의 측벽을 커버하는 제4 스페이서(349)를 상기 제1 스페이서 막 표면, 및 제7 및 제8 절연 패턴들(320, 330) 상에 형성할 수 있다. 제3 및 제4 스페이서들(340, 349)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 내지 제3 캐핑 패턴들(295, 298, 299) 및 제3 및 제4 스페이서들(340, 349)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여 상기 제1 스페이서 막 및 제1 및 제2 절연막들(170, 180)을 식각함으로써, 기판(100)의 제2 영역(II) 상에서는 제1 액티브 패턴(105) 상면을 노출시키는 제3 개구(350)를 형성할 수 있으며, 제3 개구(350)에 의해 소자 분리 패턴(110) 상면 및 제1 게이트 마스크(150)의 상면도 함께 노출될 수 있다. 또한, 상기 건식 식각 공정에 의해서, 기판(100)의 제4 영역(IV) 상에서는 제1 트렌치(709)가 하부로 확장되어 소자 분리 패턴(110)의 상면을 노출시킬 수 있다.
상기 건식 식각 공정에 의해서, 제1 내지 제3 캐핑 패턴들(295, 298, 299) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315) 및 키 구조물(309)의 측벽을 커버하는 제2 스페이서(319)가 형성될 수 있다. 제1 및 제2 스페이서들(315, 319)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)이 부분적으로 제거되어 비트 라인 구조물(305) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있으며, 키 구조물(309) 하부에는 제4 및 제5 절연 패턴들(179, 189)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 제1 절연 패턴 구조물을 형성할 수 있으며, 키 구조물(309) 하부에 형성된 제4 내지 제6 절연 패턴들(179, 189, 199)은 제2 절연 패턴 구조물을 형성할 수 있다.
이후, 제1 내지 제3 캐핑 패턴들(295, 298, 299) 상면, 제3 및 제4 스페이서들(340, 349)의 외측벽, 제7 및 제8 절연 패턴들(320, 330) 상면 일부, 제3 개구(350)에 의해 노출된 제1 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면, 및 제1 트렌치(709)에 의해 노출된 소자 분리 패턴(110) 상면에 제3 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제5 스페이서(375) 및 키 구조물(309)의 측벽을 커버하는 제6 스페이서(379)를 형성할 수 있다. 제5 및 제6 스페이서들(375, 379)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100)의 제2 영역(II) 상에서 비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1, 제3 및 제5 스페이서들(315, 340, 375)은 함께 예비 제1 스페이서 구조물로 지칭될 수 있으며, 기판(100)의 제4 영역(IV) 상에서 키 구조물(309)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제2, 제4 및 제6 스페이서들(319, 349, 379)은 함께 제2 스페이서 구조물로 지칭될 수 있다
이후, 기판(100) 상에 비트 라인 구조물(305), 키 구조물(309), 제2 캐핑 패턴(298), 상기 예비 제1 스페이서 구조물, 및 상기 제2 스페이서 구조물을 커버하는 제2 층간 절연막을 형성하고 제1 내지 제3 캐핑 패턴들(295, 298, 299)의 상면이 노출될 때까지 그 상부를 평탄한 후, 기판(100)의 제2 영역(II) 상에서 제1 및 제2 개구들(230, 705) 내에 형성된 상기 제2 층간 절연막 부분을 제거함으로써, 기판(100)의 제4 영역(IV) 상에 형성된 제1 트렌치(709)를 채우는 제2 층간 절연 패턴(710)을 형성할 수 있다. 제2 층간 절연 패턴(710)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 16 및 17을 참조하면, 식각 공정을 수행하여 제1 액티브 패턴(105) 상부를 식각함으로써, 제3 개구(350)에 연통하는 제4 리세스(390)를 형성할 수 있다.
이후, 기판(100)의 제4 영역(IV) 상에 형성된 제2 층간 절연 패턴(710)을 제거함으로써 제1 트렌치(709)가 다시 형성될 수 있으며, 이때 제2 층간 절연 패턴(710) 하부에 형성된 소자 분리 패턴(110)의 상부가 부분적으로 식각될 수 있다. 이에 따라, 제1 트렌치(709)의 저면은 각 키 구조물들(309)의 저면보다 더 낮아질 수 있으며, 따라서 제3 액티브 패턴(109)의 상면보다도 낮아질 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 제3 개구(350) 및 제4 리세스(390), 및 기판(100)의 제4 영역(IV) 상에 형성된 제1 트렌치(709)를 채우는 하부 콘택막(400)을 충분한 높이로 형성할 수 있다.
기판(100)의 제2 영역(II) 상에는 각 측벽에 상기 예비 제1 스페이서 구조물이 형성된 비트 라인 구조물들(305)이 상기 제1 방향으로 서로 이격되도록 형성되고, 기판(100)의 제4 영역(IV) 상에는 역시 상기 제1 방향으로 서로 이격되도록 키 구조물들(309)이 형성되므로, 하부 콘택막(400)의 상면은 편평하지 않고 요철을 가질 수 있다.
특히, 제3 개구(350)의 상기 제1 방향으로의 폭은 제2 개구(705)의 상기 제1 방향으로의 제1 폭(W1)보다 작으며(도 12 참조), 따라서 제1 트렌치(709)의 상기 제1 방향으로의 제2 폭(W2)보다 훨씬 작을 수 있다. 이에 따라, 기판(100)의 제2 영역(II) 상에 형성되는 제3 개구(350) 내에는 하부 콘택막(400)이 모두 채워지지 못하여 제1 에어 갭(401)이 형성될 수 있다. 한편, 기판(100)의 제4 영역(IV) 상에서는, 제1 트렌치(709) 상에 형성되는 하부 콘택막(400) 부분의 상면 높이가 키 구조물(309) 상에 형성되는 하부 콘택막(400) 부분의 상면 높이보다 훨씬 낮을 수 있다.
예시적인 실시예들에 있어서, 하부 콘택막(400)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 18 및 19를 참조하면, 하부 콘택막(400)에 대해 용융(melting) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 용융 공정은 레이저 어닐링 공정을 포함할 수 있다.
이에 따라, 하부 콘택막(400)의 유동성이 향상되어, 비트 라인 구조물들(305) 사이에 형성된 제1 에어 갭(401)이 채워져 소멸될 수 있으며, 하부 콘택막(400)의 상면에 형성된 요철 형상이 제거되어 각 부분들 사이의 단차가 완화될 수 있다. 특히, 기판(100)의 제4 영역(IV) 상에서 제1 트렌치(709) 상부에 형성된 하부 콘택막(400) 부분과 키 구조물(309) 상부에 형성된 하부 콘택막(400) 부분 사이의 단차가 크게 완화될 수 있다.
다만, 상기 용융 공정을 수행함에 따라, 하부 콘택막(400) 상면이 부분적으로 파면과 유사한 형상을 가질 수도 있다.
도 20 및 21을 참조하면, 제1 내지 제3 캐핑 패턴들(295, 298, 299)의 상면이 노출될 때까지 하부 콘택막(400)의 상부를 평탄화할 수 있으며, 이에 따라 비트 라인 구조물들(305) 사이에 하부 콘택 플러그(405)가 형성될 수 있고, 키 구조물들(309) 사이에 매립 패턴(409)이 형성될 수 있다.
상기 평탄화 공정은 CMP 공정에 의해 수행될 수 있다. 전술한 바와 같이, 용융 공정에 의해 하부 콘택막(400)의 각 부분들 사이의 단차가 완화되었으므로, 상기 CMP 공정에 의해 형성되는 하부 콘택 플러그(405) 및 매립 패턴(409)은 편평한 상면을 가질 수 있으며, 비트 라인 구조물들(305) 사이에 형성된 하부 콘택 플러그(405)의 상면은 비트 라인 구조물들(305)의 상면과 실질적으로 동일한 높이를 가질 수 있고, 키 구조물들(309) 사이에 형성된 매립 패턴(409)의 상면은 키 구조물들(309)의 상면과 실질적으로 동일한 높이를 가질 수 있으며, 이에 따라 이들은 서로 실질적으로 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405) 및 매립 패턴(409)은 각각 상기 제2 방향으로 연장될 수 있으며, 특히 하부 콘택 플러그(405)는 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 22 및 23을 참조하면, 기판(100)의 제2 영역(II) 상에서 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제4 개구들을 포함하는 제3 마스크(도시되지 않음)를 제1 내지 제3 캐핑 패턴들(295, 298, 299), 하부 콘택 플러그(405) 및 매립 패턴(409) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그(405)를 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 기판(100)의 제2 영역(II) 상에서 기판(100) 상면에 수직한 수직 방향으로 제1 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제2 영역(II) 상에서는 비트 라인 구조물들(305) 사이에 제1 게이트 구조물(160)의 제1 게이트 마스크(150) 상면을 노출시키는 제5 개구가 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 제5 개구를 채우는 제4 캐핑 패턴(410)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다. 제4 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에서는, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 각 하부 콘택 플러그들(405)이 제4 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
도 24 및 25를 참조하면, 하부 콘택 플러그(405) 및 매립 패턴(409)의 각 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405) 및 매립 패턴(409)의 각 상부는 에치 백(etch back) 공정을 통해 제거될 수 있다. 전술한 바와 같이, 하부 콘택 플러그(405) 및 매립 패턴(409)의 상면은 서로 실질적으로 동일한 높이를 가질 수 있으며, 이에 따라 상기 에치 백 공정에 의해 이들은 각각 일정한 두께만큼 잔류할 수 있다.
한편, 하부 콘택 플러그(405)의 상부를 제거함에 따라서, 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 제1 스페이서 구조물의 상부가 노출될 수 있으며, 이어서 상기 노출된 예비 제1 스페이서 구조물의 제3 및 제5 스페이서들(340, 375)의 상부를 제거할 수 있다.
이후, 에치 백 공정을 추가로 수행함으로써, 하부 콘택 플러그(405) 및 매립 패턴(409)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(405)의 상면은 제3 및 제5 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
전술한 에치 백 공정에 의해서, 하부 콘택 플러그(405) 및 매립 패턴(409)은 각각 그 상부가 제거되고 하부가 잔류할 수 있으며, 또한 각 상면은 편평할 수 있다. 다만, 하부 콘택 플러그(405)와 매립 패턴(409)의 폭 차이에 의해서, 상기 에치 백 공정 후 이들 상면의 높이는 반드시 서로 동일하지는 않을 수도 있다. 예를 들어, 상기 에치 백 공정을 통해, 상대적으로 좁은 폭을 갖는 하부 콘택 플러그(405)에 비해서 상대적으로 넓은 폭을 갖는 매립 패턴(409)이 덜 식각되어, 상기 에치 백 공정 이후 매립 패턴(409)의 상면의 높이가 하부 콘택 플러그(405)의 상면의 높이보다 더 높을 수도 있다.
이후, 비트 라인 구조물(305), 상기 예비 제1 스페이서 구조물, 제2 내지 제4 캐핑 패턴들(298, 299, 410), 하부 콘택 플러그(405) 및 매립 패턴(409) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1, 제3 및 제5 스페이서들(315, 340, 375)을 커버하는 제7 스페이서(425)를 형성할 수 있으며, 하부 콘택 플러그(405)의 상면은 제7 스페이서(425)에 의해 커버되지 않고 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면 및 매립 패턴(409)의 상면에 각각 제1 및 제2 금속 실리사이드 패턴들(435, 439)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 금속 실리사이드 패턴들(435, 439)은 제1 내지 제4 캐핑 패턴들(295, 298, 299, 410), 제7 스페이서(425), 하부 콘택 플러그(405) 및 매립 패턴(409) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 제1 및 제2 금속 실리사이드 패턴들(435, 439)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 26 및 27을 참조하면, 제1 내지 제4 캐핑 패턴들(295, 298, 299, 410), 제7 스페이서(425), 및 제1 및 제2 금속 실리사이드 패턴들(435, 439) 상에 제1 희생막을 형성하고, 제1 내지 제4 캐핑 패턴들(295, 298, 299, 410)의 상면이 노출될 때까지 그 상부를 평탄화한 후, 기판(100)의 제3 영역(III) 상에 제1 홀을 형성할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(Silicon-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
상기 제1 홀은 기판(100)의 제3 영역(III) 상에서 제2 캐핑 패턴(298) 및 제1 층간 절연 패턴(640)을 관통하여 소스/드레인 층(107) 상면을 노출시킬 수 있다.
상기 제1 희생막을 제거한 후, 제1 내지 제4 캐핑 패턴들(295, 298, 299, 410), 제1, 제3, 제5 및 제7 스페이서들(315, 340, 375, 425), 제1 및 제2 금속 실리사이드 패턴들(435, 439), 하부 콘택 플러그(405), 매립 패턴(409) 및 소스/드레인 층(107) 상에 상부 콘택막(450)을 형성할 수 있다.
기판(100)의 제2 영역(II) 상에는 각 측벽에 제1, 제3, 제5 및 제7 스페이서들(315, 340, 375, 425)이 형성된 비트 라인 구조물들(305)이 상기 제1 방향으로 서로 이격되도록 형성되어 제1 금속 실리사이드 패턴(435)보다 높은 상면을 갖고, 기판(100)의 제4 영역(IV) 상에는 역시 상기 제1 방향으로 서로 이격되도록 키 구조물들(309)이 형성되어 제2 금속 실리사이드 패턴(439)보다 높은 상면을 가지므로, 상부 콘택막(450)의 상면은 편평하지 않고 요철을 가질 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제4 영역(IV) 상에 형성된 키 구조물들(309) 및 제2 금속 실리사이드 패턴(439) 상에는 상부 콘택막(450)이 일정한 두께로 컨포멀하게 형성될 수 있다. 이에 따라, 제2 금속 실리사이드 패턴(439) 상에 형성되는 상부 콘택막(450) 부분의 상면 높이는 키 구조물(309) 상에 형성되는 상부 콘택막(450) 부분의 상면 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상부 콘택막(450)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
도 28 및 29를 참조하면, CMP 공정을 통해 상부 콘택막(450)의 상부를 평탄화할 수 있다.
상기 CMP 공정은 비트 라인 구조물(305) 혹은 키 구조물(309)의 상면이 노출될 때까지 수행되지 않으며, 상부 콘택막(450)의 상면이 이들 상면보다 높은 높이를 갖도록 수행될 수 있다. 즉, 상기 CMP 공정에서는 연마 저지막이 사용되지 않으므로 정확한 시간 조절이 어려울 수 있다. 하지만, 기판(100)의 제4 영역(IV)에 형성된 상부 콘택막(450) 부분은 제2 금속 실리사이드 패턴(439) 및 키 구조물(309) 상에서 단차를 가지므로, 이를 사용하여 상기 CMP 공정을 수행하는 시간을 조절할 수 있다.
상기 CMP 공정을 통해서, 기판(100)의 제2 및 제3 영역들(II, III) 상에 형성된 상부 콘택막(450) 부분은 편평한 상면을 가질 수 있으며, 기판(100)의 제4 영역(IV) 상에 형성된 상부 콘택막(450) 부분은 키 구조물들(309) 및 제2 금속 실리사이드 패턴(439) 상에서 일정한 두께를 가질 수 있다. 이때, 키 구조물들(309)의 상부 측벽 및 상면, 및 제2 금속 실리사이드 패턴(439)의 상면에 컨포멀하게 형성되는 상부 콘택막(450) 상에 형성되는 제2 트렌치(720)는 편평한 저면, 및 수직에 가까운 각도, 예를 들어 75도 이상 각도의 측벽을 가질 수 있다. 즉, 키 구조물들(309)의 상부 측벽에 형성된 상부 콘택막(450) 부분의 측벽은 수직에 가까운 각도를 가질 수 있다.
한편, 상기 CMP 공정 시 사용되는 슬러리 입자(730)가 모두 제거되지 않고 부분적으로 잔류할 수 있으며, 특히 다른 부분과는 달리 오목한 형상을 갖는 제2 트렌치(720) 내에 다수 존재할 수 있다. 슬러리 입자(730)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 30을 참조하면, 세정 공정을 수행함으로써, 상기 CMP 공정 시 발생하거나 잔류하는 불순물들을 제거할 수 있다.
상기 세정 공정을 통해 제2 트렌치(720) 내에 잔류하는 슬러리 입자(730)가 제거될 수 있다. 특히, 매립 패턴(409) 및 제2 금속 실리사이드 패턴(439)에 의해 제2 트렌치(720)는 제1 트렌치(709, 도 13 참조)보다 작은 깊이를 가지므로, 슬러리 입자(730)의 상부가 제2 트렌치(720) 상으로 노출될 수 있으며, 이에 따라 상기 세정 공정에 의해 용이하게 제거될 수 있다.
도 31 및 32를 참조하면, 기판(100)의 제2 영역(II) 상에 형성된 상부 콘택막(450) 부분을 식각하여 제2 홀(470)을 형성하고, 기판(100)의 제3 영역(III) 상에 형성된 상부 콘택막(450) 부분을 패터닝할 수 있다.
제2 홀(470)은 기판(100)의 제2 영역(II) 상에 형성된 상부 콘택막(450) 부분의 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제5 및 제7 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제3 스페이서(340)의 상면을 노출시킬 수 있다.
제2 홀(470)이 형성됨에 따라서, 기판(100)의 제2 영역(II) 상에서 상부 콘택막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제2 영역(II) 상에서 순차적으로 적층된 하부 콘택 플러그(405), 제1 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 제1 콘택 플러그 구조물을 형성할 수 있다.
한편, 기판(100)의 제3 영역(III) 상에서 상부 콘택막(450)이 패터닝됨에 따라서, 상기 제1 홀을 채우는 제2 콘택 플러그(457), 및 이의 상면에 접촉하는 배선(458)이 형성될 수 있으며, 이들은 소스/드레인 층(107)에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 배선(458)은 기판(100)의 제2 영역(II) 상에 형성되는 비트 라인 구조물(305)에 전기적으로 연결되어, 이에 전기적 신호를 인가할 수 있다.
예시적인 실시예들에 있어서, 배선(458) 형성 시, 제2 트렌치(720)가 오버레이 키로 사용될 수 있다. 전술한 바와 같이, 제2 트렌치(720)는 수직에 가까운 측벽을 가질 수 있으므로 상기 오버레이 키의 역할을 잘 수행할 수 있다.
기판(100)의 제4 영역(IV) 상에 잔류하는 상부 콘택막(450) 부분은 이하에서는 제3 도전 구조물(459)로 지칭하기로 한다.
도 33 및 34를 참조하면, 제2 홀(470)에 의해 노출된 제3 스페이서(340)를 제거하여, 제2 홀(470)에 연통하는 제2 에어 갭(345)를 형성할 수 있다. 제3 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(305)의 측벽에 형성된 제3 스페이서(340)는 제2 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제2 홀(470)에 의해 노출되어 상부 콘택 플러그(455)에 의해 커버되지 않는 제3 스페이서(340) 부분뿐만 아니라, 상기 제2 방향으로 이웃하여 제4 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(455)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 제2 홀(470), 기판(100)의 제3 영역(III) 상에서 배선들(458) 사이의 공간, 제2 영역(II) 상에 형성된 제2 트렌치(720)를 채우면서 순차적으로 적층된 제3 및 제4 층간 절연막들(480, 490)을 형성할 수 있다. 제3 및 제4 층간 절연막들(480, 490)은 제4 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제3 층간 절연막(480)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제2 홀(470) 하부의 제2 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 제2 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제5 및 제7 스페이서들(315, 375, 425)과 함께 제1 스페이서 구조물을 형성할 수 있다. 즉, 제2 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다. 한편, 제3 층간 절연막(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 35 내지 도 37을 참조하면, 상부 콘택 플러그(455)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(455), 제3 및 제4 층간 절연막들(480, 490), 배선(458) 및 제3 도전 구조물(459) 상에 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(455)의 상면을 부분적으로 노출시키는 제6 개구를 형성할 수 있다.
상기 제6 개구의 측벽, 노출된 상부 콘택 플러그(455)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제6 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(455)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제6 개구를 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제5 층간 절연막(550)을 기판(100)의 제2 내지 제4 영역들(II, III, IV) 상에 형성할 수 있다. 제5 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이후, 상부 배선들(도시되지 않음)을 추가로 형성하여 기판(100)의 제1 영역들(I) 상에 반도체 칩들을 각각 형성할 수 있다.
이후, 다이싱(dicing) 공정 혹은 쏘잉 (sawing) 공정을 통해 기판(100)의 제1 영역들(I) 상에 각각 형성된 상기 반도체 칩들을 서로 분리시킴으로써 상기 반도체 장치의 제조를 완성할 수 있다.
한편, 도 38은 상기 다이싱 공정을 통해 기판(100)의 제4 영역(IV) 상에 형성된 W 영역이 부분적으로 제거됨에 따라서, 도 2의 D-E선을 따라 절단된 단면만이 잔류하는 것을 도시하고 있다.
전술한 바와 같이, 비트 라인 구조물들(305) 사이에 형성된 제2 개구(705)를 채우는 하부 콘택막(400)은 키 구조물들(309) 사이에 형성된 제1 트렌치(709)도 채우지만, 키 구조물들(309) 상에 형성된 부분에 비해 제1 트렌치(709) 상에 형성된 부분의 상면의 높이가 낮을 수 있다. 하지만, 하부 콘택막(400)에 대해 CMP 공정을 수행하기 이전에, 이에 대해 예를 들어, 레이저 어닐링 공정과 같은 용융 공정을 수행함으로써, 하부 콘택막(400)의 각 부분들 사이의 단차가 감소할 수 있다. 이에 따라, 비트 라인 구조물들(305) 및 키 구조물들(309)의 상면이 노출될 때까지 상기 CMP 공정을 수행함으로써, 제1 트렌치(709) 내에 형성되는 매립 패턴(409)의 상면은 평탄하면서도 이웃하는 키 구조물들(309)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
이후, 이에 대해 에치 백 공정을 수행하더라도, 매립 패턴(409)은 모두 제거되지 않고 제1 트렌치(709) 내에 적어도 하부가 잔류하여 그 깊이가 감소할 수 있으며, 또한 그 상면은 평탄함을 유지할 수 있다. 이에 따라, 하부 콘택 플러그(405) 및 매립 패턴(409) 상에 상부 콘택막(450)을 형성하고 이에 대해 CMP 공정을 수행함으로써, 제1 트렌치(709) 상에 형성된 상부 콘택막(450) 부분 상에 형성되는 제2 트렌치(720)는 그 깊이가 제1 트렌치(709)의 깊이에 비해 작을 수 있다. 따라서 상기 CMP 공정 후 제2 트렌치(720) 내에 잔류할 수 있는 슬러리 입자(730)는 이후 세정 공정에 의해 용이하게 제거될 수 있으므로, 이후 공정들에서 다른 막 구조물에 손상을 끼치지 않을 수 있다.
또한, 수직 측벽을 갖는 제1 트렌치(709)의 하부를 채우며 평탄한 상면을 갖는 매립 패턴(409) 및 그 상부에 형성된 제2 금속 실리사이드 패턴(439)과 키 구조물들(309) 상에 컨포멀하게 형성되는 상부 콘택막(450) 상에 형성되는 제2 트렌치(720)는 수직에 가까운 측벽을 가질 수 있으며, 이에 따라 상부 콘택막(450)을 패터닝하여 배선(458)을 형성할 때, 제2 트렌치(720)를 오버레이 키로서 유용하게 사용할 수 있다.
지금까지는 비트 라인 구조물들(305) 사이의 제2 개구(705) 및 키 구조물들(309) 사이에 형성되는 제1 트렌치(709)를 예를 들어, 불순물이 도핑된 폴리실리콘과 같은 도전성 물질을 포함하는 하부 콘택막(400)이 채우는 것으로 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
즉, 기판(100)의 제2 영역(II) 및 제4 영역(IV) 상에 임의의 제1 및 제2 구조물들이 각각 형성되고, 상기 제1 구조물들 사이에 형성되는 제2 개구(705)의 제1 폭(W1)보다 상기 제2 구조물들 사이에 형성되는 제1 트렌치(709)의 제2 폭(W2)이 더 큰 경우, 제2 개구(705) 및 제1 트렌치(709)를 채우는 임의의 매립막을 형성하고, 이에 대해 예를 들어, 레이저 어닐링 공정과 같은 용융 공정을 수행하여 상기 매립막의 단차를 감소시킨 후, CMP 공정을 통해 상기 매립막을 평탄화시킴으로써, 제2 개구(705) 및 제1 트렌치(709) 내에 서로 동일한 높이의 상면을 갖는 제1 및 제2 매립 패턴들을 각각 형성할 수 있다. 이때, 상기 매립막은 반드시 도전성 물질일 필요는 없으며, 상기 용융 공정을 통해 그 단차가 완화될 수 있는 임의의 물질을 포함할 수 있다. 예를 들어, 상기 매립막은 폴리실리콘, 산화물, 질화물 등을 포함할 수 있다.
이후, 상기 제1 및 제2 매립 패턴들의 상부를 제거하고, 이들 상에 도전막을 컨포멀하게 형성한 후, CMP 공정을 통해 이를 평탄화함으로써, 제1 트렌치(709) 내의 상기 제2 매립 패턴 상에는 수직에 가까운 측벽을 가지며 상부에 얕은 제2 트렌치(720)가 형성된 도전 구조물이 형성될 수 있다. 이에 따라, 상기 CMP 공정 시 사용되는 슬러리 입자(730)가 제2 트렌치(720) 내에 잔류하더라도 세정 공정에 의해 용이하게 제거될 수 있으며, 상기 도전 구조물은 오버레이 키로서 역할을 잘 수행할 수 있다.
전술한 방법을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 반도체 장치는 셀 영역(II) 및 이를 적어도 부분적으로 둘러싸는 주변 회로 영역(III)을 포함하는 칩 영역(I), 및 칩 영역(I)을 둘러싸는 스크라이브 레인 영역(IV)을 포함하며, 상부에 형성된 소자 분리 패턴(110)에 의해 셀 영역(II), 주변 회로 영역(III) 및 스크라이브 레인 영역(IV)에 각각 정의되는 제1 내지 제3 액티브 패턴들(105, 108, 109)을 포함하는 기판(100) 상에 형성될 수 있다.
상기 반도체 장치는 제1 액티브 패턴(105)의 상부에 매립된 제1 게이트 구조물들(160), 기판(100)의 셀 영역(II) 상에 형성된 비트 라인 구조물들(305), 비트 라인 구조물들(305) 사이의 제1 액티브 패턴(105) 부분들 상에 각각 형성된 제1 콘택 플러그 구조물들, 및 상기 제1 콘택 플러그 구조물들 상에 각각 형성된 커패시터들(540)을 포함할 수 있다. 이때, 상기 각 제1 콘택 플러그 구조물들은 순차적으로 적층된 하부 및 상부 콘택 플러그들(405, 455)을 포함할 수 있다.
또한, 상기 반도체 장치는 기판(100)의 주변 회로 영역(III) 상의 제2 액티브 패턴(108) 상에 형성된 제2 게이트 구조물(628), 제2 게이트 구조물(628)에 인접한 제2 액티브 패턴(108) 상에 형성된 제2 콘택 플러그(457), 및 제2 콘택 플러그(457) 상에 형성된 배선(458)을 포함할 수 있다.
나아가, 상기 반도체 장치는 기판(100)의 스크라이브 레인 영역(IV) 상에서 비트 라인 구조물들(305)과 동일한 적층 구조를 갖고 이의 상면과 동일한 높이의 상면을 가지며 제1 트렌치(709)에 의해 서로 이격된 키(key) 구조물들(309), 제1 트렌치(709)의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴(409), 및 매립 패턴(409)의 상면, 제1 트렌치(709) 상부의 측벽 및 키 구조물들(309) 상면에 형성된 제3 도전 구조물(459)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 도전 구조물(459)은 일정한 두께를 가질 수 있으며, 제1 트렌치(709) 상부 측벽에 형성된 제3 도전 구조물(459) 부분의 측벽은 기판(100) 상면에 대해 75도 이상의 각도를 가질 수 있다.
예시적인 실시예들에 있어서, 키 구조물들(309) 사이의 거리는 비트 라인 구조물들(305) 사이의 거리보다 클 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)는 매립 패턴(409)과 동일한 물질을 포함할 수 있으며, 상부 콘택 플러그(455)는 배선(458) 및 제3 도전 구조물(459)과 동일한 물질을 포함할 수 있다. 이때, 상부 콘택 플러그(455)의 상면은 배선(458) 및 제3 도전 구조물(459)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 일 실시예에 있어서, 배선(458)은 비트 라인 구조물(305)에 전기적으로 연결되어 이에 전기적 신호를 인가할 수 있다.
예시적인 실시예들에 있어서, 상부 및 하부 콘택 플러그들(405, 455) 사이에는 제1 금속 실리사이드 패턴(435)이 형성될 수 있으며, 매립 패턴(409) 및 제3 도전 구조물(459) 사이에는 제2 금속 실리사이드 패턴(439)이 형성될 수 있다. 이때, 제1 및 제2 금속 실리사이드 패턴들(435, 439)은 서로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 키 구조물들(309)의 측벽에는 상기 수평 방향을 따라 순차적으로 적층되며 질화물, 산화물 및 질화물을 각각 포함하는 제2, 제4 및 제6 스페이서들(319, 349, 379)을 더 포함할 수 있다.
각 키 구조물들(309)은 제3 액티브 패턴(109) 및 소자 분리 패턴(110) 상에 형성될 수 있으며, 매립 패턴(409)은 소자 분리 패턴 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 매립 패턴(409)의 저면은 각 키 구조물들(309)의 저면보다 낮을 수 있으며, 또한 제3 액티브 패턴(109)의 상면보다도 낮을 수 있다.
도 39 내지 도 42는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 39는 대응하는 평면도의 Y 영역을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함하고, 도 40 내지 도 42는 대응하는 평면도들의 Z 및 W 영역들을 각각 C-C'선 및 D-D'선으로 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 38을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 39 및 40을 참조하면, 도 1 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 18 및 19를 참조로 설명한 용융 공정을 수행하지 않고, 도 20 및 21을 참조로 설명한 CMP 공정을 바로 수행할 수 있다.
기판(100)의 제4 영역(IV) 상에서, 제1 트렌치(709) 상에 형성되는 하부 콘택막(400) 부분의 상면 높이가 키 구조물(309) 상에 형성되는 하부 콘택막(400) 부분의 상면 높이보다 훨씬 낮으므로, 상기 CMP 공정을 수행한 후, 제1 트렌치(709) 내에 잔류하는 매립 패턴(409)의 상면은 평탄하지 않고 위로 오목한 형상을 가질 수 있으며, 이에 따라 매립 패턴(409) 상에는 제5 리세스(403)가 형성될 수 있다.
도 41을 참조하면, 도 22 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
에치 백 공정을 통해 하부 콘택 플러그(405)의 상부를 제거할 때, 제1 트렌치(709) 내에 잔류하는 매립 패턴(409) 역시 부분적으로 제거될 수 있으며, 매립 패턴(409) 상에는 오목한 제5 리세스(403)가 형성되어 있으므로, 상기 에치 백 공정에 의해 매립 패턴(409)의 가운데 부분이 모두 제거되어 하부의 제2 절연막(180) 상면을 노출시키는 제3 트렌치(404)가 형성될 수 있다.
한편, 잔류하는 매립 패턴(409)의 상면에는 제2 금속 실리사이드 패턴(439)이 더 형성될 수 있다.
도 42를 참조하면, 도 26 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제1 및 제2 금속 실리사이드 패턴들(435, 439) 상에 상부 콘택막(450)을 형성하고 이에 대해 CMP 공정을 수행할 수 있다. 이때, 기판(100)의 제4 영역(IV) 상에 형성된 상부 콘택막(450) 부분은 제2 절연막(180), 제2 금속 실리사이드 패턴(439) 및 키 구조물들(309) 상에서 일정한 두께를 가질 수 있으나, 제2 절연막(180) 상에 형성된 부분과 키 구조물들(309) 상에 형성된 부분 사이의 단차가 클 수 있다. 또한, 상부 콘택막(450) 상에 형성되는 제2 트렌치(720)는 수직이 아닌 비스듬한 측벽을 가질 수 있으며, 그 내부에는 상기 CMP 공정 시 사용되는 슬러리 입자(730)가 모두 제거되지 않고 부분적으로 잔류할 수 있다.
이후 도 30을 참조로 설명한 세정 공정을 수행할 수 있으나, 깊이가 깊은 제2 트렌치(720) 내부에 끼어있는 슬러리 입자(730)의 일부만이 제거되고 전체적으로 제거되지는 않아 부분적으로 잔류할 수 있다. 이에 따라, 잔류하는 슬러리 입자(730)는 후속 공정에서 다른 막 구조물들에 손상을 줄 수 있다.
한편, 제2 트렌치(720)가 비스듬한 측벽을 가짐에 따라서, 도 31 및 32를 참조로 설명한 공정들, 즉 제2 트렌치(720)를 오버레이 키로 사용하여 상부 콘택막(450)을 패터닝함으로써 배선(458)을 형성하는 공정이 원활하게 수행되지 못할 수 있다.
이러한 비교예와는 달리, 전술한 대로 예시적인 실시예들에 따른 반도체 장치 제조 방법에서는, 하부 콘택막(400)에 대한 CMP 공정을 수행하기 이전에, 예를 들어 레이저 어닐링 공정과 같은 용융 공정을 수행함으로써 그 단차를 감소시킬 수 있으며, 이에 따라 이후 수행되는 에치 백 공정에 의해서도 제1 트렌치(709)의 하부를 채우도록 매립 패턴(409)이 형성될 수 있고, 또한 그 상면이 평탄할 수 있다.
따라서 이후 형성되는 상부 콘택막(450) 상에 형성되는 제2 트렌치(720)의 깊이가 깊지 않으므로, CMP 공정 후 잔류하는 슬러리 입자(730)가 제2 트렌치(720)에 의해 끼어 세정 공정에 의해 제거되지 않는 현상이 발생하지 않을 수 있다. 또한, 제2 트렌치(720)의 측벽이 거의 수직에 가까우므로, 이를 오버레이 키로 사용하여 원하는 형상 및 위치에 배선(458)을 용이하게 형성할 수 있다.
100: 기판
105, 108, 109: 제1 내지 제3 액티브 패턴
107: 소스/드레인 층 110: 소자 분리 패턴
130, 600: 제1, 제2 게이트 절연막
140, 268: 제1, 제2 게이트 전극 150, 618: 제1, 제2 게이트 마스크
160, 628: 제1, 제2 게이트 구조물 170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 179, 189, 199, 320, 330: 제1 내지 제8 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 218, 219, 245, 255, 258, 259: 제1 내지 제7 도전 패턴
220: 제1 마스크 230, 750, 350: 제1 내지 제3 개구
265, 269, 459: 제1 내지 제3 도전 구조물
270: 배리어 막
275, 278, 279: 제1 내지 제3 배리어 패턴
280: 제1 금속막
285, 288, 289: 제1 내지 제3 금속 패턴
290: 캐핑막
295, 298, 299, 410: 제1 내지 제4 캐핑 패턴
305: 비트 라인 구조물 309: 키 구조물
315, 319, 340, 349, 375, 379, 425: 제1 내지 제7 스페이서
345: 에어 스페이서 390, 403: 제4, 제5 리세스
400: 하부 콘택막 405: 하부 콘택 플러그
435, 439: 제1, 제2 금속 실리사이드 패턴
450: 상부 콘택막 455: 상부 콘택 플러그
457: 제2 콘택 플러그
480, 490, 550: 제3 내지 제5 층간 절연막
500: 식각 저지막 510: 하부 전극
520: 유전막 530: 상부 전극
540: 커패시터 608: 제2 게이트 절연 패턴
630: 게이트 스페이서
640, 710: 제1, 제2 층간 절연 패턴
709, 720, 404: 제1 내지 제3 트렌치
730: 슬러리 입자

Claims (21)

  1. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판;
    상기 기판의 칩 영역 상에 형성된 비트 라인 구조물;
    상기 기판의 스크라이브 레인 영역 상에 형성되고, 상기 비트 라인 구조물의 상면과 동일한 높이의 상면을 가지며, 트렌치에 의해 상기 기판 상면에 평행한 제1 방향으로 서로 이격된 키(key) 구조물들;
    상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴; 및
    상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제1 도전 구조물을 포함하며,
    각각의 상기 키 구조물들은 상기 비트 라인 구조물과 실질적으로 동일한 적층 구조를 가지는 반도체 장치.
  2. 제1항에 있어서, 상기 매립 패턴은 불순물이 도핑된 폴리실리콘을 포함하고, 상기 제1 도전 구조물은 금속을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 매립 패턴 및 상기 제1 도전 구조물들 사이에 형성된 금속 실리사이드 패턴을 더 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 도전 구조물은 일정한 두께를 가지며, 상기 트렌치 상부 측벽에 형성된 상기 제1 도전 구조물 부분의 측벽은 상기 기판 상면에 대해 75도 이상의 각도를 갖는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 각각의 상기 키 구조물들 및 상기 비트 라인 구조물은 상기 기판 상에 순차적으로 적층된 절연 패턴, 제2 도전 구조물, 배리어 패턴, 금속 패턴 및 캐핑 패턴을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 도전 구조물, 상기 배리어 패턴 및 상기 캐핑 패턴은 각각 불순물이 도핑된 폴리실리콘, 금속 질화물 및 실리콘 질화물을 포함하는 반도체 장치.
  8. 제1항에 있어서, 각각의 상기 키 구조물들 및 상기 비트 라인 구조물은 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  9. 제8항에 있어서, 상기 비트 라인 구조물은 상기 제1 방향을 따라 제1 거리만큼 서로 이격되도록 복수 개로 형성되며,
    상기 제1 방향으로 서로 이격된 상기 키 구조물들 사이의 제2 거리는 상기 제1 거리보다 큰 반도체 장치.
  10. 칩 영역; 및
    상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판;
    상기 기판의 스크라이브 레인 영역 상에 형성되고, 순차적으로 적층된 절연 패턴, 제1 도전 구조물, 배리어 패턴, 금속 패턴 및 캐핑 패턴을 각각 포함하며, 트렌치에 의해 상기 기판 상면에 평행한 제1 방향으로 서로 이격된 키(key) 구조물들;
    상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴; 및
    상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제2 도전 구조물을 포함하는 반도체 장치.
  11. 칩 영역; 및
    상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 상기 칩 영역 및 상기 스크라이브 레인 영역에 각각 정의되는 제1 및 제2 액티브 패턴들을 포함하는 기판;
    상기 제1 액티브 패턴의 상부에 매립된 제1 게이트 구조물들;
    상기 기판의 칩 영역 상에 형성된 비트 라인 구조물들;
    상기 비트 라인 구조물들 사이의 상기 제1 액티브 패턴 부분들 상에 각각 형성된 제1 콘택 플러그 구조물들;
    상기 제1 콘택 플러그 구조물들 상에 각각 형성된 커패시터들;
    상기 기판의 스크라이브 레인 영역 상에 형성되고, 상기 비트 라인 구조물들의 상면과 동일한 높이의 상면을 가지며, 트렌치에 의해 서로 이격된 키(key) 구조물들;
    상기 트렌치의 하부를 채우고 편평한 상면을 가지며 도전성 물질을 포함하는 매립 패턴; 및
    상기 매립 패턴의 상면, 상기 트렌치 상부의 측벽 및 상기 키 구조물들 상면에 형성된 제1 도전 구조물을 포함하는 반도체 장치.
  12. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판;
    상기 기판의 칩 영역 상에 형성되고, 제1 방향을 따라 제1 거리만큼 서로 이격되는 비트 라인 구조물들;
    상기 기판의 스크라이브 레인 영역 상에 형성되고, 상기 비트 라인 구조물들과 동일한 적층 구조를 갖는 키 구조물들; 및
    상기 키 구조물들에 인접하여 순차적으로 적층된 매립 패턴 및 제1 도전 구조물을 포함하며,
    상기 매립 패턴은 편평한 상면을 가지고 도전성 물질을 포함하며,
    상기 제1 도전 구조물은 상기 키 구조물들의 상면에도 형성되는 반도체 장치.
  13. 제12항에 있어서, 각각의 상기 키 구조물들 및 상기 비트 라인 구조물들은 상기 기판 상에 순차적으로 적층된 절연 패턴 구조물, 제2 도전 구조물, 배리어 패턴, 금속 패턴 및 캐핑 패턴을 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 절연 패턴 구조물은 순차적으로 적층되며 산화물, 질화물 및 산화물을 각각 포함하는 제1, 제2 및 제3 절연 패턴들을 포함하는 반도체 장치.
  15. 제12항에 있어서, 상기 키 구조물의 측벽에 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층되며 질화물, 산화물 및 질화물을 각각 포함하는 제1, 제2 및 제3 스페이서들을 더 포함하는 반도체 장치.
  16. 제12항에 있어서, 상기 매립 패턴의 저면은 상기 키 구조물의 저면보다 낮은 반도체 장치.
  17. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 칩 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 서로 이격된 제1 구조물들 및 트렌치에 의해 서로 이격된 키(key) 구조물들을 각각 형성하고;
    상기 개구 및 상기 트렌치를 채우는 매립막을 상기 제1 구조물들 및 상기 키 구조물들 상에 형성하고;
    상기 매립막에 용융 공정을 수행하여 상기 매립막이 갖는 단차를 감소시키고;
    상기 제1 구조물들 및 상기 키 구조물들의 상면이 노출될 때까지 상기 매립막을 평탄화하여, 상기 제1 구조물들 사이 및 상기 키 구조물들 사이에 제1 및 제2 매립 패턴들을 각각 형성하고;
    상기 제1 및 제2 매립 패턴들의 상부를 각각 제거하고;
    상기 제1 및 제2 매립 패턴들, 상기 제1 구조물 및 상기 키 구조물들 상에 도전막을 형성하고;
    상기 도전막을 평탄화하고; 그리고
    상기 제2 매립 패턴 상에 형성된 상기 도전막 부분을 오버레이 키로 사용하여 상기 기판의 칩 영역 상에 형성된 상기 도전막 부분을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 용융 공정은 레이저 어닐링 공정을 포함하는 반도체 장치의 제조 방법.
  19. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 칩 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 제1 거리만큼 서로 이격된 제1 구조물들 및 트렌치에 의해 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 제2 구조물들을 각각 형성하고;
    상기 개구 및 상기 트렌치를 채우는 매립막을 상기 제1 및 제2 구조물들 상에 형성하되, 상기 기판의 스크라이브 레인 영역 상에 형성된 상기 매립막 부분에는 단차가 발생하고;
    상기 매립막에 용융 공정을 수행하여 상기 단차를 감소시키고;
    상기 제1 및 제2 구조물들의 상면이 노출될 때까지 상기 매립막을 평탄화하여, 상기 제1 구조물들 사이 및 상기 제2 구조물들 사이에 각각 제1 및 제2 매립 패턴들을 형성하고;
    상기 제1 및 제2 매립 패턴들의 상부를 각각 제거하고; 그리고
    상기 제2 매립 패턴 및 상기 제2 구조물 상에 도전막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 셀 영역 및 이를 적어도 부분적으로 둘러싸는 주변 회로 영역을 포함하는 칩 영역, 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판의 상기 셀 영역 및 상기 스크라이브 레인 영역 상에, 개구에 의해 서로 이격된 비트 라인 구조물들 및 트렌치에 의해 서로 이격된 키(key) 구조물들을 각각 형성하고;
    상기 개구 및 상기 트렌치를 채우는 제1 도전막을 상기 비트 라인 구조물들 및 상기 키 구조물들 상에 형성하고;
    상기 제1 도전막에 용융 공정을 수행하여 상기 제1 도전막이 갖는 단차를 감소시키고;
    상기 비트 라인 구조물들 및 상기 키 구조물들의 상면이 노출될 때까지 상기 제1 도전막을 평탄화하여, 상기 비트 라인 구조물들 사이 및 상기 키 구조물들 사이에 하부 콘택 플러그 및 매립 패턴을 각각 형성하고;
    상기 하부 콘택 플러그 및 상기 매립 패턴의 상부를 각각 제거하고;
    상기 하부 콘택 플러그, 상기 매립 패턴, 상기 비트 라인 구조물들 및 상기 키 구조물들 상에 제2 도전막을 형성하고;
    상기 제2 도전막을 평탄화하고; 그리고
    상기 기판의 셀 영역 및 주변 회로 영역 상에 형성된 상기 제2 도전막 부분들을 패터닝하여 상부 콘택 플러그 및 배선을 각각 형성하되, 상기 배선은 상기 매립 패턴 상에 형성된 상기 제2 도전막 부분을 오버레이 키로 사용하여 패터닝되는 반도체 장치의 제조 방법.
  21. 제12항에 있어서, 상기 제1 방향으로 서로 이격된 상기 키 구조물들 사이의 제2 거리는 상기 제1 거리보다 큰 반도체 장치.
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