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KR102742435B1 - 반도체 장치 및 연속 독출 방법 - Google Patents

반도체 장치 및 연속 독출 방법 Download PDF

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KR102742435B1
KR102742435B1 KR1020210158457A KR20210158457A KR102742435B1 KR 102742435 B1 KR102742435 B1 KR 102742435B1 KR 1020210158457 A KR1020210158457 A KR 1020210158457A KR 20210158457 A KR20210158457 A KR 20210158457A KR 102742435 B1 KR102742435 B1 KR 102742435B1
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 종래의 연속 독출을 개선한 반도체 장치 및 연속 독출 방법을 제공한다.
[해결수단] 본 발명의 플래쉬 메모리(100)는, NAND형의 메모리셀 어레이(110＿1, 110＿2)와, 입출력 회로(120)와, ECC 회로(130)와, 컨트롤러(150)와, 워드선 선택 회로(160＿1, 160＿2)와, 페이지 버퍼/센스 회로(170＿1, 170＿2)와, 열 선택 회로(180＿1, 180＿2)를 포함한다. 컨트롤러(150)는, 페이지의 연속 독출을 실시하는 경우, 메모리셀 어레이(110＿1)로부터 선택 페이지의 전반(前半)의 1/2페이지의 어레이 독출을 실시하고, 또 이와는 독립적으로 메모리셀 어레이(110＿2)로부터 선택 페이지의 후반(後半)의 1/2페이지의 어레이 독출을 실시하고, 별개로 독출된 1/2페이지의 데이터를 클록신호에 동기하여 연속해서 출력한다.

Description

반도체 장치 및 연속 독출 방법{SEMICONDUCTOR APPARATUS AND CONTINUOUS READOUT METHOD}
본 발명은, 반도체 장치에 관한 것으로, 특히, NAND형 플래쉬 메모리의 연속 독츨 방법에 관한 것이다.
NAND형의 플래쉬 메모리에는, 외부로부터의 커맨드에 응답하여, 복수의 페이지를 연속으로 독출하는 연속 독출 기능(버스트 독출 기능)이 탑재되어 있는 것이 있다. 페이지 버퍼/센스 회로는, 예를 들면, 2개의 래치를 포함하고, 연속 독출 동작을 할 때, 일방의 래치에 어레이로부터 독출된 데이터를 유지하는 동안에, 타방의 래치에 유지된 데이터의 출력을 가능하게 하고 있다(예를 들면, 특허문헌 1, 2, 3 등). 특허문헌 4는, 연속 독출의 새로운 고속화를 도모하는 독출 방법을 개시하고 있다.
[특허문헌 1] 일본 특허 5323170호 공보 [특허문헌 2] 일본 특허 5667143호 공보 [특허문헌 3] 미국 특허출원 US2014/0104947A1 [특허문헌 4] 일본 특허 6744950호 공보
도 1에, 온칩(on-chip) ECC 기능을 탑재한 NAND형 플래쉬 메모리의 개략 구성을 나타낸다. 플래쉬 메모리는, NAND 스트링을 포함한 메모리셀 어레이(10)와, 페이지 버퍼/센스 회로(20)와, 데이터의 전송 회로(30, 32)와, 에러 검출 정정 회로(이하, ECC 회로)(40)와, 입출력 회로(50)를 포함한다. 페이지 버퍼/센스 회로(20)는, 독출 데이터나 프로그램 해야 할 입력 데이터를 유지하는 2개의 래치(L1, L2)(1개의 래치는, 예를 들면, 4KB)를 포함하고, 래치(L1, L2)는, 각각 제1 캐쉬(C0)와, 제2 캐쉬(C1)(1개의 캐쉬는, 예를 들면, 2KB)를 포함한다.
도 2에, 특허문헌 4에 개시된, 복수 페이지의 연속 독출을 실시할 때의 타이밍차트를 나타낸다. 가장 처음에, 페이지(P0)의 어레이 독출이 실시되고, 페이지(P0)의 데이터가, 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 유지된다(P0 C0, P0 C1). 다음에, 래치(L1)의 제1 및 제2 캐쉬(C0, C1)의 데이터가, 래치(L2)의 제1 및 제2 캐쉬(C0, C1)에 전송되고, 제1 및 제2 캐쉬(C0, C1)의 데이터가, ECC 회로(40)에서 ECC 디코드의 연산이 실시되고, 에러가 검출된 경우에는, 래치(L2)의 제1, 제2 캐쉬(C0, C1)의 데이터가 정정된다.
연속 독출에서는, 행 주소 카운터가 자동적으로 인크리먼트(increment)되어, 다음 페이지(P1)의 독출이 실시되고, 독출된 데이터가 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 전송된다. 이 동안, 래치(L2)의 제1 캐쉬(C0)의 데이터가 입출력 회로(50)에 전송되고, 입출력 회로(50)에 유지된 데이터는, 외부로부터 공급되는 외부클록신호(ExCLK)에 동기해 출력된다. 다음에, 래치(L2)의 제2 캐쉬(C1)의 데이터가 입출력 회로(50)로부터 외부클록신호(ExCLK)에 동기해 출력되고, 이 동안, 래치(L1)의 제1 캐쉬(C0)의 데이터가 래치(L2)에 전송되고, 또한 ECC 회로(40)에 의해 ECC 처리가 실시된다.
래치(L1)의 제2 캐쉬(C1)의 데이터가 래치(L2)에 전송되고, 래치(L2)의 제1 캐쉬(C0)의 데이터가 입출력 회로(50)로부터 출력되는 동안에, 래치(L2)의 제2 캐쉬(C1)의 데이터가 ECC 처리되고, 이어서, 래치(L2)의 제2 캐쉬(C1)의 데이터가 입출력 회로(50)로부터 출력되는 동안에, 다음 페이지(P2)가 어레이로부터 독출되어, 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 전송되고, 또한 제1 캐쉬(C0)의 데이터가 래치(L2)에 전송되어, ECC 처리된다.
래치(L1, L2)를 이용한 연속 독출은, 페이지(P2)의 어레이 독출로부터 실질적으로 개시된다. 페이지(P2)의 어레이 독출의 개시 타이밍은, 래치(L1)로부터 래치(L2)에 페이지(P1)의 데이터 전송이 종료한 시점이 아니라, 그보다 앞선 래치(L1)의 제1 캐쉬(C0)의 페이지(P1)의 데이터를 래치(L2)에 전송하는 시점이다. 페이지(P2)의 어레이 독출의 타이밍을 앞당겼다고 해도, 실제로 어레이 독출을 위해서는 일정한 시간이 걸리므로, 어레이로부터 독출된 페이지(P2)의 데이터를 래치(L1)에 전송하는 시점에, 연속 독출의 고속화를 위해 고속 주파수의 외부클록신호(ExCLK)가 이용되면, 래치(L1)로부터 래치(L2)로의 페이지(P1)의 데이터 전송은 이미 완료되어 있는 것이 된다.
어레이 독출 시간(tARRAY)은, 어레이 독출의 개시 타이밍과, 어레이 독출의 종료 타이밍에 의해 규정된다. 페이지(P2)의 어레이 독출의 종료 타이밍은, 다음 페이지(P3)의 어레이 독출의 개시 타이밍이며, 페이지(P2, P3, P4…)의 페이지가 연속해서 독출될 때, 어레이 독출 시간(tARRAY)도 마찬가지로 연속된다.
여기서, 어레이의 독출은, 결정된 타이밍에 의해 내부클록신호를 이용해 동작되고, 한편, 데이터 출력은, 내부클록신호와는 비(非)동기의 외부클록신호(ExCLK)에 의해 동작된다. 도 2에 도시한 연속 독출의 제약은, 수식(1)로 표현된다.　 tARRAY 및 tECC는, 일정한 시간이며, tDOUT는, 외부클록신호(ExCLK)의 주파수에 의해 규정된다.
tARRAY ＜ tDOUT (1페이지),
tECC ＜ tDOUT (1/2페이지)　　 …(1)
1페이지의 데이터를 출력하는 시간(tDOUT)이 어레이 독출 시간(tARRAY)보다 큰 것, 1/2페이지의 데이터를 출력하는 시간(tDOUT)이 ECC 처리의 시간(tECC)보다 큰 것의 제약을 만족하면, 도 2에 도시한 연속 독출의 고속화를 도모할 수 있다. 도 2에는, 페이지(P1)의 제1 캐쉬(C0)의 데이터를 래치(L1)에서 래치(L2)로 전송을 개시하는 시점으로부터, 다음 페이지(P2)의 제1 캐쉬(C0)의 데이터를 래치(L1)에서 래치(L2)로 전송을 개시하는 시점까지의 페이지(P2)의 어레이 독출 시간(tARRAY)보다, 페이지(P0)의 제2 캐쉬의 데이터를 출력하는 시간과, 페이지(P1)의 제1 캐쉬의 데이터를 출력하는 시간의 합계인 출력 시간(tDOUT)이 큰 것, 래치(L2)의 제1 캐쉬의 데이터를 ECC 처리하는 시간(tECC)보다, 래치(L2)의 제2 캐쉬의 데이터를 출력하는 시간(tDOUT)이 큰 것이 예시되고 있다.
그러나, 어레이 독출의 개시 타이밍을 변경하는 것으로, 다른 타이밍의 제약이 생긴다. 만일, 유저가 주파수가 늦은 외부클록신호(ExCLK)를 사용한 경우, 어레이로부터 독출한 데이터를 래치(L1)에 전송하는 시점에, 래치(L1)는, 외부클록신호(ExCLK)의 늦은 주파수 때문에 이전 페이지의 데이터를 유지하고 있다고 하면, 래치(L1)의 이전 페이지의 데이터가, 어레이 독출의 다음 페이지의 데이터에 의해 파괴되어 버린다.
수식(2)는, 이러한 데이터 파괴가 생기지 않게 하기 위한 제약을 나타내고 있다.
tDOUT (1/2페이지) ＜ tARRAY　　…(2),
수식(1), (2)로부터 수식(3)이 유도된다.
tARRAY ＜ tDOUT ＜ tARRAY×2　　…(3)
수식(3)에서 규정하는 최소 주파수 보다 낮은 주파수의 외부클록신호(ExCLK)의 사용을 가능하게 하기 위해, 종래의 플래쉬 메모리는, 스테이터스 레지스터를 준비해, 스테이터스 레지스터에 설정한 값에 따라, 도 2에 도시한 고속의 연속 독출, 혹은, 래치(L1)에 유지된 데이터가 래치(L2)로 전송된 후에 어레이 독출을 실시하는 연속 독출의 전환을 실시한다. 도 3에 스테이터스 레지스터의 일례를 나타낸다. 설정값 「1」은, 고속 주파수의 외부클록신호(ExCLK)의 사용에 대응해, 연속 독출에서 도 2에 도시한 타이밍에 어레이 독출이 개시되고, 설정값 「0」은, 저속 주파수의 외부클록신호(ExCLK)의 사용에 대응해, 연속 독출에 있어서 타이밍으로 어레이 독출이 개시된다. 스테이터스 레지스터의 설정값은, 외부로부터 갱신(rewrite) 가능하고, 유저는, 외부로부터의 갱신 커맨드 및 스테이터스 레지스터의 주소 「XXh」를 입력해, 스테이터스 레지스터의 설정값을 변경할 수 있다.
이러한 종래의 플래쉬 메모리는, 외부클록신호(ExCLK)의 주파수를 최대화함으로써 연속 독출의 고속화를 도모할 수 있는 반면, 외부클록신호(ExCLK)의 주파수의 최소값에 제약이 있고, 그러한 저속 주파수의 사용을 가능하게 하기 위해서는, 스테이터스 레지스터나, 어레이 독출의 개시 타이밍을 전환하기 위한 회로가 필요하다. 게다가, 유저가 스테이터스 레지스터에 동작의 설정을 해야 하므로 번잡하다.
또, 연속 독출에서는, 데이터 출력 중에 어레이 독출이 실시되고, 어느 동작의 타이밍에 IO 노이즈와 어레이 독출의 전류가 오버랩되면, 큰 피크전류(Icc)가 발생한다. 입출력 회로(50)는, 예를 들면, m개의 플립플롭을 접속한 패러럴(parallel)/시리얼(serial) 변환 회로를 포함하고, 외부클록신호(ExCLK)에 동기해 m비트의 병렬 데이터를 시리얼 데이터로 변환하고, 이를 외부 단자로부터 출력한다. 한편, 연속 독출에서는, 비트선을 프리차지하기 위해 큰 전류가 흐르고, 1페이지의 사이즈가 커지면, 그 만큼 큰 전류가 소비된다.
어레이의 독출은, 내부 클록 발생기에서 생성된 내부클록신호(InCLK)에 동기해 실시되지만, 이 내부클록신호(InCLK)는, 외부클록신호(ExCLK)와 비동기이다. 양 클록신호의 엣지가 시간적으로 오버랩 또는 접근했을 때, 클록신호에 동기한 동작에 의해 큰 피크전류(Icc)가 발생한다. 큰 피크전류(Icc)는, 내부의 공급 전압을 일시적으로 강하시키거나 혹은 노이즈를 발생시키고, 이에 따라 회로의 동작이 지연되거나 동작이 불안정해진다. 그러므로, 피크전류(Icc)를 가능한 한 감소시킨다.
본 발명에 따른 NAND형 플래쉬 메모리에서의 페이지의 연속 독출 방법은, 제1 메모리셀 어레이로부터 1/2페이지의 제1 데이터를 독출하고, 독출한 제1 데이터를 제1 유지 회로에 유지(保持)하는 제1 독출 단계와, 제1 메모리셀 어레이와는 개별 타이밍에, 제2 메모리셀 어레이로부터 1/2페이지의 제2 데이터를 독출하고, 독출한 제2 데이터를 제2 유지 회로에 유지하는 제2 독출 단계와, 클록신호에 동기하여, 제1 데이터를 출력하는 제1 출력 단계와, 클록신호에 동기하여, 제1 데이터의 출력 후에, 제2 데이터를 연속해서 출력하는 제2 출력 단계를 포함한다.
연속 독출 방법은, 제1 유지 회로에 유지된 제1 데이터를 제3 유지 회로에 전송하는 제1 전송 단계와, 제2 유지 회로에 유지된 제2 데이터를 제4 유지 회로에 전송하는 제2 전송 단계를 더 포함하고, 제1 전송 단계 후에, 제1 독출 단계에 의해 독출된 다음 페이지의 1/2페이지의 제1 데이터가 제1 유지 회로에 유지되고, 제2 전송 단계 후에, 제2 독출 단계에 의해 독출된 다음 페이지의 1/2페이지의 제2 데이터가 제2 유지 회로에 유지된다. 연속 독출 방법은, 제3 유지 회로에 유지된 제1 데이터의 에러 검출ㆍ정정을 실시하는 제1 ECC 단계와, 제4 유지 회로에 유지된 제2 데이터의 에러 검출ㆍ정정을 실시하는 제2 ECC 단계를 더 포함한다. 제1 출력 단계에 의해 제3 유지 회로에 유지된 제1 데이터를 출력하고 있는 동안에, 제2 ECC 단계가 제4 유지 회로에 유지된 다음 페이지의 제2 데이터의 에러 검출ㆍ정정을 실시하고, 제2 출력 단계에 의해 제4 유지 회로에 유지된 제2 데이터를 출력하고 있는 동안에, 제1 ECC 단계가 제3 유지 회로에 유지된 다음 페이지의 제1 데이터의 에러 검출ㆍ정정을 실시한다. 제1 독출 단계는, 제1 출력 단계에 의해 제3 유지 회로에 유지된 제1 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제1 데이터의 독출을 실시하고, 제2 독출 단계는, 제2 출력 단계에 의해 제4 유지 회로에 유지된 제2 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제2 데이터의 독출을 실시한다. 제1 출력 단계 및 제2 출력 단계는, 복수의 외부 단자 각각으로부터 제1 데이터와 제2 데이터를 교대로 연속해서 출력한다.
또한, 본 발명에 따른 NAND형 플래쉬 메모리에서의 페이지의 연속 독출 방법은, 메모리셀 어레이로부터 전반(前半)의 1/2페이지의 어레이 독출과 후반(後半)의 1/2페이지의 어레이 독출을 각각 독립적으로 실시하는 독출 단계와, 제1 어레이 독출하여 독출된 1/2페이지의 제1 데이터를 제1 유지 회로에 유지하고, 제2 어레이 독출하여 독출된 1/2페이지의 제2 데이터를 제2 유지 회로에 유지하는 단계와, 독출 단계와, 유지하는 단계를 복수의 페이지 독출하여 실행하고, 클록신호에 동기하여, 제1 데이터와 제2 데이터를 교대로 출력하는 단계를 포함한다.
본 발명에 따른 반도체 장치는, NAND형의 제1 메모리셀 어레이로부터 데이터를 독출하는 제1 어레이 독출 수단과, NAND형의 제2 메모리셀 어레이로부터 데이터를 독출하는 제2 어레이 독출 수단과, 제1 독출 수단에 의해 독출된 데이터를 유지하는 제1 유지 수단과, 제2 독출 수단에 의해 독출된 데이터를 유지하는 제2 유지 수단과, 제1 및 제2 유지 수단에 의해 유지된 데이터를 클록신호에 동기해 출력 가능한 출력 수단과, 독출 동작을 제어하는 제어 수단을 포함하고, 제어 수단이 페이지의 연속 독출을 제어하는 경우, 제1 어레이 독출 수단이 1/2페이지의 제1 데이터를 독출하고, 제2 어레이 독출 수단이 1/2페이지의 제2 데이터를 독출하고, 출력 수단이 제1 데이터와 제2 데이터를 교대로 연속해서 출력한다.
어느 실시 형태에서는, 제1 유지 수단은, 제1 어레이 독출 수단에 의해 독출된 제1 데이터를 유지하는 제1 래치와, 제1 래치로부터 전송된 제1 데이터를 유지하는 제2 래치를 포함하고, 제1 래치로부터 제2 래치로의 제1 데이터의 전송 후에, 제1 어레이 독출 수단에 의해 독출된 다음 페이지의 1/2페이지의 제1 데이터가 제1 래치에 유지되고, 제2 유지 수단은, 제2 어레이 독출 수단에 의해 독출된 제2 데이터를 유지하는 제1 래치와, 제1 래치로부터 전송된 제2 데이터를 유지하는 제2 래치를 포함하고, 제1 래치로부터 제2 래치로의 제2 데이터의 전송 후에, 제2 어레이 독출 수단에 의해 독출된 다음 페이지의 1/2페이지의 제2 데이터가 제1 래치에 유지된다.
반도체 장치는, 데이터의 에러 검출ㆍ정정을 실시하는 에러 검출ㆍ정정 수단을 더 포함하고, 에러 검출ㆍ정정 수단은, 제1 유지 수단 및 제2 유지 수단의 제2 래치에 유지된 제1 데이터 또는 제2 데이터의 에러 검출ㆍ정정을 실시한다. 출력 수단에 의해 제1 유지 수단의 제2 래치에 유지된 제1 데이터를 출력하고 있는 동안에, 에러 검출ㆍ정정 수단이, 제2 유지 수단의 제2 래치에 유지된 다음 페이지의 제2 데이터의 에러 검출ㆍ정정을 실시하고, 출력 수단에 의해 제2 유지 수단의 제2 래치에 유지된 제2 데이터를 출력하고 있는 동안에, 에러 검출ㆍ정정 수단이, 제1 유지 수단의 제2 래치에 유지된 다음 페이지의 제1 데이터의 에러 검출ㆍ정정을 실시한다. 제1 어레이 독출 수단은, 출력 수단에 의해 제1 유지 수단의 제2 래치에 유지된 제1 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제1 데이터의 독출을 실시하고, 제2 어레이 독출 수단은, 출력 수단에 의해 제2 유지 수단의 제2 래치에 유지된 제2 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제2 데이터의 독출을 실시한다. 제1 메모리셀 어레이 및 제2 메모리셀 어레이는, 동일한 칩 상에 형성되거나, 혹은, 제1 메모리셀 어레이 및 제2 메모리셀 어레이는, 각각 다른 칩 상에 형성된다. 어느 실시 형태에서는, 출력 수단은, 복수의 외부 단자 각각으로부터 제1 데이터와 제2 데이터를 교대로 연속해서 출력한다.
본 발명에 따른 NAND형 플래쉬 메모리의 독출 방법은, 커맨드를 수취하는 단계와, 커맨드에 근거해, 통상의 페이지 독출인지, 복수 페이지의 연속 독출인지를 판별하는 단계와, 통상의 페이지 독출로 판별된 경우, 제1 및 제2 메모리셀 어레이를 동시에 액세스하여, 제1 및 제2 메모리셀 어레이로부터 1페이지분의 데이터를 독출하고, 독출한 데이터를 제1 및 제2 유지 회로에 유지하는 단계와, 복수 페이지의 연속 독출로 판별된 경우, 제1 및 제2 메모리셀 어레이를 개별적으로 액세스하여, 제1 메모리셀 어레이로부터 1/2페이지분의 제1 데이터를 독출하고, 독출한 제1 데이터를 제1 유지 회로에 유지하고, 제2 메모리셀 어레이로부터 나머지 1/2페이지분의 제2 데이터를 독출하고, 독출한 제2 데이터를 제2 유지 회로에 유지하는 단계를 가진다.
본 발명에 따른 반도체 장치는, 제어 수단을 더 포함하고, 제어 수단은, 수취한 커맨드에 근거해, 통상의 페이지 독출인지, 복수 페이지의 연속 독출인지를 판별하고, 통상의 페이지 독출로 판별한 경우, 제1 및 제2 메모리셀 어레이로부터 1페이지분의 데이터를 동시에 독출해, 독출한 데이터를 제1 및 제2 유지 수단에 유지시키고, 복수 페이지의 연속 독출로 판별된 경우, 제1 메모리셀 어레이로부터 1/2페이지분의 제1 데이터를 독출해, 독출한 제1 데이터를 제1 유지 수단에 유지시키고, 그 후, 제2 메모리셀 어레이로부터 나머지 1/2페이지분의 제2 데이터를 독출해, 독출한 제2 데이터를 제2 유지 수단에 유지시킨다.
본 발명에 의하면, 페이지의 연속 독출을 실시하는 경우, 제1 메모리셀 어레이로부터의 1/2페이지의 독출과, 제2 메모리셀 어레이로부터의 1/2페이지의 독출을 독립적으로 실시하도록 했으므로, 클록신호의 주파수의 제약을 받지 않고 페이지의 연속 독출을 실시할 수 있다. 게다가, 1/2페이지로 나누어 독출을 실시함으로써, 어레이 독출 시의 피크전류를 감소시킬 수 있고, 이에 따라 회로 동작의 신뢰성을 향상시킬 수 있다.
[도 1] 종래의 NAND형 플래쉬 메모리의 개략 구성을 나타내는 도면이다.
[도 2] 종래의 NAND형 플래쉬 메모리에서 연속 독출을 실시할 때의 타이밍차트이다.
[도 3] 종래의 스테이터스 레지스터를 나타내는 도면이다.
[도 4] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 블록도이다.
[도 5] 본 실시예의 NAND 스트링의 회로 구성을 나타내는 도면이다.
[도 6] 본 실시예의 비트선 선택 회로의 구성을 나타내는 도면이다.
[도 7] 본 실시예의 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
[도 8] 본 실시예에 따른 연속 독출 동작을 모식적으로 설명하는 도면이다.
[도 9] 본 실시예의 플래쉬 메모리에서 연속 독출 동작을 실시할 때의 타이밍차트이다.
[도 10] 도 10(A)는, 본 발명의 실시예의 변형예에 따른 플래쉬 메모리의 구성을 나타내는 도면, 도 10(B)는, 그 내부 구성을 나타내는 도면이다.
도 4는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 도면이다. 플래쉬 메모리(100)는, 복수의 메모리셀이 행렬상으로 배열된 메모리셀 어레이(110＿1, 110＿2)와, 외부 입출력 단자에 접속되어, 외부클록신호(ExCLK)에 응답해 독출 데이터를 외부로 출력하거나, 외부로부터 입력되는 데이터를 가져오는 입출력 회로(120)와, 프로그램 해야 할 데이터나 독출된 데이터의 에러 검출ㆍ정정을 실시하는 ECC 회로(130)와, 입출력 회로(120)를 통해 주소 데이터를 수취하는 주소 레지스터(140)와, 입출력 회로(120)를 통해 수취한 커맨드 데이터나 외부 단자에 인가된 제어 신호 등에 근거해 각 부를 제어하는 컨트롤러(150)와, 주소 레지스터(140)로부터의 행 주소 정보(Ax)를 디코드하고, 디코드 결과에 근거해 블록의 선택이나 워드선(word line)의 선택 등을 실시하는 워드선 선택 회로(160＿1, 160＿2)와, 메모리셀 어레이(110＿1, 110＿2)로부터 독출된 데이터를 유지하거나, 어레이에 프로그램할 데이터를 유지하는 페이지 버퍼/센스 회로(170＿1, 170＿2)와, 주소 레지스터(140)로부터의 열 주소 정보(Ay)를 디코드하고, 상기 디코드 결과에 근거해 페이지 버퍼/센스 회로(170＿1, 170＿2)의 비트선 등의 선택을 실시하는 열 선택 회로(180＿1, 180＿2)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러가지의 전압(쓰기전압(Vpgm), 패스전압(Vpass), 독출패스전압(Vread), 소거전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함한다.
본 실시예의 플래쉬 메모리(100)는, 각각 독립적으로 동작이 가능한 2개의 메모리셀 어레이(110＿1, 110＿2), 2개의 워드선 선택 회로(160＿1, 160＿2), 2개의 페이지 버퍼/센스 회로(170＿1, 170＿2), 및 2개의 열 선택 회로(180＿1, 180＿2)를 포함한다. 컨트롤러(150)는, 워드선 선택 회로(160＿1, 160＿2), 페이지 버퍼/센스 회로(170＿1, 170＿2) 및 열 선택 회로(180＿1, 180＿2)를 통해, 메모리셀 어레이(110＿1, 110＿2)의 독출 , 프로그램, 소거 등의 동작을 개별적으로 제어한다. 메모리셀 어레이(110＿1, 110＿2), 워드선 선택 회로(160＿1, 160＿2), 페이지 버퍼/센스 회로(170＿1, 170＿2), 및 열 선택 회로(180＿1, 180＿2)의 구성은 공통이기 때문에, 이하의 설명에서는, 그 일방에 대해 설명한다.
메모리셀 어레이(110＿1)는, 예를 들면, 열 방향으로 배치된 m개의 메모리 블록(BLK(0), BLK(1),…, BLK(m-1))을 가진다. 1개의 메모리 블록에는, 복수의 메모리셀을 직렬로 접속한 NAND 스트링(NU)이 복수 형성된다. 1개의 NAND 스트링(NU)은, 도 5에 도시한 것처럼, 직렬로 접속된 복수의 메모리셀(MCi)(i=0, 1,…, 63)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 포함한다. 비트선측 선택 트랜지스터의 드레인은, 대응하는 1개의 글로벌 비트선(GBL)에 접속되고, 소스선측 선택 트랜지스터의 소스는, 공통의 소스선(SL)에 접속된다. 메모리셀(MCi)의 컨트롤 게이트는, 워드선(WLi)에 접속되고, 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터의 각 게이트는, 선택 게이트선(SGD, SGS)에 각각 접속된다. 워드선 선택 회로(160＿1)는, 행 주소 정보(Ax)에 근거해 선택 게이트선(SGD, SGS)을 통해 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 구동하여, 블록이나 워드를 선택한다.
NAND 스트링(NU)은, 기판 표면 상에 2차원적으로 형성되어도 좋고, 기판 표면 상에 3차원적으로 형성되어도 무방하다. 또, NAND 스트링(NU)은, 비트선측 선택 트랜지스터와 메모리셀과의 사이 및/또는 소스선측 선택 트랜지스터와 메모리셀과의 사이에 더미 셀을 포함해도 무방하다.
도 6에, 비트선 선택 회로의 구성을 나타낸다. 동 도면은, 1개의 짝수 비트선(GBLe)과 1개의 홀수 비트선(GBLo)에 의해 공유되는 1개의 페이지 버퍼/센스 회로(170＿1)와, 이에 접속된 비트선 선택 회로(200＿1)를 예시하고 있다.
비트선 선택 회로(200＿1)는, 짝수 비트선(GBLe)을 선택하기 위한 트랜지스터(BLSe), 홀수 비트선(GBLo)을 선택하기 위한 트랜지스터(BLSo), 가상 전원(VIRPWR)을 짝수 비트선(GBLe)에 접속하기 위한 트랜지스터(YBLe), 가상 전원(VIRPWR)을 홀수 비트선(GBLo)에 접속하기 위한 트랜지스터(YBLo)를 포함하고, 짝수 비트선(GBLe)과 소스선(SL)과의 사이에 NAND 스트링이 접속되고, 홀수 비트선(GBLo)과 소스선(SL)과의 사이에 NAND 스트링이 접속된다. 예를 들면, 독출 동작에서는, 쉴드 독출이 실시되어, 짝수 비트선(GBLe)이 선택될 때, 홀수 비트선(GBLo)이 비선택되고, 홀수 비트선(GBLo)이 선택될 때, 짝수 비트선(GBLe)이 비선택된다. 비선택의 비트선은, 가상 전원(VIRPWR)을 통해 GND 레벨에 접속된다.
도 7에, 도 6에 도시한 1개의 페이지 버퍼/센스 회로(170＿1)의 구성을 나타낸다. 편의상, 트랜지스터의 게이트에 인가하는 신호가 그 트랜지스터를 나타내는 것으로 한다. 페이지 버퍼/센스 회로(170＿1)는, 2개의 래치(L1, L2)를 포함하고, 래치(L1)와 래치(L2)와의 사이에는, 전송 게이트(트랜지스터(CACHE))가 접속되고, 전송 게이트를 온(On)함으로써, 래치(L1)로부터 래치(L2), 혹은, 래치(L2)로부터 래치(L1)로의 쌍방향 데이터 전송이 가능하게 된다.
래치(L1)는, 한 쌍의 크로스커플링(cross coupling)된 인버터를 포함하고, 래치(L1)의 노드(SLR1)가 트랜지스터(BLCD1) 및 트랜지스터(DTG)의 공통 S/D에 접속되고, 노드(SLS1)가 판정 회로(210)에 접속된다. 판정 회로(210)는, 예를 들면, 프로그램 베리파이나 소거 베리파이의 합불(合不)을 판정한다. 트랜지스터(DTG)는, 프로그램 베리파이에서, 전압 공급 노드(V2)로부터 노드(SLR1)를 Vdd로 선택적으로 충전하거나, 혹은, 노드(SLR1)를 선택적으로 GND에 방전할 경우에 도통된다. 게다가, 래치(L1)는, 트랜지스터(EQ)에 의해 노드(SLR1, SLS1)의 단락(短絡)이 가능하다.
래치(L1)의 노드(SLR1, SLS1)는, 각각 트랜지스터(CACHE)를 통해 래치(L2)의 노드(SLS2, SLR2)에 접속된다. 래치(L2)의 노드(SLR2)가 트랜지스터(BLCD2)를 통해 센스 노드(SNS)에 접속되고, 노드(SLS2)가 트랜지스터(RESET2)에 접속된다. 트랜지스터(RESET2)는, 래치(L2)를 리셋할 경우에 도통된다.
전압 공급 노드(V2)와 센스 노드(SNS)와의 사이에는, 트랜지스터(VG) 및 트랜지스터(REG)가 직렬로 접속되고, 트랜지스터(VG)의 게이트는, 트랜지스터(DTG)의 S/D에 접속된다. 전압 공급 노드(V1)는, 트랜지스터(BLPRE)를 통해 센스 노드(SNS)에 접속된다. 센스 노드(SNS)와 비트선 선택 회로(200＿1)의 노드(BLS)와의 사이에는, 트랜지스터(BLCN) 및 트랜지스터(BLCLAMP)가 직렬로 접속된다.
워드선 선택 회로(160＿1) 및 열 선택 회로(180＿1)는, 행 주소 정보(Ax) 및 열 주소 정보(Ay)에 따라 페이지 내의 데이터의 독출 개시 위치를 선택하거나, 혹은, 행 주소 정보(Ax) 및 열 주소 정보(Ay)를 이용하지 않고, 페이지의 선두 위치로부터 데이터를 자동적으로 독출한다. 게다가, 워드선 선택 회로(160＿1) 및 열 선택 회로(180＿1)는, 클록신호에 응답하여, 행 주소 정보(Ax) 및 열 주소 정보(Ay)를 인크리먼트 하는 행 주소 정보 카운터 및 열 주소 정보 카운터를 포함할 수 있다.
페이지 버퍼/센스 회로(170＿1)의 래치(L2)에 유지된 데이터를 출력할 때, 래치(L2)에 유지된 데이터 중에서 n비트의 데이터가 열 선택 회로(180＿1)에 의해 선택된다. 선택된 n비트의 데이터는, 노드(SLS2, SLR2)의 차동(差動) 데이터로서 n개의 차동센스앰프에 입력되고, n개의 차동센스앰프는, 센싱한 n비트의 데이터를 n비트폭의 내부 데이터 버스에 출력한다.
n비트폭의 내부 데이터 버스로부터 출력되는 데이터는, 전송 회로를 통해 ECC 회로(130) 또는 입출력 회로(120)에 선택적으로 공급된다. ECC 회로(130)는, 내부 데이터 버스를 통해 공급된 데이터의 에러 검출ㆍ정정을 실시한다. 입출력 회로(120)는, 예를 들면, 복수의 플립플롭을 직접 접속한 패러럴/시리얼 변환 회로를 포함하고, 패러럴/시리얼 변환 회로는, 외부클록신호(ExCLK)에 동기하여, 내부 데이터 버스로부터 병렬로 입력된 데이터를 직렬로 변환하고, 변환한 데이터를 외부 단자에 공급한다. 외부 단자는, 예를 들면, ×1, ×2, ×4, ×8일 수 있다.
플래쉬 메모리의 독출 동작에서는, 비트선에 어느 정(正)의 전압을 인가하고, 선택 워드선에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드선에 패스전압(Vpass)(예를 들면, 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 정(正)의 전압(예를 들면, 4.5V)을 인가하고, 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온(On)하고, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택의 워드선에 중간 전위(예를 들면, 10V)를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 상응한 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 뽑아냄으로써, 블록 단위로 데이터를 소거한다.
플래쉬 메모리(100)의 통상의 독출 동작, 프로그램 동작 및 소거 동작에서는, 컨트롤러(150)는, 2개의 메모리셀 어레이(110＿1, 110＿2)가 마치 하나의 메모리셀 어레이인 것처럼 그 동작을 제어한다. 플래쉬 메모리(100)가 호스트 컴퓨터로부터 통상의 페이지 독출 커맨드 및 주소를 수취하면, 해당 커맨드가 컨트롤러(150)에 의해 판별되어, 컨트롤러(150)의 제어 하에서, 워드선 선택 회로(160＿1, 160＿2)는, 행 주소 정보(Ax)에 근거해 메모리셀 어레이(110＿1, 110＿2)의 동일 행의 워드선을 동시에 선택한다. 즉, 메모리셀 어레이(110＿1)에서의 워드선의 선택은, 1/2페이지분의 데이터의 독출에 대응하고, 메모리셀 어레이(110＿2)에서의 워드선의 선택은, 1/2페이지분의 데이터의 독출에 대응하여, 결과적으로, 워드선 선택 회로(160＿1, 160＿2)에 의한 워드선의 선택은, 1페이지분의 데이터의 독출에 대응한다.
독출 동작이 실시될 때, 먼저, 페이지 버퍼/센스 회로(170＿1, 170＿2)의 전압 공급 노드(V1)로부터 트랜지스터(BLPRE)를 통해 선택 비트선(예를 들면, 짝수 비트선)이 프리차지 된다. 다음에, 메모리셀 어레이(110＿1, 110＿2)의 워드선이 선택되고, 선택 메모리셀의 기억 상태에 따라 선택 비트선의 전압이 방전된다. 다음에, 센스 노드(SNS)에 생기는 전위가 래치(L1)에 전송되고, 이로써, 어레이 독출이 종료한다.
다음에, 플래쉬 메모리의 연속 독출 동작에 대해 설명한다. 연속 독출 동작에서는, 통상의 페이지 독출과 달리, 컨트롤러(150)는, 메모리셀 어레이(110＿1)와 메모리셀 어레이(110＿2)의 어레이 독출의 타이밍을 개별적으로 제어한다.
컨트롤러(150)는, 입출력 회로(120)를 통해 연속 독출 커맨드 및 주소를 수취하면, 해당 커맨드가 판별되어, 개시 페이지로부터 종료 페이지까지 복수 페이지의 연속 독출을 제어한다. 연속 독출은, 커맨드에 의해 종료하거나, 혹은, 지정된 페이지의 독출이 실시되었을 때 종료한다.
도 8은, 본 실시예의 연속 독출의 동작을 설명하기 위한 모식도이다. 도 1에 도시한 것처럼, 종래의 플래쉬 메모리는, 메모리셀 어레이로부터 1페이지분의 데이터를 일괄적으로 독출하고, 독출한 데이터를 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 동시에 전송했으나, 플래쉬 메모리(100)의 연속 독출에서는, 메모리셀 어레이(110＿1, 110＿2)로부터 개별 타이밍에 1/2페이지분의 데이터를 독출하고, 독출한 데이터를 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 개별 타이밍에 전송한다.
구체적으로는, 메모리셀 어레이(110＿1)로부터 어느 페이지의 전반의 1/2페이지분의 데이터가 독출되고, 이 독출된 데이터가 래치(L1)의 제1 캐쉬(C0)에 전송되어, 거기에 유지된다. 메모리셀 어레이(110＿1)의 독출 후에, 메모리셀 어레이(110＿2)로부터 어느 페이지의 후반의 1/2페이지의 독출이 실시되고, 이 독출된 데이터가 래치(L1)의 제2 캐쉬(C1)에 전송되어, 거기에 유지된다.
다음에, 래치(L1)의 제1 및 제2 캐쉬(C0, C1)에 유지된 데이터는, 래치(L2)의 제1 및 제2 캐쉬(C0, C1)에 전송되어, 거기에 유지된다. 래치(L2)의 제1 캐쉬(C0)에 유지된 데이터는, 전송 회로(220＿1)에 의해 ECC 회로(130)에 전송되고, 거기서 데이터의 에러 검출ㆍ정정이 실시되고, 그 후, 전송 회로(220＿1)에 의해 입출력 회로(120)에 전송되고, 거기서 외부클록신호(ExCLK)에 동기해 출력된다. ECC 회로(130)에 의한 처리가 실시되고 있는 기간 중, 다음 페이지의 전반의 1/2페이지분의 데이터가 독출되고, 이 데이터가 래치(L1)의 제1 캐쉬(C0)에 유지된다.
래치(L2)의 데이터가 입출력 회로(120)에 전송되는 것에 응답하여, 래치(L1)의 제1 캐쉬(C0)의 데이터가 래치(L2)의 제1 캐쉬(C0)에 전송되고, 또한 메모리셀 어레이(110＿1)로부터 다음 페이지(출력된 페이지로부터 2페이지 앞(先))의 전반의 1/2페이지분의 데이터가 독출되고, 이 데이터가 래치(L1)의 제1 캐쉬(C0)에 전송된다.
메모리셀 어레이(110＿2)의 독출은, 메모리셀 어레이(110＿1)의 독출과 마찬가지로 실시된다. 컨트롤러(150)는, 래치(L2)의 제1 캐쉬(C0)의 데이터가 외부클록신호(ExCLK)에 동기해 출력된 후, 래치(L2)의 제2 캐쉬(C1)의 데이터가 외부클록신호(ExCLK)에 동기해 연속해서 출력되도록, 메모리셀 어레이(110＿2)의 어레이 독출의 타이밍을 제어한다.
도 9는, 본 실시예에 의한 연속 독출 동작의 구체적인 타이밍차트이다. 도면 중의 파선으로 나타내 보이는 영역은, 래치(L1, L2)가 해방된 상태를 나타낸다. 즉, 덮어쓰기(overwrite)해도 데이터 파괴로는 되지 않는다.
페이지(P0, P1)의 독출은, 통상의 페이지 독출과 마찬가지이며, 페이지(P0, P1)는, 메모리셀 어레이(110＿1, 110＿2)로부터 동일한 타이밍에 독출된다. 연속 독출은, 페이지(P2)로부터 개시된다. 래치(L2)의 제1 캐쉬(C0)에 유지된 페이지(P0)의 데이터의 출력(입출력 회로(120))이 종료하면, 이에 응답해, 래치(L1)의 제1 캐쉬(C0)의 페이지(P1)의 데이터가 래치(L2)의 제1 캐쉬(C0)에 전송되고, 또한, 메모리셀 어레이(110＿1)로부터 페이지(P2)의 전반의 1/2페이지분의 데이터가 독출되고, 이것이 래치(L1)의 제1 캐쉬(C0)에 전송되어, 거기에 유지된다. 래치(L1)로부터 래치(L2)로의 데이터 전송 시간은, 어레이 독출에 필요로 하는 시간과 비교해 매우 짧기 때문에, 어레이 독출의 데이터를 래치(L1)에 전송하는 시점에서 래치(L1)는 해방되고 있다.
다음에, 래치(L2)의 제2 캐쉬(C1)에 유지된 페이지(P0)의 데이터의 출력 중에, 래치(L2)의 제1 캐쉬(C0)에 유지된 페이지(P1)의 데이터의 ECC 처리가 실시된다. 래치(L2)의 제2 캐쉬(C1)에 유지된 페이지(P0)의 데이터의 출력이 종료하면, 이에 응답해, 래치(L1)의 제2 캐쉬(C1)의 페이지(P1)의 데이터가 래치(L2)의 제2 캐쉬(C1)에 전송되고, 또한, 메모리셀 어레이(110＿2)로부터 페이지(P2)의 후반의 1/2페이지분의 데이터가 독출되고, 이것이 래치(L1)의 제2 캐쉬(C1)에 전송되어, 거기에 유지된다. 이후, 마찬가지로 페이지의 연속 독출이 실시된다.
연속 독출을 실시하는 제약으로서, 수식(4)를 만족할 필요가 있다.
tECC (1/2페이지) ＜ tDout (1/2페이지)　　　 …(4)
tDout는, 외부클록신호(ExCLK)의 주파수에 의해 결정된다. tECC를 작게 하기 위해, ECC 회로(130)가 복수의 ECC 회로를 갖추고, 복수의 ECC 회로에 의해 데이터의 에러 검출ㆍ정정을 병렬로 실시하도록 해도 무방하다.
이와 같이, 본 실시예의 연속 독출에서는, 메모리셀 어레이(110＿1, 110＿2)로부터 1/2페이지의 데이터를 개별 타이밍에 독출함으로써, 래치(L2)의 제1 캐쉬(C0)의 데이터의 출력 후에, 메모리셀 어레이(110＿1)로부터 독출한 1/2페이지의 데이터가 래치(L1)의 제1 캐쉬(C0)로 전송되고, 래치(L2)의 제2 캐쉬(C1)의 데이터의 출력 후에, 메모리셀 어레이(110＿2)로부터 독출한 1/2페이지의 데이터가 래치(L1)의 제2 캐쉬(C1)에 전송되고, 이에 따라, 종래의 연속 독출 동작에서 외부클록신호(ExCLK)의 주파수가 늦어지는 것에 의해, 래치(L1)에 유지한 데이터가 메모리셀 어레이로부터 독출된 데이터에 의해 파괴되는 사태를 회피하고, 외부클록신호(ExCLK)의 주파수의 제약을 받지 않고, 페이지의 연속 독출을 실시할 수 있다. 또, 종래처럼 스테이터스 레지스터를 준비해, 유저가 어레이 독출의 타이밍의 전환 설정을 실시할 필요도 없어진다.
게다가, 본 실시예의 연속 독출에서는, 어레이 독출 시의 피크전류를 감소시킬 수 있다. 즉, 종래의 어레이 독출에서는, 1페이지분의 비트선을 프리차지 하기 위해 큰 피크전류가 생기지만, 메모리셀 어레이(110＿1, 110＿2)를 별개의 타이밍에 동작시켜 1/2페이지분의 비트선에 프리차지를 실시하기 때문에, 피크전류를 작게 할 수 있다. 이에 따라, 칩 내부의 공급 전압을 안정화시켜 회로 동작의 신뢰성을 향상시킬 수 있다.
다음에, 본 발명의 실시예의 변형예에 대해서 설명한다. 앞의 실시예에서는, 메모리셀 어레이(110＿1, 110＿2)의 동작이 기능적으로 분리되도록 양 어레이가 동일한 칩 상에 형성되었지만, 본 변형예에서는, 도 10(A)에 도시한 것처럼, 플래쉬 메모리(100B)는, 2개의 메모리셀 어레이를 물리적으로 분리하도록 2개의 칩(300＿1, 300＿2)을 포함한다. 2개의 칩(300＿1, 300＿2)은, 적층되어도 좋고, 병렬로 배치되어도 무방하다. 칩(300＿1)에 형성된 복수의 입출력용의 내부 패드(310＿1)는, 내부 배선(320)을 통해 대응하는 입출력용의 외부 단자(330)에 전기적으로 접속되고, 마찬가지로, 칩(300＿2)에 형성된 복수의 입출력용의 내부 패드(320＿2)는, 내부 배선(320)을 통해 대응하는 입출력용의 외부 단자(330)에 전기적으로 접속된다.
도 10(B)는, 각 칩의 내부 구성을 나타내는 블록도이다. 칩(300＿1)은, 복수의 NAND 스트링이 형성된 메모리셀 어레이(340＿1), 워드선 선택 회로나 페이지 버퍼/센스 회로 등이 형성된 주변 회로(350＿1), 칩(300＿1)의 동작을 제어하는 컨트롤러(360＿1), 내부 패드(310＿1)에 접속된 입출력 회로(370＿1)를 포함한다. 또 하나의 칩(300＿2)은, 칩(300＿1)과 동일한 구성을 가진다.
칩(300＿1, 300＿2)은, 외부 단자(330)를 통해 호스트 컴퓨터(380)에 접속된다. 호스트 컴퓨터(380)로부터 출력되는 커맨드(독출, 프로그램, 소거 등), 주소 등은, 외부 단자(330)를 통해 칩(300＿1, 300＿2)에 공통으로 입력된다. 호스트 컴퓨터(380)로부터 연속 독출의 커맨드 및 주소가 입력되면, 컨트롤러(360＿1, 360＿2)는, 도 9에 도시한 타이밍차트에 따르도록, 각각의 칩(300＿1, 300＿2)에서 연속 독출의 제어를 실시한다. 컨트롤러(360＿1)는, 전반의 1/2페이지의 독출을 실시하고, 독출한 데이터를 입출력 회로(370＿1)를 통해 외부 단자(330)로부터 출력시키고, 컨트롤러(360＿2)는, 후반의 1/2페이지의 독출을 실시하고, 독출한 데이터를 입출력 회로(370＿2)를 통해 외부 단자(330)로부터 출력시킨다. 이로써, 외부 단자(330)로부터 복수 페이지의 연속 독출된 데이터가 출력된다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형ㆍ변경이 가능하다.
100, 110B: 플래쉬 메모리
110＿1, 110＿2: 메모리셀 어레이
120: 입출력 회로
130: ECC 회로
140: 주소 레지스터
150: 컨트롤러
160＿1, 160＿2: 워드선 선택 회로
170＿1, 170＿2: 페이지 버퍼/센스 회로
180＿1, 180＿2: 열 선택 회로
200＿1: 비트선 선택 회로
220＿1, 220＿2: 전송 회로

Claims (14)

  1. NAND형 플래쉬 메모리에서의 복수의 페이지의 연속 독출 방법에 있어서,
    제1 메모리셀 어레이로부터 상기 복수의 페이지 중의 선택 페이지의 전반(前半)의 1/2페이지의 제1 데이터를 독출하고, 독출한 제1 데이터를 제1 유지 회로에 유지하는 제1 독출 단계와,
    상기 선택 페이지가 3페이지째 이후인 경우, 제1 메모리셀 어레이로부터 제1 데이터를 독출하는 것과 다른 타이밍에, 제2 메모리셀 어레이로부터 선택 페이지의 후반의 1/2페이지의 제2 데이터를 독출하고, 독출한 제2 데이터를 제2 유지 회로에 유지하는 제2 독출 단계와,
    클록신호에 동기하여, 제1 데이터를 출력하는 제1 출력 단계와,
    상기 클록신호에 동기하여, 제1 데이터의 출력 후에, 제2 데이터를 연속해서 출력하는 제2 출력 단계
    를 포함하는, 연속 독출 방법.
  2. 제1항에 있어서,
    연속 독출 방법은,
    제1 유지 회로에 유지된 제1 데이터를 제3 유지 회로에 전송하는 제1 전송 단계와,
    제2 유지 회로에 유지된 제2 데이터를 제4 유지 회로에 전송하는 제2 전송 단계와,
    제3 유지 회로에 유지된 제1 데이터의 에러 검출ㆍ정정을 실시하는 제1 에러 검출ㆍ정정 수단 단계와,
    제4 유지 회로에 유지된 제2 데이터의 에러 검출ㆍ정정을 실시하는 제2 에러 검출ㆍ정정 수단 단계
    를 더 포함하고,
    제1 전송 단계 후에, 제1 독출 단계에 의해 독출된 다음 페이지의 1/2페이지의 제1 데이터가 제1 유지 회로에 유지되고,
    제2 전송 단계 후에, 제2 독출 단계에 의해 독출된 다음 페이지의 1/2페이지의 제2 데이터가 제2 유지 회로에 유지되는, 연속 독출 방법.
  3. 제1항에 있어서,
    상기 선택 페이지가 3페이지째 이후인 경우, 제1 출력 단계에 의해 제3 유지 회로에 유지된 제1 데이터를 출력하고 있는 동안에, 제2 에러 검출ㆍ정정 단계가 제4 유지 회로에 유지된 동일한 페이지의 제2 데이터의 에러 검출ㆍ정정을 실시하고,
    상기 선택 페이지가 3페이지째 이후인 경우, 제2 출력 단계에 의해 제4 유지 회로에 유지된 제2 데이터를 출력하고 있는 동안에, 제1 에러 검출ㆍ정정 단계가 제3 유지 회로에 유지된 다음 페이지의 제1 데이터의 에러 검출ㆍ정정을 실시하는, 연속 독출 방법.
  4. 제1항에 있어서,
    제1 독출 단계는, 제1 출력 단계에 의해 제3 유지 회로에 유지된 제1 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제1 데이터의 독출을 실시하고, 제2 독출 단계는, 제2 출력 단계에 의해 제4 유지 회로에 유지된 제2 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제2 데이터의 독출을 실시하고,
    제1 출력 단계 및 상기 제2 출력 단계는, 복수의 외부 단자 각각으로부터 제1 데이터와 제2 데이터를 교대로 연속해서 출력하는, 연속 독출 방법.
  5. NAND형 플래쉬 메모리에서의 복수의 페이지의 연속 독출 방법에 있어서,
    제1 메모리셀 어레이로부터 상기 복수의 페이지 중의 선택 페이지의 전반(前半)의 1/2페이지의 어레이 독출과 제2 메모리셀 어레이로부터 상기 선택 페이지의 후반(後半)의 1/2페이지의 어레이 독출을 다른 타이밍에서 각각 독립적으로 실시하는 독출 단계와,
    상기 제1 메모리셀 어레이 독출에서 독출된 1/2페이지의 제1 데이터를 제1 유지 회로에 유지하고, 상기 제2 메모리셀 어레이 독출에서 독출된 1/2페이지의 제2 데이터를 제2 유지 회로에 유지하는 단계와,
    상기 독출 단계와, 상기 유지하는 단계를 복수의 페이지 독출하여 실행하고, 클록신호에 동기하여, 제1 데이터와 제2 데이터를 교대로 출력하는 단계
    를 포함하는, 연속 독출 방법.
  6. 반도체 장치에 있어서,
    NAND형의 제1 메모리셀 어레이로부터 데이터를 독출하는 제1 어레이 독출 수단과,
    NAND형의 제2 메모리셀 어레이로부터 데이터를 독출하는 제2 어레이 독출 수단과,
    상기 제1 어레이 독출 수단에 의해 독출된 데이터를 유지하는 제1 유지 수단과,
    상기 제2 어레이 독출 수단에 의해 독출된 데이터를 유지하는 제2 유지 수단과,
    상기 제1 유지 수단 및 상기 제2 유지 수단에 의해 유지된 데이터를 클록신호에 동기해 출력 가능한 출력 수단과,
    독출 동작을 제어하는 제어 수단
    을 포함하고,
    상기 제어 수단이 페이지의 연속 독출을 제어하는 경우,
    상기 제1 어레이 독출 수단이
    상기 NAND형의 제1 메모리셀 어레이로부터 선택 페이지의 전반의 1/2페이지의 제1 데이터를 독출하고, 상기 제2 어레이 독출 수단이
    상기 NAND형의 제1 메모리셀 어레이로부터 제1 데이터를 독출하는 것과 다른 타이밍에 상기 NAND형의 제2 메모리셀 어레이로부터 선택 페이지의 후반의 1/2페이지의 제2 데이터를 독출하고, 상기 출력 수단이 제1 데이터와 제2 데이터를 교대로 연속해서 출력하는,
    반도체 장치.
  7. 제6항에 있어서,
    상기 제1 유지 수단은, 상기 제1 어레이 독출 수단에 의해 독출된 제1 데이터를 유지하는 제1 래치와, 제1 래치로부터 전송된 제1 데이터를 유지하는 제2 래치를 포함하고, 제1 래치로부터 제2 래치로의 제1 데이터의 전송 후에, 상기 제1 어레이 독출 수단에 의해 독출된 다음 페이지의 1/2페이지의 제1 데이터가 제1 래치에 유지되고,
    상기 제2 유지 수단은, 상기 제2 어레이 독출 수단에 의해 독출된 제2 데이터를 유지하는 제1 래치와, 제1 래치로부터 전송된 제2 데이터를 유지하는 제2 래치를 포함하고, 제1 래치로부터 제2 래치로의 제2 데이터의 전송 후에, 상기 제2 어레이 독출 수단에 의해 독출된 다음 페이지의 1/2페이지의 제2 데이터가 제1 래치에 유지되는, 반도체 장치.
  8. 제6항에 있어서,
    반도체 장치는,
    데이터의 에러 검출ㆍ정정을 실시하는 에러 검출ㆍ정정 수단
    을 더 포함하고,
    상기 에러 검출ㆍ정정 수단은,
    상기 제1 유지 수단 및 상기 제2 유지 수단의 제2 래치에 유지된 제1 데이터 또는 제2 데이터의 에러 검출ㆍ정정을 실시하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제어 수단이 페이지의 연속 독출을 제어하는 경우, 상기 출력 수단에 의해 상기 제1 유지 수단의 제2 래치에 유지된 제1 데이터를 출력하고 있는 동안에, 상기 에러 검출ㆍ정정 수단이, 상기 제2 유지 수단의 제2 래치에 유지된 동일한 페이지의 제2 데이터의 에러 검출ㆍ정정을 실시하고,
    상기 제어 수단이 페이지의 연속 독출을 제어하는 경우, 상기 출력 수단에 의해 상기 제2 유지 수단의 제2 래치에 유지된 제2 데이터를 출력하고 있는 동안에, 상기 에러 검출ㆍ정정 수단이, 상기 제1 유지 수단의 제2 래치에 유지된 다음 페이지의 제1 데이터의 에러 검출ㆍ정정을 실시하는, 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 어레이 독출 수단은, 상기 출력 수단에 의해 상기 제1 유지 수단의 제2 래치에 유지된 제1 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제1 데이터의 독출을 실시하고,
    상기 제2 어레이 독출 수단은, 상기 출력 수단에 의해 상기 제2 유지 수단의 제2 래치에 유지된 제2 데이터가 출력된 것에 응답하여, 2페이지 앞의 1/2페이지의 제2 데이터의 독출을 실시하는, 반도체 장치.
  11. 제6항에 있어서,
    상기 제1 메모리셀 어레이 및 상기 제2 메모리셀 어레이는, 동일한 칩 상에 형성될 수 있고, 혹은,
    상기 제1 메모리셀 어레이 및 상기 제2 메모리셀 어레이는, 각각 다른 칩 상에 형성될 수 있는, 반도체 장치.
  12. 제6항에 있어서,
    상기 출력 수단은,
    복수의 외부 단자 각각으로부터 상기 제1 데이터와 상기 제2 데이터를 교대로 연속해서 출력하는, 반도체 장치.
  13. 제6항에 있어서,
    상기 제어 수단은,
    상기 제1 메모리셀 어레이 및 상기 제2 메모리셀 어레이의 독출 동작을 제어하고,
    수취한 커맨드에 근거해, 통상의 페이지 독출인지, 복수 페이지의 연속 독출인지를 판별하고,
    통상의 페이지 독출로 판별한 경우, 제1 메모리셀 어레이 및 제2 메모리셀 어레이로부터 1페이지분의 데이터를 동시에 독출해, 독출한 데이터를 제1 유지 수단 및 제2 유지 수단에 유지시키고,
    복수 페이지의 연속 독출로 판별된 경우, 제1 메모리셀 어레이로부터 1/2페이지분의 제1 데이터를 독출해, 독출한 제1 데이터를 제1 유지 수단에 유지시키고, 그 후, 제2 메모리셀 어레이로부터 나머지 1/2페이지분의 제2 데이터를 독출해, 독출한 제2 데이터를 제2 유지 수단에 유지시키는, 반도체 장치.
  14. NAND형 플래쉬 메모리의 독출 방법에 있어서,
    커맨드를 수취하는 단계와,
    상기 커맨드에 근거해, 통상의 페이지 독출인지, 복수 페이지의 연속 독출인지를 판별하는 단계와,
    통상의 페이지 독출로 판별된 경우, 제1 메모리셀 어레이 및 제2 메모리셀 어레이를 동시에 액세스하여, 제1 메모리셀 어레이 및 제2 메모리셀 어레이로부터 1페이지분의 데이터를 독출하고, 독출한 데이터를 제1 유지 회로 및 제2 유지 회로에 유지하는 단계와,
    복수 페이지의 연속 독출로 판별된 경우, 제1 메모리셀 어레이 및 제2 메모리셀 어레이를 개별적으로 액세스하여, 제1 메모리셀 어레이로부터 상기 복수의 페이지 중의 선택 페이지의 전반의 1/2페이지의 제1 데이터를 독출하고, 독출한 제1 데이터를 제1 유지 회로에 유지하고,
    상기 제1 메모리셀 어레이로부터 제1 데이터를 독출하는 것과 다른 타이밍에, 제2 메모리셀 어레이로부터 상기 복수의 페이지 중의 선택 페이지의 후반의 1/2페이지의 제2 데이터를 독출하고, 독출한 제2 데이터를 제2 유지 회로에 유지하는 단계
    를 포함하는, 독출 방법.
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