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KR102742254B1 - 반도체 패키지 - Google Patents

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KR102742254B1
KR102742254B1 KR1020220014388A KR20220014388A KR102742254B1 KR 102742254 B1 KR102742254 B1 KR 102742254B1 KR 1020220014388 A KR1020220014388 A KR 1020220014388A KR 20220014388 A KR20220014388 A KR 20220014388A KR 102742254 B1 KR102742254 B1 KR 102742254B1
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conductive
sealing layer
conductive pillar
line pattern
semiconductor package
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오동훈
권용태
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주식회사 네패스
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Abstract

본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드 상의 제1 도전성 필라; 상기 반도체 칩의 상기 상면 및 상기 측벽을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 제1 밀봉층; 상기 제1 밀봉층의 상면을 따라 연장되고, 상기 제1 도전성 필라에 연결된 도전성 라인 패턴; 상기 도전성 라인 패턴 상의 제2 도전성 필라; 상기 제1 밀봉층의 상기 상면 및 상기 제2 도전성 필라의 측벽을 덮는 제2 밀봉층; 상기 제2 밀봉층 상에 제공되고, 상기 제2 도전성 필라에 연결된 외부 도전성 패드; 및 상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨 또는 패널 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨 또는 패널 레벨의 구조물을 개별 단위로 개별화하여 반도체 패키지를 제조하는 웨이퍼 레벨 패키지 및 패널 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드 상의 제1 도전성 필라; 상기 반도체 칩의 상기 상면 및 상기 측벽을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 제1 밀봉층; 상기 제1 밀봉층의 상면을 따라 연장되고, 상기 제1 도전성 필라에 연결된 도전성 라인 패턴; 상기 도전성 라인 패턴 상의 제2 도전성 필라; 상기 제1 밀봉층의 상기 상면 및 상기 제2 도전성 필라의 측벽을 덮는 제2 밀봉층; 상기 제2 밀봉층 상에 제공되고, 상기 제2 도전성 필라에 연결된 외부 도전성 패드; 및 상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 외부 도전성 패드와 상기 외부 연결 단자 사이에 제공되고, 상기 외부 도전성 패드의 표면을 따라 연장된 도전성 커버층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 도전성 필라의 상면 및 상기 제1 밀봉층의 상기 상면은 동일 평면 상에 있고, 상기 제2 도전성 필라의 상면 및 상기 제2 밀봉층의 상면은 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 바닥면은 상기 제1 밀봉층의 바닥면과 동일 평면 상에 있고, 상기 반도체 칩의 상기 바닥면은 외부에 노출된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴은 상기 제2 밀봉층에 접촉된 상면 및 상기 제1 밀봉층에 접촉된 하면을 포함하고, 상기 도전성 라인 패턴의 상기 상면의 표면 거칠기는 상기 도전성 라인 패턴의 상기 하면의 표면 거칠기보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴과 상기 제2 밀봉층 사이 및 상기 제2 도전성 필라와 상기 제2 밀봉층 사이에 개재된 산화물층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 외부 도전성 패드는 관통홀을 포함하고, 상기 외부 연결 단자는 상기 외부 도전성 패드의 상기 관통홀 내에 채워진 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 밀봉층은 상기 제2 도전성 필라의 상면의 일부를 덮고, 상기 외부 도전성 패드는 상기 제2 도전성 필라의 상면의 다른 일부에 중첩된 상기 제2 밀봉층의 오프닝 내에 배치되어 상기 제2 도전성 필라에 접촉된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴의 일부는 상기 반도체 칩의 상기 측벽으로부터 외측으로 더 연장된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 밀봉층의 두께는 10 마이크로미터 내지 70 마이크로미터 사이인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드에 연결된 도전성 라인 패턴; 상기 도전성 라인 패턴 상의 제1 도전성 필라; 상기 반도체 칩의 상기 상면 및 상기 측벽을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 밀봉층; 상기 밀봉층 상에 제공되고, 상기 도전성 필라에 연결된 외부 도전성 패드; 및 상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 외부 도전성 패드와 상기 외부 연결 단자 사이에 제공되고, 상기 외부 도전성 패드의 표면을 따라 연장된 도전성 커버층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 바닥면은 상기 밀봉층의 바닥면과 동일 평면 상에 있고, 상기 반도체 칩의 상기 바닥면은 외부에 노출된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴은 상기 밀봉층에 접촉된 상면 및 상기 반도체 칩과 마주하는 하면을 포함하고, 상기 도전성 라인 패턴의 상기 상면의 표면 거칠기는 상기 도전성 라인 패턴의 상기 하면의 표면 거칠기보다 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴과 상기 밀봉층 사이 및 상기 도전성 필라와 상기 밀봉층 사이에 개재된 산화물층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 외부 도전성 패드는 관통홀을 포함하고, 상기 외부 연결 단자는 상기 외부 도전성 패드의 상기 관통홀 내에 채워진 것을 특징으로 한다.
예시적인 실시예들에서, 상기 밀봉층은 상기 도전성 필라의 상면의 일부를 덮고, 상기 외부 도전성 패드는 상기 도전성 필라의 상면의 다른 일부에 중첩된 상기 밀봉층의 오프닝 내에 배치되어 상기 도전성 필라에 접촉된 것을 특징으로 한다.
본 발명의 예시적인 실시예들에 의하면, 밀봉층이 반도체 칩의 상면 및 측벽을 덮도록 형성되어, 반도체 칩을 외부 충격 등으로부터 보호할 수 있으므로, 반도체 패키지의 신뢰성이 향상될 수 있다. 또한, 반도체 칩을 밀봉하여 보호하도록 구성된 밀봉층을 1회의 공정을 통해 형성할 수 있으므로, 제조 공정이 간소화되며, 제조 비용을 절감할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 웨이퍼의 평면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 캐리어 기판의 일부 및 캐리어 기판 상에 배치된 반도체 칩들을 보여주는 평면도이다.
도 4a 내지 도 4o는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7b는 도 7a에 도시된 외부 도전성 패드를 나타내는 평면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a 내지 도 10l은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 단면도이다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 반도체 칩(110), 제1 도전성 필라(130), 제1 밀봉층(141), 도전성 라인 패턴(151), 제2 도전성 필라(155), 제2 밀봉층(145), 외부 도전성 패드(161), 도전성 커버층(163), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 팬-아웃 구조의 반도체 패키지일 수 있다.
반도체 칩(110)은 서로 반대된 상면(110TS)과 바닥면(110BS), 그리고 상면(110TS)과 바닥면(110BS) 사이에서 연장된 측벽(110SS)을 포함할 수 있다. 반도체 칩(110)의 상면(110TS)은 칩 패드(111)가 마련된 패드면일 수 있다. 이하에서, 수평 방향은 반도체 칩(110)의 상면(110TS) 또는 바닥면(110BS)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향은 반도체 칩(110)의 상면(110TS) 또는 바닥면(110BS)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 구성요소의 수평 폭은 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 임의의 구성요소의 수직 높이 또는 두께는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.
반도체 칩(110)은 실리콘(Si)과 같은 반도체 물질을 포함하는 반도체 기판과, 반도체 기판의 활성면 상에 형성된 소자층을 포함할 수 있다. 반도체 기판의 활성면은 반도체 칩(110)의 상면(110TS)에 인접한 표면이고, 반도체 기판의 비활성면은 활성면에 반대되며 반도체 칩(110)의 하면(110BS)에 인접한 표면일 수 있다. 반도체 칩(110)의 상기 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 반도체 칩(110)의 칩 패드(111)는 반도체 칩(110)의 소자층에 형성된 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 반도체 칩(110)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다.
반도체 칩(110)의 상면(110TS) 상에는 칩 패시베이션층(120)이 제공될 수 있다. 칩 패시베이션층(120)은 반도체 칩(110)의 상면(110TS)을 따라 연장되며, 반도체 칩(110)의 상면(110TS)에 접촉될 수 있다. 칩 패시베이션층(120)은 반도체 칩(110)의 상면(110TS)의 평면적과 실질적으로 동일 또는 유사한 수준의 평면적을 가질 수 있으며, 반도체 칩(110)의 상면(110TS)을 덮을 수 있다. 칩 패시베이션층(120)은 반도체 칩(110)의 칩 패드(111)를 노출시키기 위한 오프닝(121)을 포함하며, 칩 패시베이션층(120)의 오프닝(121)은 반도체 칩(110)의 칩 패드(111)와 수직 방향(예를 들어, Z방향)으로 중첩되도록 위치될 수 있다. 칩 패시베이션층(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 칩 패시베이션층(120)은 산화물, 질화물, 절연성 폴리머, 에폭시, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 칩 패시베이션층(120)은 PID(photo imageable dielectric), 폴리이미드(polyimide)와 같은 감광성 물질을 포함할 수 있다.
일부 예시적인 실시예들에서, 칩 패시베이션층(120)은 생략될 수도 있다. 칩 패시베이션층(120)이 생략된 경우, 반도체 칩(110)의 상면(110TS)은 제1 밀봉층(141)에 직접 접촉될 수 있다.
제1 도전성 필라(130)는 반도체 칩(110)의 칩 패드(111) 상에 배치될 수 있다. 제1 도전성 필라(130)는 칩 패시베이션층(120) 및 제1 밀봉층(141)을 관통하여 연장된 기둥 형태를 가질 수 있다. 제1 도전성 필라(130)의 하부는 칩 패시베이션층(120)의 오프닝(121)을 채우며, 반도체 칩(110)의 칩 패드(111)에 직접 접촉될 수 있다. 제1 도전성 필라(130)의 하부는 칩 패시베이션층(120)의 오프닝(121)에 대응된 형태를 가지도록 형성되며, 예를 들어 반도체 칩(110)의 칩 패드(111)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 제1 도전성 필라(130)의 상부는 칩 패시베이션층(120)으로부터 상방으로 돌출되며, 제1 밀봉층(141)에 접촉될 수 있다. 제1 도전성 필라(130)의 상부의 측벽은 제1 밀봉층(141)에 포위될 수 있다. 제1 도전성 필라(130)는 반도체 칩(110)의 칩 패드(111)와 도전성 라인 패턴(151) 사이를 전기적으로 연결할 수 있다. 제1 도전성 필라(130)의 하면 및 상면은 각각 반도체 칩(110)의 칩 패드(111) 및 도전성 라인 패턴(151)에 접촉할 수 있다.
일부 예시적인 실시예들에서, 제1 도전성 필라(130)는 칩 패시베이션층(120)의 오프닝(121)을 정의하는 칩 패시베이션층(120)의 측벽으로부터 이격될 수 있다. 이 경우, 제1 도전성 필라(130)의 하부의 수평 폭은 칩 패시베이션층(120)의 오프닝(121)의 수평 폭보다 작을 수 있다. 제1 도전성 필라(130)의 측벽과 칩 패시베이션층(120)의 오프닝(121)을 정의하는 칩 패시베이션층(120)의 측벽 사이가 이격되어 형성된 공간에는 제1 밀봉층(141)이 채워질 수 있다.
예시적인 실시예들에서, 제1 도전성 필라(130)는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.
제1 밀봉층(141)은 반도체 칩(110)의 상면(110TS) 및 측벽(110SS)을 덮을 수 있다. 제1 밀봉층(141)의 일부는 반도체 칩(110)의 상면(110TS) 또는 칩 패시베이션층(120)의 상면을 따라 연장될 수 있고, 제1 밀봉층(141)의 다른 일부는 반도체 칩(110)의 측벽(110SS)을 따라 연장되어 반도체 칩(110)의 측벽(110SS)을 전체적으로 덮을 수 있다. 평면적 관점에서, 제1 밀봉층(141)은 반도체 칩(110)을 포위할 수 있다. 예를 들어, 반도체 칩(110)이 사각형의 평면 형태를 가질 때, 제1 밀봉층(141)은 반도체 칩(110)의 4개의 측벽들을 둘러싸는 사각 링 형태를 가질 수 있다. 예시적인 실시예들에서, 제1 밀봉층(141)의 풋 프린트는 반도체 패키지(10)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제1 밀봉층(141)의 평면적은 반도체 패키지(10)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 또한, 제1 밀봉층(141)은 제1 도전성 필라(130)의 측벽에 접촉되고 제1 도전성 필라(130)의 측벽을 따라 연장될 수 있다. 제1 밀봉층(141)은 평면적 관점에서 제1 도전성 필라(130)를 포위할 수 있다. 나아가, 제1 밀봉층(141)은 반도체 칩(110)의 바닥면(110BS)을 덮지 않으며, 반도체 칩(110)의 바닥면(110BS)은 반도체 패키지(10)의 외부로 노출될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 바닥면(110BS)은 제1 밀봉층(141)의 바닥면과 동일 평면 상에 있고 제1 밀봉층(141)의 바닥면을 통해 외부로 노출될 수 있다.
제1 밀봉층(141)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 밀봉층(141)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 예를 들어, 제1 밀봉층(141)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다. 예시적인 실시예들에서, 제1 밀봉층(141)은 PID 또는 폴리이미드로부터 형성될 수 있다.
예시적인 실시예들에서, 제1 도전성 필라(130)의 상면과 제1 밀봉층(141)의 상면(141TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 제1 도전성 필라(130)의 상면과 제1 밀봉층(141)의 상면(141TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 제1 도전성 필라(130)의 상면과 제1 밀봉층(141)의 상면(141TS)은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기는 제1 밀봉층(141)의 상면(141TS)을 제외한 제1 밀봉층(141)의 다른 표면의 표면 거칠기 및 제1 밀봉층(141)의 상면(141TS)에 접촉하는 제2 밀봉층(145)의 바닥면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기는 제1 밀봉층(141)의 측벽(즉, 반도체 칩(110)의 측벽(110SS)으로부터 외측으로 이격된 제1 밀봉층(141)의 측벽)의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기는 반도체 칩(110)의 상면(110TS)에 접촉하는 제1 밀봉층(141)의 표면의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기는 제2 밀봉층(145)의 바닥면의 표면 거칠기보다 클 수 있다. 제1 밀봉층(141)의 상면(141TS)이 비교적 큰 표면 거칠기를 가지므로, 제1 밀봉층(141)과 제1 밀봉층(141)의 상면(141TS)에 접촉된 도전성 라인 패턴(151) 사이의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(110)을 덮는 제1 밀봉층(141)의 두께(즉, 칩 패시베이션층(120)과 제1 밀봉층(141)의 상면(141TS) 사이의 수직 거리)는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
도전성 라인 패턴(151)은 제1 밀봉층(141)의 상면(141TS) 및 제1 도전성 필라(130) 상에 제공될 수 있다. 도전성 라인 패턴(151)은 제1 밀봉층(141)의 상면(141TS)에 접촉하며, 제1 밀봉층(141)의 상면(141TS)을 따라 연장될 수 있다. 도전성 라인 패턴(151)은 반도체 칩(110)의 상면(110TS)과 대체로 평행하게 연장될 수 있다. 도전성 라인 패턴(151)은 제1 도전성 필라(130)를 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 도전성 라인 패턴(151)은 제1 밀봉층(141)의 상면(141TS)을 따라 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 예시적인 실시예들에서, 도전성 라인 패턴(151)은 제2 도전성 필라(155)와 맞닿는 부분에서, 제2 도전성 필라(155)의 평면 형태 및 평면 사이즈와 유사한 평면 형태 및 평면 사이즈를 가지는 패드 영역을 포함할 수 있다. 도전성 라인 패턴(151)은 평면적 관점에서 반도체 칩(110)에 중첩된 부분과, 평면적 관점에서 반도체 칩(110)에 중첩되지 않은 부분을 포함할 수 있다. 예를 들어, 도전성 라인 패턴(151)의 일부는 반도체 칩(110)의 측벽(110SS)으로부터 외측으로(즉, 반도체 칩(110)의 측벽(110SS)으로부터 멀어지는 방향으로) 더 연장될 수 있다.
예시적인 실시예들에서, 도전성 라인 패턴(151)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 도전성 필라(130)와 도전성 라인 패턴(151)은 서로 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다. 다른 예시적인 실시예들에서, 제1 도전성 필라(130)와 도전성 라인 패턴(151)은 서로 상이한 물질 및/또는 상이한 물질 조합을 가질 수 있다.
예시적인 실시예들에서, 도전성 라인 패턴(151)은 씨드 금속층과, 씨드 금속층 상에 적층된 도금층을 포함할 수 있다. 즉, 상기 씨드 금속층은 제1 밀봉층(141)의 상면(141TS) 및 제1 도전성 필라(130)의 상면 상에 형성되며, 상기 도금층은 상기 씨드 금속층 상에 형성될 수 있다. 상기 도금층은 씨드 금속층을 씨드로 이용한 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 씨드 금속층은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 도금층은 구리(Cu) 또는 구리의 합금을 포함할 수 있다.
제2 도전성 필라(155)는 도전성 라인 패턴(151) 상에 배치될 수 있다. 제2 도전성 필라(155)는 제2 밀봉층(145)을 관통하여 연장된 기둥 형태를 가질 수 있다. 제2 도전성 필라(155)는 도전성 라인 패턴(151)과 외부 도전성 패드(161) 사이를 전기적으로 연결할 수 있다. 제2 도전성 필라(155)의 하면 및 상면은 각각 도전성 라인 패턴(151) 및 외부 도전성 패드(161)에 직접 접촉할 수 있다. 제2 도전성 필라(155)의 측벽은 제2 밀봉층(145)에 포위될 수 있다.
예시적인 실시예들에서, 제2 도전성 필라(155)는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 제2 도전성 필라(155)와 도전성 라인 패턴(151)은 서로 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다. 다른 예시적인 실시예들에서, 제2 도전성 필라(155)와 도전성 라인 패턴(151)은 서로 상이한 물질 및/또는 상이한 물질 조합을 가질 수 있다.
제2 밀봉층(145)은 제1 밀봉층(141) 상에 제공될 수 있다. 제2 밀봉층(145)은 제1 밀봉층(141)의 상면(141TS)을 따라 연장되며, 제1 밀봉층(141)의 상면(141TS) 및 도전성 라인 패턴(151)을 덮을 수 있다. 또한, 제2 밀봉층(145)은 제2 도전성 필라(155)의 측벽을 따라 연장되어, 제2 도전성 필라(155)의 측벽을 덮을 수 있다. 제2 밀봉층(145)은 평면적 관점에서 제2 도전성 필라(155)를 포위할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)의 풋 프린트는 반도체 패키지(10)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)의 평면적은 제1 밀봉층(141)의 평면적 및/또는 반도체 패키지(10)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)의 측벽과 제1 밀봉층(141)의 측벽은 반도체 패키지(10)의 외측벽을 구성하며, 제2 밀봉층(145)의 측벽과 제1 밀봉층(141)의 측벽은 동일 평면 상에 있을 수 있다.
제2 밀봉층(145)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)은 EMC를 포함할 수 있다. 예를 들어, 제2 밀봉층(145)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)에 함유된 필러의 종류 및/또는 사이즈는 제1 밀봉층(141)에 함유된 필러의 종류 및/또는 사이즈와 상이할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)은 PID 또는 폴리이미드로부터 형성될 수 있다.
예시적인 실시예들에서, 제2 도전성 필라(155)의 상면과 제2 밀봉층(145)의 상면(145TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 제2 도전성 필라(155)의 상면과 제2 밀봉층(145)의 상면(145TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 제2 도전성 필라(155)의 상면과 제2 밀봉층(145)의 상면(145TS)은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 제2 밀봉층(145)의 상면(145TS)의 표면 거칠기는 제2 밀봉층(145)의 상면(145TS)을 제외한 제2 밀봉층(145)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제2 밀봉층(145)의 상면(145TS)의 표면 거칠기는 제2 밀봉층(145)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제2 밀봉층(145)의 상면(145TS)의 표면 거칠기는 제1 밀봉층(141)의 상면(141TS)에 접촉하는 제2 밀봉층(145)의 바닥면의 표면 거칠기보다 클 수 있다. 제2 밀봉층(145)의 상면(145TS)이 비교적 큰 표면 거칠기를 가지므로, 제2 밀봉층(145)과 외부 도전성 패드(161) 사이의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제2 밀봉층(145)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
외부 도전성 패드(161)는 제2 밀봉층(145) 및 제2 도전성 필라(155) 상에 제공되며, 제2 도전성 필라(155)에 전기적으로 연결될 수 있다. 외부 도전성 패드(161)의 일부는 제2 도전성 필라(155)의 상면을 따라 연장되고, 외부 도전성 패드(161)의 다른 일부는 제2 도전성 필라(155)의 가장자리로부터 외측 방향으로 돌출되며 제2 밀봉층(145)의 상면(145TS)을 따라 연장될 수 있다. 예시적인 실시예들에서, 외부 도전성 패드(161)는, 반도체 패키지(10)의 단면에서 보았을 때, 두께가 균일한 직사각형 형태를 가질 수 있다. 예시적인 실시예들에서, 외부 도전성 패드(161)의 상면 및 제2 도전성 필라(155)에 접촉된 외부 도전성 패드(161)의 바닥면은 각각 평면일 수 있다. 예를 들어, 외부 도전성 패드(161)는 언더 범프 메탈층(under bump metal layer, UBM)을 포함할 수 있다.
외부 연결 단자(170)는 외부 도전성 패드(161) 상에 제공될 수 있다. 외부 연결 단자(170)는 예를 들어, 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 외부 연결 단자(170)는 대체로 외부 도전성 패드(161) 상에 부착된 볼 형태를 가질 수 있다. 예를 들어, 외부 연결 단자(170)는 외부 도전성 패드(161) 상에 솔더 볼을 위치시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행하여 형성할 수 있다.
도전성 커버층(163)은 외부 도전성 패드(161)와 외부 연결 단자(170) 사이에 제공될 수 있다. 도전성 커버층(163)은 외부 도전성 패드(161)의 측벽 및 상면을 따라 컨포멀하게 연장되며, 외부 도전성 패드(161)의 측벽 및 상면을 덮을 수 있다. 도전성 커버층(163)은 예를 들어, 무전해 도금 방법 또는 스퍼터링 방법에 의해 형성될 수 있다. 도전성 커버층(163)은 젖음성이 우수한 금속 물질로 형성될 수 있으며, 외부 연결 단자(170)의 형성을 위한 리플로우 공정 시 외부 연결 단자(170)를 구성하는 물질(예를 들어, 솔더)의 흐름성을 향상시키도록 기능할 수 있다. 예시적인 실시예들에서, 도전성 커버층(163)은 외부 도전성 패드(161)의 물질 및 외부 연결 단자(170)의 물질과 상이한 물질을 포함할 수 있다. 예시적인 실시예들에서, 도전성 커버층(163)은 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합을 포함할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 제1 밀봉층(141)이 반도체 칩(110)의 상면(110TS) 및 측벽(110SS)을 덮도록 형성되어, 반도체 칩(110)을 외부 충격 등으로부터 보호할 수 있으므로, 반도체 패키지(10)의 신뢰성이 향상될 수 있다. 또한, 반도체 칩(110)을 밀봉하여 보호하도록 구성된 제1 밀봉층(141)을 1회의 공정을 통해 형성할 수 있으므로, 제조 공정이 간소화되며, 제조 비용을 절감할 수 있다. 더 나아가, 일반적인 웨이퍼 레벨 패키지에서 칩을 덮는 절연 물질이 수 마이크로미터 수준으로 형성되나, 본 실시예에서 반도체 칩(110)을 덮어 외부 충격에 대한 버퍼로 기능하는 절연 물질(즉, 제1 밀봉층(141) 및 제2 밀봉층(145))을 비교적 두껍게 형성하여, 반도체 패키지(10)의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 웨이퍼(30)의 평면도이다. 도 3은 본 발명의 예시적인 실시예들에 따른 캐리어 기판(CS)의 일부 및 캐리어 기판(CS) 상에 배치된 반도체 칩들(110)을 보여주는 평면도이다. 도 4a 내지 도 4o는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 4a 내지 도 4d에서는 도 2의 AA-AA'선에 따른 영역에 대응된 단면들이 도시된다. 도 4e 내지 도 4o에서는 도 3의 BB-BB'선에 따른 영역에 대응된 단면들이 도시된다. 이하에서, 도 2, 도 3, 도 4a 내지 도 4o를 참조하여, 도 1에 도시된 반도체 패키지(10)의 제조 방법을 설명한다.
도 2 및 도 4a를 참조하면, 집적 회로 영역들(31) 및 상기 집적 회로 영역들(31)을 분리하는 절단 영역(32)을 포함하는 웨이퍼(30)를 준비한다. 웨이퍼(30)의 집적 회로 영역들(31) 각각은 반도체 칩(110)을 구성할 수 있다.
도 4b를 참조하면, 웨이퍼(30) 상에 칩 패시베이션층(120)을 형성한다. 예를 들어, 칩 패시베이션층(120)을 형성하기 위해, 웨이퍼(30)를 덮는 절연막을 형성한 후에 상기 절연막의 일부를 제거하여 칩 패드(111)의 적어도 일부를 노출시키는 오프닝(121)을 형성할 수 있다.
도 4c를 참조하면, 칩 패시베이션층(120)을 형성한 이후, 칩 패시베이션층(120)의 오프닝(121)을 통해 칩 패드(111)에 전기적 및 물리적으로 연결되는 제1 도전성 필라(130)를 형성한다. 제1 도전성 필라(130)의 일부는 칩 패시베이션층(120)의 오프닝(121)을 채우고, 제1 도전성 필라(130)의 다른 일부는 칩 패시베이션층(120)으로부터 돌출될 수 있다. 예를 들어, 제1 도전성 필라(130)를 형성하기 위하여, 제1 도전성 필라(130)가 형성될 영역을 정의하는 홀을 가지는 감광성 물질막(미도시)을 칩 패시베이션층(120) 상에 형성하는 단계, 도금 공정을 통해 상기 감광성 물질막의 홀 및 칩 패시베이션층(120)의 오프닝(121) 내에 도전성 물질을 형성하는 단계, 및 상기 감광성 물질막을 제거하는 단계가 차례로 수행될 수 있다.
도 4d를 참조하면, 제1 도전성 필라(130)를 형성한 후에, 절단 영역(32)을 따라 웨이퍼(30)를 절단하여 웨이퍼(30)를 반도체 칩들(110)로 분리한다.
도 3, 도 4d 및 도 4e를 참조하면, 웨이퍼(30)로부터 분리된 반도체 칩들(110)을 캐리어 기판(CS) 상에 배치한다. 예를 들어, 반도체 칩들(110)은 캐리어 기판(CS) 상에 매트릭스 형태로 배열될 수 있다. 상기 캐리어 기판(CS)은 평면적 관점에서 사각 평판 형태를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 캐리어 기판(CS)은 평면적 관점에서 삼각형, 오각형과 같은 다각형 형태를 가질 수도 있고, 또는 원 형태를 가질 수도 있다.
도 4f를 참조하면, 캐리어 기판(CS) 상에 반도체 칩들(110)을 배치한 이후, 캐리어 기판(CS) 상에 반도체 칩들(110)을 덮는 제1 예비 밀봉층(141p)을 형성한다. 제1 예비 밀봉층(141p)은 반도체 칩들(110) 사이의 공간을 채우고, 반도체 칩들(110)의 상면들을 덮을 수 있다.
도 4f 및 도 4g를 참조하면, 제1 예비 밀봉층(141p)의 일부를 제거하여, 제1 도전성 필라(130)를 노출시키는 제1 밀봉층(141)을 형성한다. 제1 예비 밀봉층(141p)의 일부가 제거됨에 따라, 제1 도전성 필라(130)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제1 예비 밀봉층(141p)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 화학적 기계적 연마와 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 제1 밀봉층(141)의 상면(141TS) 및 제1 도전성 필라(130)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 제1 예비 밀봉층(141p)에 대한 연마 공정을 통해 처리된 제1 밀봉층(141)의 상면(141TS)은 비교적 큰 표면 거칠기를 가질 수 있다. 예를 들어, 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기는 반도체 칩(110) 및/또는 칩 패시베이션층(120)에 접촉된 제1 밀봉층(141)의 다른 표면의 표면 거칠기보다 클 수 있다. 제1 밀봉층(141)의 상면(141TS)의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성되는 도전성 라인 패턴(도 4h의 151)과 제1 밀봉층(141) 간의 접착력이 강화될 수 있다.
도 4h를 참조하면, 제1 밀봉층(141)의 상면(141TS) 및 제1 도전성 필라(130)의 상면을 따라 연장되는 도전성 라인 패턴(151)을 형성한다. 도전성 라인 패턴(151)을 형성하기 위해, 스퍼터링과 같은 물리적 기상 증착 방법을 통해 제1 밀봉층(141)의 상면(141TS) 및 제1 도전성 필라(130)의 상면 상에 씨드 금속층을 형성하는 단계 및 상기 씨드 금속층을 이용한 도금 공정을 수행하여 상기 씨드 금속층 상에 도전층을 형성하는 단계를 차례로 수행할 수 있다.
도 4i를 참조하면, 도전성 라인 패턴(151) 상에 제2 도전성 필라(155)를 형성한다. 예를 들어, 제2 도전성 필라(155)를 형성하기 위하여, 제2 도전성 필라(155)가 형성될 영역을 정의하는 홀을 가지는 감광성 물질막(미도시)을 제1 밀봉층(141) 상에 형성하는 단계, 도금 공정을 통해 상기 감광성 물질막의 홀 내에 도전성 물질을 형성하는 단계, 및 상기 감광성 물질막을 제거하는 단계가 차례로 수행될 수 있다.
도 4j를 참조하면, 제2 도전성 필라(155)를 형성한 후에, 제1 밀봉층(141) 상에 도전성 라인 패턴(151) 및 제2 도전성 필라(155)를 덮는 제2 예비 밀봉층(145p)을 형성한다.
도 4j 및 도 4k를 참조하면, 제2 예비 밀봉층(145p)의 일부를 제거하여, 제2 도전성 필라(155)를 노출시키는 제2 밀봉층(145)을 형성한다. 제2 예비 밀봉층(145p)의 일부가 제거됨에 따라, 제2 도전성 필라(155)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제2 예비 밀봉층(145p)의 일부를 제거하기 위하여, 에치백 또는 화학적 기계적 연마와 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 제2 밀봉층(145)의 상면(145TS) 및 제2 도전성 필라(155)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 제2 예비 밀봉층(145p)에 대한 연마 공정을 통해 처리된 제2 밀봉층(145)의 상면(145TS)은 비교적 큰 표면 거칠기를 가질 수 있다. 예를 들어, 제2 밀봉층(145)의 상면(145TS)의 표면 거칠기는 도전성 라인 패턴(151) 및 제2 도전성 필라(155)의 측벽에 접촉된 제2 밀봉층(145)의 다른 표면의 표면 거칠기보다 클 수 있다. 제2 밀봉층(145)의 상면(145TS)의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성되는 외부 도전성 패드(도 4l의 161)와 제2 밀봉층(145) 간의 접착력이 강화될 수 있다.
도 4l을 참조하면, 외부 도전성 패드(161)를 제2 밀봉층(145)의 상면(145TS) 및 제2 도전성 필라(155)의 상면 상에 형성한다. 외부 도전성 패드(161)는 제2 밀봉층(145)의 상면(145TS) 및 제2 도전성 필라(155)의 상면 상에 씨드 금속층을 형성하는 단계 및 도금 공정을 통해 상기 씨드 금속층 상에 도금층을 형성하는 단계를 포함할 수 있다.
외부 도전성 패드(161)를 형성한 이후, 외부 도전성 패드(161)를 덮는 도전성 커버층(163)을 형성한다. 도전성 커버층(163)은 외부 도전성 패드(161)의 윤곽을 따라 컨포멀하게 연장되며 외부 도전성 패드(161)의 측벽 및 상면을 덮을 수 있다. 예를 들어, 도전성 커버층(163)은 금(Au)으로 형성될 수 있다. 예를 들어, 도전성 커버층(163)은 무전해 도금, 스퍼터링 등의 방법을 통해 형성될 수 있다.
도 4m을 참조하면, 외부 연결 단자(170)를 외부 도전성 패드(161) 및 도전성 커버층(163) 상에 형성한다. 예를 들어, 외부 연결 단자(170)는 솔더 볼을 이용한 리플로우 공정을 통해 형성될 수 있다.
도 4m 및 도 4n을 참조하면, 캐리어 기판(CS)을 제거한다. 캐리어 기판(CS)이 제거됨에 따라, 반도체 칩(110)의 바닥면(110BS) 및 제1 밀봉층(141)의 바닥면이 노출될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 노출된 바닥면 및 제1 밀봉층(141)의 노출된 바닥면은 동일 평면 상에 있을 수 있다.
도 4o를 참조하면, 도 4n의 결과물에 대한 절단 공정을 수행하여, 도 4n의 결과물을 반도체 패키지들(10)로 분리할 수 있다. 즉, 도 4n의 패널 형태의 구조물을 절단 라인(CL)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(10)로 분리할 수 있다.
한편, 도 4a 내지 도 4o를 참조하여 설명된 반도체 패키지(10)의 제조 방법과 다르게, 도 4f에서 설명된 바와 같이 제1 예비 밀봉층(141p)을 형성한 후, 제1 예비 밀봉층(141p)에 대한 연마 공정을 수행하기 전에 도 4f에 도시된 구조물로부터 캐리어 기판(CS)을 제거하고, 캐리어 기판(CS)이 제거되어 노출된 표면에 에폭시 계열의 후면 보호 필름(back side protection film)을 부착할 수 있다. 즉, 도 4g 내지 도 4o를 참조하여 설명된 후속 공정들은 후면 보호 필름이 부착된 구조물에 대해 수행될 수 있다. 후면 보호 필름이 부착됨에 따라, 후속 공정에서 발생되는 워피지를 줄일 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하에서, 도 5를 도 1과 함께 참조하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 5를 참조하면, 도 4i에 도시된 바와 같이 제2 도전성 필라(155)를 형성한 이후, 도전성 라인 패턴(151)의 노출된 표면 및/또는 제2 도전성 필라(155)의 노출된 표면 각각의 표면 거칠기를 증가시키기 위한 러프닝(roughing) 단계를 더 수행할 수 있다. 예를 들어, 러프닝 단계는 도 4i에 도시된 구조물에 식각 소스(51)를 제공하는 식각 공정을 포함할 수 있다. 예를 들어, 러프닝 단계는 플라즈마 식각 공정을 포함할 수 있다.
상기 러프닝 단계가 더 수행됨에 따라, 제2 밀봉층(145)에 접촉된 도전성 라인 패턴(151)의 상면의 표면 거칠기는 제1 밀봉층(141)에 접촉된 도전성 라인 패턴(151)의 하면의 표면 거칠기보다 커질 수 있다. 도전성 라인 패턴(151)의 상면의 표면 거칠기가 증가됨에 따라, 도전성 라인 패턴(151)과 제2 밀봉층(145) 간의 접착력이 강화될 수 있다. 또한, 상기 러프닝 단계가 더 수행됨에 따라, 제2 밀봉층(145)에 접촉된 제2 도전성 필라(155)의 측벽의 표면 거칠기는 도전성 라인 패턴(151)에 접촉된 제2 도전성 필라(155)의 바닥면의 표면 거칠기보다 커질 수 있다. 제2 도전성 필라(155)의 측벽의 표면 거칠기가 증가됨에 따라, 제2 도전성 필라(155)와 제2 밀봉층(145) 간의 접착력이 강화될 수 있다.
다른 예시적인 실시예들에서, 러프닝 단계에 대신하여, 도 4i에 도시된 구조물에 포함된 도전성 라인 패턴(151) 및 제2 도전성 필라(155)에 대한 무전해 도금 공정을 더 수행하여, 도전성 라인 패턴(151)의 노출된 표면 및 제2 도전성 필라(155)의 노출된 표면의 표면 거칠기를 증가시킬 수도 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(11)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 6에 도시된 반도체 패키지(11)에 대해 설명한다.
도 6을 참조하면, 반도체 패키지(11)는 도전성 라인 패턴(151)과 제2 밀봉층(145) 사이 및 제2 도전성 필라(155)와 상기 제2 밀봉층(145) 사이에 개재된 산화물층(181)을 포함할 수 있다.
산화물층(181)은 도전성 라인 패턴(151)의 적어도 일부를 따라 연장될 수 있다. 예시적인 실시예들에서, 산화물층(181)은 도전성 라인 패턴(151)의 상면 및 측면을 따라 연장되며, 도전성 라인 패턴(151)의 상면 및 측면을 덮을 수 있다. 산화물층(181)은 제2 도전성 필라(155)의 적어도 일부를 따라 연장될 수 있다. 예시적인 실시예들에서, 제2 도전성 필라(155)의 측벽을 따라 연장되며, 평면적 관점에서 제2 도전성 필라(155)를 포위할 수 있다.
예를 들어, 도 4i에 도시된 바와 같이 제2 도전성 필라(155)를 형성한 이후, 도전성 라인 패턴(151)의 적어도 일부 및 제2 도전성 필라(155)의 적어도 일부를 따라 연장된 산화물층(181)을 형성할 수 있다. 상기 산화물층(181)은 표면처리 공정, 예를 들어 brown oxide 표면 처리 또는 black oxide 표면 처리 공정을 통해 형성될 수 있다. 산화물층(181)이 형성된 영역에서 표면 거칠기가 상대적으로 증가됨으로, 제2 밀봉층(145)과 도전성 라인 패턴(151) 사이에서의 박리 및/또는 제2 밀봉층(145)과 제2 도전성 필라(155) 사이에서의 박리를 방지 및 억제할 수 있다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 도면들로서, 도 7a는 반도체 패키지(12)의 단면도이고, 도 7b는 도 7a에 도시된 외부 도전성 패드(161a)의 평면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 7a 및 도 7b에 도시된 반도체 패키지(12)에 대해 설명한다.
도 7a 및 도 7b를 참조하면, 외부 도전성 패드(161a)는 그 상면으로부터 그 하면까지 연장된 관통홀(162)을 가질 수 있다. 외부 도전성 패드(161a)는 평면적 관점에서 제2 도전성 필라(155)의 상면의 가장자리를 따라 연장된 링 형태를 가질 수 있다. 도전성 커버층(163a)은 외부 도전성 패드(161a)의 상면, 외측벽, 및 관통홀(162)을 정의하는 내측벽을 따라 연장될 수 있고, 관통홀(162)의 하측에 있는 제2 도전성 필라(155)의 상면을 따라 연장될 수 있다. 외부 연결 단자(170)는 외부 도전성 패드(161a)의 관통홀(162) 내에 채워질 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(13)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지(13)에 대해 설명한다.
도 8을 참조하면, 제2 밀봉층(145a)의 상면(145TSa)의 수직 레벨은 제2 도전성 필라(155)의 상면의 수직 레벨보다 높을 수 있다. 제2 밀봉층(145a)은 제2 도전성 필라(155)의 상면의 일부를 덮고, 제2 도전성 필라(155)의 상면의 다른 일부에 중첩된 오프닝(146)을 포함할 수 있다. 외부 도전성 패드(161b)의 일부는 제2 밀봉층(145a)의 오프닝(146) 내에 배치되어 제2 도전성 필라(155)의 상면의 다른 일부에 접촉될 수 있고, 외부 도전성 패드(161b)의 다른 일부는 제2 밀봉층(145a)의 상면(145TSa)을 따라 제2 밀봉층(145a)의 오프닝(146)으로부터 외측 방향으로 연장될 수 있다.
예를 들어, 제2 밀봉층(145a)을 형성하기 위해, 도 4j에 도시된 바와 같이 제2 도전성 필라(155)를 덮는 제2 예비 밀봉층(145p)을 형성하는 단계, 제2 도전성 필라(155)가 노출되지 않는 높이까지 제2 예비 밀봉층(145p)에 대한 연마 공정을 수행하여 제2 밀봉층(145a)을 형성하는 단계, 및 레이저 드릴링을 통해 제2 밀봉층(145a)에 제2 도전성 필라(155)를 노출시키는 오프닝(146)을 형성하는 단계를 차례로 수행할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 9에 도시된 반도체 패키지(20)에 대해 설명한다.
도 9를 참조하면, 반도체 칩(110), 도전성 라인 패턴(211), 도전성 필라(215), 밀봉층(147), 외부 도전성 패드(161), 도전성 커버층(163), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(20)는 팬-인 구조의 반도체 패키지일 수 있다.
도전성 라인 패턴(211)은 칩 패시베이션층(120)의 오프닝(121) 내에 제공되어, 반도체 칩(110)의 칩 패드(111)에 직접 접촉될 수 있다. 예시적인 실시예들에서, 도전성 라인 패턴(211)의 일부는 칩 패시베이션층(120)의 오프닝(121)을 정의하는 칩 패시베이션층(120)의 측벽 및 칩 패시베이션층(120)의 오프닝(121) 아래의 칩 패드(111)의 표면을 따라 연장되고, 도전성 라인 패턴(211)의 다른 일부는 칩 패시베이션층(120)의 상면을 따라 연장될 수 있다. 도전성 라인 패턴(211)의 구성 물질 및 형성 방법은 도 1의 도전성 라인 패턴(151)에 대한 설명과 실질적으로 동일 또는 유사한 바, 상세한 설명은 생략한다.
도전성 필라(215)는 도전성 라인 패턴(211) 상에 배치될 수 있다. 도전성 필라(215)는 밀봉층(147)을 관통하여 연장된 기둥 형태를 가질 수 있다. 도전성 필라(215)는 도전성 라인 패턴(211)과 외부 도전성 패드(161) 사이를 전기적으로 연결할 수 있다. 도전성 필라(215)의 하면은 도전성 라인 패턴(211)에 직접 접촉하고, 도전성 필라(215)의 상면은 외부 도전성 패드(161)에 직접 접촉할 수 있다. 도전성 필라(215)의 측벽은 밀봉층(147)에 포위될 수 있다. 도전성 필라(215)의 구성 물질 및 형성 방법은 도 1의 제2 도전성 필라(155)에 대한 설명과 실질적으로 동일 또는 유사한 바, 상세한 설명은 생략한다.
밀봉층(147)은 반도체 칩(110)의 상면(110TS) 및 측벽(110SS)을 덮고, 나아가 도전성 라인 패턴(211) 및 도전성 필라(215)의 측벽을 덮을 수 있다. 예를 들어, 밀봉층(147)은 반도체 칩(110)의 상면(110TS) 및/또는 칩 패시베이션층(120)의 표면을 따라 연장되고, 반도체 칩(110)의 측벽(110SS)을 따라 연장될 수 있다. 평면적 관점에서, 밀봉층(147)은 반도체 칩(110)을 포위할 수 있다. 나아가, 밀봉층(147)은 도전성 라인 패턴(211)의 표면 및 도전성 필라(215)의 측벽을 따라 연장될 수 있다. 평면적 관점에서, 밀봉층(147)은 도전성 필라(215)를 포위할 수 있다. 또한, 예시적인 실시예들에서, 반도체 칩(110)의 바닥면(110BS)은 밀봉층(147)의 바닥면과 동일 평면 상에 있고, 밀봉층(147)의 바닥면을 통해 반도체 패키지(20)의 외부로 노출될 수 있다. 예시적인 실시예들에서, 밀봉층(147)의 풋 프린트는 반도체 패키지(20)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 밀봉층(147)의 평면적은 반도체 패키지(20)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 밀봉층(147)의 구성 물질 및 형성 방법은 도 1의 제1 밀봉층(141) 또는 제2 밀봉층(145)에 대한 설명과 실질적으로 동일 또는 유사한 바, 상세한 설명은 생략한다.
예시적인 실시예들에서, 도전성 필라(215)의 상면과 밀봉층(147)의 상면(147TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 도전성 필라(215)의 상면과 밀봉층(147)의 상면(147TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 도전성 필라(215)의 상면과 밀봉층(147)의 상면은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 밀봉층(147)의 상면(147TS)의 표면 거칠기는 밀봉층(147)의 상면(147TS)을 제외한 밀봉층(147)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 밀봉층(147)의 상면(147TS)의 표면 거칠기는 밀봉층(147)의 측벽(즉, 반도체 칩(110)의 측벽(110SS)으로부터 외측으로 이격된 밀봉층(147)의 측벽)의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 밀봉층(147)의 상면(147TS)의 표면 거칠기는 반도체 칩(110) 및/또는 칩 패시베이션층(120)에 접촉하는 밀봉층(147)의 표면의 표면 거칠기보다 클 수 있다. 밀봉층(147)의 상면(147TS)이 비교적 큰 표면 거칠기를 가지므로, 밀봉층(147)과 외부 도전성 패드(161) 사이의 접착력이 강화될 수 있다.
본 발명의 예시적인 실시예들에 의하면, 밀봉층(147)이 반도체 칩(110)의 상면(110TS) 및 측벽(110SS)을 덮도록 형성되어, 반도체 칩(110)을 외부 충격 등으로부터 보호할 수 있다. 또한, 반도체 칩(110), 도전성 라인 패턴(211), 도전성 필라(215) 등 반도체 패키지(20)의 구성요소들을 밀봉하여 보호하도록 구성된 밀봉층(147)을 1회의 공정을 통해 형성할 수 있으므로, 제조 공정이 간소화되며, 제조 비용을 절감할 수 있다.
도 10a 내지 도 10l은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 10a 내지 도 10e에서는 도 2의 AA-AA'선에 따른 영역에 대응된 단면들이 도시된다. 도 10f 내지 도 10l에서는 도 3의 BB-BB'선에 따른 영역에 대응된 단면들이 도시된다. 이하에서, 도 10a 내지 도 10l를 참조하여, 도 9에 도시된 반도체 패키지(20)의 제조 방법을 설명한다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 10a를 참조하면, 집적 회로 영역들(31) 및 상기 집적 회로 영역들(31)을 분리하는 절단 영역(32)을 포함하는 웨이퍼(30)를 준비한다. 웨이퍼(30)의 집적 회로 영역들(31) 각각은 반도체 칩(110)을 구성할 수 있다.
도 10b를 참조하면, 웨이퍼(30) 상에 칩 패시베이션층(120)을 형성한다.
도 10c를 참조하면, 칩 패시베이션층(120)을 형성한 후에, 칩 패시베이션층(120) 및 칩 패드(111) 상에 도전성 라인 패턴(211)을 형성한다. 도전성 라인 패턴(211)은 칩 패시베이션층(120)의 상면 및 오프닝(121)을 정의하는 측벽을 따라 연장되고, 또한 칩 패시베이션층(120)의 오프닝(121)을 통해 노출된 칩 패드(111)의 표면을 따라 연장될 수 있다.
도 10d를 참조하면, 도전성 라인 패턴(211)을 형성한 후에, 도전성 라인 패턴(211) 상에 도전성 필라(215)를 형성한다.
도 10e를 참조하면, 도전성 필라(215)를 형성한 후에, 절단 영역(32)을 따라 웨이퍼(30)를 절단하여 웨이퍼(30)를 반도체 칩들(110)로 분리한다.
도 10e 및 도 10f를 참조하면, 웨이퍼(30)로부터 분리된 반도체 칩들(110)을 캐리어 기판(CS) 상에 배치한다.
도 10g를 참조하면, 캐리어 기판(CS) 상에 반도체 칩들(110)을 배치한 이후, 캐리어 기판(CS) 상에 반도체 칩들(110)을 덮는 예비 밀봉층(147p)을 형성한다. 예비 밀봉층(147p)은 반도체 칩들(110), 도전성 라인 패턴(211), 및 도전성 필라(215)를 덮고, 반도체 칩들(110) 사이의 공간을 채울 수 있다.
도 10h를 참조하면, 예비 밀봉층(147p)의 일부를 제거하여, 도전성 필라(215)를 노출시키는 밀봉층(147)을 형성한다. 예비 밀봉층(147p)의 일부가 제거됨에 따라, 도전성 필라(215)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 예비 밀봉층(147p)의 일부를 제거하기 위하여, 에치백 공정 또는 화학적 기계적 연마와 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 밀봉층(147)의 상면(147TS) 및 도전성 필라(215)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 예비 밀봉층(147p)에 대한 연마 공정을 통해 처리된 밀봉층(147)의 상면(147TS)은 비교적 큰 표면 거칠기를 가질 수 있다. 예를 들어, 밀봉층(147)의 상면(147TS)의 표면 거칠기는 반도체 칩(110) 및/또는 칩 패시베이션층(120)에 접촉된 밀봉층(147)의 다른 표면의 표면 거칠기보다 클 수 있다. 밀봉층(147)의 상면(147TS)의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성되는 외부 도전성 패드(도 10i의 161)와 밀봉층(147) 간의 접착력이 강화될 수 있다.
도 10i를 참조하면, 외부 도전성 패드(161)를 밀봉층(147)의 상면(147TS) 및 도전성 필라(215)의 상면 상에 형성한다.
외부 도전성 패드(161)를 형성한 이후, 외부 도전성 패드(161)를 덮는 도전성 커버층(163)을 형성한다.
도 10j를 참조하면, 외부 도전성 패드(161) 및 도전성 커버층(163) 상에 외부 연결 단자(170)를 형성한다.
도 10j 및 도 10k를 참조하면, 캐리어 기판(CS)을 제거한다. 캐리어 기판(CS)이 제거됨에 따라, 반도체 칩(110)의 바닥면(110BS) 및 밀봉층(147)의 바닥면이 노출될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 노출된 바닥면 및 밀봉층(147)의 노출된 바닥면은 동일 평면 상에 있을 수 있다.
도 10l을 참조하면, 도 10k의 결과물에 대한 절단 공정을 수행하여, 도 10k의 결과물을 반도체 패키지들(20)로 분리할 수 있다. 즉, 도 10k의 패널 형태의 구조물을 절단 라인(CLa)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(20)로 분리할 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서, 도 11을 도 9와 함께 참조하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 11을 참조하면, 도 10d에 도시된 바와 같이 도전성 필라(215)를 형성한 이후, 도전성 라인 패턴(211)의 노출된 표면 및/또는 도전성 필라(215)의 노출된 표면 각각의 표면 거칠기를 증가시키기 위한 러프닝 단계를 더 수행할 수 있다. 예를 들어, 러프닝 단계는 도 10d에 도시된 구조물에 식각 소스(53)를 제공하는 식각 공정을 포함할 수 있다. 예를 들어, 상기 러프닝 단계는 플라즈마 식각 공정을 포함할 수 있다.
상기 러프닝 단계가 더 수행됨에 따라, 밀봉층(147)에 접촉된 도전성 라인 패턴(211)의 상면의 표면 거칠기는 칩 패시베이션층(120) 및 반도체 칩(110)에 접촉된 도전성 라인 패턴(211)의 하면의 표면 거칠기보다 커질 수 있다. 도전성 라인 패턴(211)의 상면의 표면 거칠기가 증가됨에 따라, 도전성 라인 패턴(211)과 밀봉층(147) 간의 접착력이 강화될 수 있다. 또한, 상기 러프닝 단계가 더 수행됨에 따라, 밀봉층(147)에 접촉된 도전성 필라(215)의 측벽의 표면 거칠기는 도전성 라인 패턴(211)에 접촉된 도전성 필라(215)의 바닥면의 표면 거칠기보다 커질 수 있다. 도전성 필라(215)의 측벽의 표면 거칠기가 증가됨에 따라, 도전성 필라(215)와 밀봉층(147) 간의 접착력이 강화될 수 있다.
다른 예시적인 실시예들에서, 러프닝 단계에 대신하여, 도 10d에 도시된 구조물에 포함된 도전성 라인 패턴(211) 및 도전성 필라(215)에 대한 무전해 도금 공정을 더 수행하여, 도전성 라인 패턴(211)의 노출된 표면 및 도전성 필라(215)의 노출된 표면의 표면 거칠기를 증가시킬 수도 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(21)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 12에 도시된 반도체 패키지(21)에 대해 설명한다.
도 12를 참조하면, 반도체 패키지(21)는 도전성 라인 패턴(211)과 밀봉층(147) 사이 및 도전성 필라(215)와 상기 밀봉층(147) 사이에 개재된 산화물층(185)을 포함할 수 있다.
산화물층(185)은 도전성 라인 패턴(211)의 적어도 일부를 따라 연장될 수 있다. 예시적인 실시예들에서, 산화물층(185)은 도전성 라인 패턴(211)의 상면 및 측면을 따라 연장되며, 도전성 라인 패턴(211)의 상면 및 측면을 덮을 수 있다. 산화물층(185)은 도전성 필라(215)의 적어도 일부를 따라 연장될 수 있다. 예시적인 실시예들에서, 도전성 필라(215)의 측벽을 따라 연장되며, 평면적 관점에서 도전성 필라(215)를 포위할 수 있다.
예를 들어, 도 10d에 도시된 바와 같이 도전성 필라(215)를 형성한 이후, 도전성 라인 패턴(211)의 적어도 일부 및 도전성 필라(215)의 적어도 일부를 따라 연장된 산화물층(185)을 형성할 수 있다. 상기 산화물층(185)은 표면처리 공정, 예를 들어 brown oxide 표면 처리 또는 black oxide 표면 처리 공정을 통해 형성될 수 있다. 산화물층(185)이 형성된 영역에서 표면 거칠기가 상대적으로 증가됨으로, 밀봉층(147)과 도전성 라인 패턴(211) 사이에서의 박리 및/또는 밀봉층(147)과 도전성 필라(215) 사이에서의 박리를 방지 및 억제할 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(22)를 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 13에 도시된 반도체 패키지(22)에 대해 설명한다.
도 13을 참조하면, 외부 도전성 패드(161a)는 그 상면으로부터 그 하면까지 연장된 관통홀(162)을 가질 수 있다. 외부 도전성 패드(161a)는 평면적 관점에서 도전성 필라(215)의 상면의 가장자리를 따라 연장된 링 형태를 가질 수 있다. 도전성 커버층(163a)은 외부 도전성 패드(161a)의 상면, 외측벽, 및 관통홀(162)을 정의하는 내측벽을 따라 연장될 수 있고, 관통홀(162)의 하측에 있는 도전성 필라(215)의 상면을 따라 연장될 수 있다. 외부 연결 단자(170)는 외부 도전성 패드(161a)의 관통홀(162) 내에 채워질 수 있다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(23)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 14에 도시된 반도체 패키지(23)에 대해 설명한다.
도 14를 참조하면, 밀봉층(147a)의 상면(147TSa)의 수직 레벨은 도전성 필라(215)의 상면의 수직 레벨보다 높을 수 있다. 밀봉층(147a)은 도전성 필라(215)의 상면의 일부를 덮고, 도전성 필라(215)의 상면의 다른 일부에 중첩된 오프닝(148)을 포함할 수 있다. 외부 도전성 패드(161b)의 일부는 밀봉층(147a)의 오프닝(148) 내에 배치되어 도전성 필라(215)의 상면의 다른 일부에 접촉될 수 있고, 외부 도전성 패드(161b)의 다른 일부는 밀봉층(147a)의 상면(147TSa)을 따라 밀봉층(147a)의 오프닝(148)으로부터 외측 방향으로 연장될 수 있다.
예를 들어, 밀봉층(147a)을 형성하기 위해, 도 10g에 도시된 바와 같이 도전성 필라(215)를 덮는 예비 밀봉층(147p)을 형성하는 단계, 도전성 필라(215)가 노출되지 않는 높이까지 예비 밀봉층(147p)에 대한 연마 공정을 수행하여 밀봉층(147a)을 형성하는 단계, 및 레이저 드릴링을 통해 밀봉층(147a)에 도전성 필라(215)를 노출시키는 오프닝(148)을 형성하는 단계를 차례로 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 반도체 칩
120: 칩 패시베이션층 130: 제1 도전성 필라
141: 제1 밀봉층 145: 제2 밀봉층
151: 도전성 라인 패턴 155: 제2 도전성 필라
161: 외부 도전성 패드 163: 도전성 커버층
170: 외부 연결 단자

Claims (17)

  1. 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상기 칩 패드 상의 제1 도전성 필라;
    상기 반도체 칩의 상기 상면 및 상기 측벽을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 제1 밀봉층;
    상기 제1 밀봉층의 상면을 따라 연장되고, 상기 제1 도전성 필라에 연결된 도전성 라인 패턴;
    상기 도전성 라인 패턴 상의 제2 도전성 필라;
    상기 제1 밀봉층의 상기 상면 및 상기 제2 도전성 필라의 측벽을 덮는 제2 밀봉층;
    상기 제2 밀봉층 상에 제공되고, 상기 제2 도전성 필라에 연결된 외부 도전성 패드;
    상기 외부 도전성 패드 상에 제공되고, 상기 외부 도전성 패드의 표면을 따라 연장된 도전성 커버층; 및
    상기 도전성 커버층 상에 제공된 외부 연결 단자;
    를 포함하고,
    상기 도전성 커버층은 상기 제2 밀봉층의 상면 위로 돌출된 상기 외부 도전성 패드의 상면 및 측면을 전체적으로 커버하며 제공되고,
    상기 외부 연결 단자는 상기 도전성 커버층의 상면 및 측면을 전체적으로 커버하며 제공되며,
    상기 도전성 커버층은 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합 중 적어도 하나의 젖음성이 우수한 금속 물질을 포함하는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 도전성 필라의 상면과 상기 외부 도전성 패드의 하면이 접촉하는 계면의 표면 거칠기는 상기 도전성 라인 패턴의 상면과 상기 제2 도전성 필라의 하면이 접촉하는 계면의 표면 거칠기보다 큰,반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 도전성 필라의 상면 및 상기 제1 밀봉층의 상기 상면은 동일 평면 상에 있고,
    상기 제2 도전성 필라의 상면 및 상기 제2 밀봉층의 상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩의 상기 바닥면은 상기 제1 밀봉층의 바닥면과 동일 평면 상에 있고,
    상기 반도체 칩의 상기 바닥면은 외부에 노출된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 도전성 라인 패턴은 상기 제2 밀봉층에 접촉된 상면 및 상기 제1 밀봉층에 접촉된 하면을 포함하고,
    상기 도전성 라인 패턴의 상기 하면의 표면 거칠기는 상기 도전성 라인 패턴의 상기 상면의 표면 거칠기보다 큰 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 도전성 라인 패턴과 상기 제2 밀봉층 사이 및 상기 제2 도전성 필라와 상기 제2 밀봉층 사이에 개재된 산화물층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 외부 도전성 패드는 관통홀을 포함하고,
    상기 외부 연결 단자는 상기 외부 도전성 패드의 상기 관통홀 내에 채워진 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2 밀봉층은 상기 제2 도전성 필라의 상면의 일부를 덮고,
    상기 외부 도전성 패드는 상기 제2 도전성 필라의 상면의 다른 일부에 중첩된 상기 제2 밀봉층의 오프닝 내에 배치되어 상기 제2 도전성 필라에 접촉된 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩 상에 배치되고 오프닝을 구비한 칩 패시베이션층;을 더 포함하고,
    상기 제1 도전성 필라는 상기 오프닝 내에 배치되고 상기 칩 패드에 인접할수록 수평 폭이 좁아지는 관통부; 및 상기 관통부 상에 배치되어 상기 칩 패시베이션층 상으로 돌출되는 돌출부를 포함하며,
    상기 돌출부의 수평 폭은 상기 돌출부에 가장 인접한 영역에서의 상기 관통부의 수평 폭보다 크고,
    상기 도전성 라인 패턴은 상기 제1 밀봉층의 상면에 배치된 제1부, 및 상기 제1부로부터 연장되고 상기 제1 도전성 필라의 상기 돌출부의 상면에 배치된 제2부를 포함한, 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 도전성 라인 패턴의 상기 제1부의 일부는 수직 방향을 따라 상기 반도체 칩과 중첩되지 않고,
    상기 도전성 라인 패턴의 상기 제1부의 수직 두께와 상기 도전성 라인 패턴의 상기 제2부의 수직 두께는 서로 동일한, 반도체 패키지.
  11. 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상기 칩 패드에 연결된 도전성 라인 패턴;
    상기 도전성 라인 패턴 상의 제1 도전성 필라;
    상기 반도체 칩의 상기 상면 및 상기 측벽을 덮고, 상기 제1 도전성 필라의 측면 및 상면을 덮으며, 상기 제1 도전성 필라의 측벽을 덮는 밀봉층;
    상기 밀봉층 상에 제공되고, 상기 도전성 필라에 연결된 외부 도전성 패드; 및
    상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하고,
    상기 밀봉층은 단일층으로 제공되며,
    상기 도전성 필라의 상면과 상기 외부 도전성 패드의 하면이 접촉하는 계면의 표면 거칠기는 상기 도전성 라인 패턴의 상면과 상기 도전성 필라의 하면이 접촉하는 계면의 표면 거칠기보다 큰,반도체 패키지.
  12. 제 11 항에 있어서,
    상기 외부 도전성 패드와 상기 외부 연결 단자 사이에 제공되고, 상기 외부 도전성 패드의 표면을 따라 연장된 도전성 커버층을 더 포함하고,
    상기 도전성 커버층은 상기 밀봉층의 상면 위로 돌출된 상기 외부 도전성 패드의 상면 및 측면을 전체적으로 커버하며 제공되고,
    상기 외부 연결 단자는 상기 도전성 커버층의 상면 및 측면을 전체적으로 커버하며 제공되며,
    상기 도전성 커버층은 금(Au), 팔라듐(Pd), 니켈(Ni), 구리(Cu), 솔더 또는 이들의 조합 중 적어도 하나의 젖음성이 우수한 금속 물질을 포함된 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 반도체 칩의 상기 바닥면은 상기 밀봉층의 바닥면과 동일 평면 상에 있고,
    상기 반도체 칩의 상기 바닥면은 외부에 노출된 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 도전성 라인 패턴은 상기 밀봉층에 접촉된 상면 및 상기 반도체 칩과 마주하는 하면을 포함하고,
    상기 도전성 라인 패턴의 상기 상면의 표면 거칠기는 상기 도전성 라인 패턴의 상기 하면의 표면 거칠기보다 큰 것을 특징으로 하는 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 도전성 라인 패턴과 상기 밀봉층 사이 및 상기 도전성 필라와 상기 밀봉층 사이에 개재된 산화물층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 외부 도전성 패드는 관통홀을 포함하고,
    상기 외부 연결 단자는 상기 외부 도전성 패드의 상기 관통홀 내에 채워진 것을 특징으로 하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 밀봉층은 상기 도전성 필라의 상면의 일부를 덮고,
    상기 외부 도전성 패드는 상기 도전성 필라의 상면의 다른 일부에 중첩된 상기 밀봉층의 오프닝 내에 배치되어 상기 도전성 필라에 접촉된 것을 특징으로 하는 반도체 패키지.
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