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KR102741067B1 - 반도체 장치 - Google Patents

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KR102741067B1
KR102741067B1 KR1020190122522A KR20190122522A KR102741067B1 KR 102741067 B1 KR102741067 B1 KR 102741067B1 KR 1020190122522 A KR1020190122522 A KR 1020190122522A KR 20190122522 A KR20190122522 A KR 20190122522A KR 102741067 B1 KR102741067 B1 KR 102741067B1
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substrate
thickness
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metal silicide
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김현수
박성훈
이선정
김훈
유남길
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 및 상기 회로 소자들의 일측에서 상기 제1 절연층의 적어도 일부를 관통하여 상기 제1 기판과 연결되도록 배치되는 제1 콘택 플러그를 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 제공되며 상기 회로 소자들과 전기적으로 연결되는 메모리 셀들, 상기 메모리 셀들을 덮는 제2 절연층, 및 상기 제2 절연층의 적어도 일부를 관통하여 상기 메모리 셀들과 전기적으로 연결되는 제2 콘택 플러그를 포함하는 메모리 셀 영역을 포함하고, 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그 중 적어도 하나는, 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 금속 질화물층, 및 상기 금속 질화물층 상의 도전층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 이에 따라, 배선 구조물과 반도체 소자를 전기적으로 연결하는 콘택 플러그의 단부에서도 콘택 저항을 확보하기 위한 노력이 진행되고 있다. 또한, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 및 상기 회로 소자들의 일측에서 상기 제1 절연층의 적어도 일부를 관통하여 상기 제1 기판과 연결되도록 배치되는 콘택 플러그를 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들을 포함하는 메모리 셀 영역을 포함하고, 상기 콘택 플러그는, 상기 제1 기판과 접하도록 배치되며 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 제1 금속 질화물층, 상기 제1 금속 질화물층 상의 제2 금속 질화물층, 및 상기 제2 금속 질화물층 상의 도전층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 및 상기 회로 소자들의 일측에서 상기 제1 절연층의 적어도 일부를 관통하여 상기 제1 기판과 연결되도록 배치되는 제1 콘택 플러그를 포함하는 주변 회로 영역, 및 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 제공되며 상기 회로 소자들과 전기적으로 연결되는 메모리 셀들, 상기 메모리 셀들을 덮는 제2 절연층, 및 상기 제2 절연층의 적어도 일부를 관통하여 상기 메모리 셀들과 전기적으로 연결되는 제2 콘택 플러그를 포함하는 메모리 셀 영역을 포함하고, 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그 중 적어도 하나는, 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 금속 질화물층, 및 상기 금속 질화물층 상의 도전층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 반도체 물질을 포함하는 제1 도전층, 상기 제1 도전층 상의 제2 도전층, 및 상기 제1 도전층과 상기 제2 도전층을 연결하며, 콘택 홀을 채우도록 배치되는 콘택 플러그를 포함하고, 상기 콘택 플러그는, 상기 제1 도전층과 접하도록 배치되며 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 제1 금속 질화물층, 상기 제1 금속 질화물층 상의 제2 금속 질화물층, 및 상기 제2 금속 질화물층 상에 배치되어 상기 콘택 홀을 채우며 금속 물질을 포함하는 제3 도전층을 포함할 수 있다.
콘택 플러그에서, 반도체층과의 계면에 형성되는 금속 실리사이드층 및 금속 질화물층의 구조를 최적화함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 2a 내지 도 2c는 각각 도 1의 'A' 영역, 'B' 영역, 및 'C' 영역을 확대하여 도시한다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는, 베이스 기판(201) 상에 제공되는 주변 회로 영역(PERI) 및 상부의 기판(101) 상에 제공되는 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 제1 내지 제3 콘택 플러그들(260, 272, 274), 및 제1 내지 제3 회로 배선 라인들(282, 284, 286)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층들(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극(225)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층들(224)은 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
주변 영역 절연층(290)은 베이스 기판(201) 상에서 회로 소자들(220)을 덮도록 회로 소자들(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다. 주변 영역 절연층(290)은 도 2a에 도시된 것과 같이, 제1 내지 제3 절연층들(292, 294, 296)을 포함할 수 있다. 제1 절연층(292)은 회로 게이트 유전층들(222)로부터 연장된 층일 수 있다. 제2 절연층(294)은 제1 콘택 플러그들(260)을 형성할 때 식각 정지층으로 이용되는 층일 수 있다. 제3 절연층(296)은 회로 소자들(220)을 덮도록 제2 절연층(294)의 상부에 형성된 층일 수 있다. 실시예들에 따라, 제3 절연층(296)은 서로 다른 공정 단계에서 형성된 복수의 층들을 포함할 수 있다.
제1 내지 제3 콘택 플러그들(260, 272, 274)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 제1 내지 제3 콘택 플러그들(260, 272, 274)은 베이스 기판(201)으로부터 순차적으로 적층될 수 있으며, 제1 내지 제3 콘택 플러그들(260, 272, 274)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다.
제1 콘택 플러그들(260)은 주변 영역 절연층(290)의 일부를 관통하여 베이스 기판(201) 내의 소스/드레인 영역들(205)에 연결될 수 있다. 도 2a에 도시된 것과 같이, 제1 콘택 플러그(260)는 주변 영역 절연층(290)의 일부를 관통하는 제1 콘택 홀(PH1)을 채우도록 배치될 수 있다. 제1 콘택 홀(PH1)은 하단이 베이스 기판(201) 및 소스/드레인 영역(205)을 리세스한 형태를 가질 수 있다. 제1 콘택 홀(PH1)의 하단의 직경(D1) 및 리세스 깊이(D2)는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 제1 콘택 홀(PH1)의 하단의 직경(D1)은 40 nm 내지 150 nm의 범위일 수 있다. 제1 콘택 플러그(260)는 소스/드레인 영역(205)으로부터 순차적으로 적층된 금속 실리사이드층(262), 제1 금속 질화물층(264), 제2 금속 질화물층(266), 및 도전층(268)을 포함할 수 있다.
금속 실리사이드층(262)은 오믹(Ohmic)층으로서, 베이스 기판(201), 구체적으로 베이스 기판(201)의 소스/드레인 영역(205)과 접하도록 배치될 수 있다. 본 실시예에서, 금속 실리사이드층(262)은 제1 콘택 홀(PH1)의 바닥면 및 외측면의 일부를 둘러싸는 형태로 배치될 수 있다. 금속 실리사이드층(262)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 금속 실리사이드층(262)은 베이스 기판(201) 내에 한정되어 위치할 수 있으며, 베이스 기판(201)의 상부로 연장되지 않을 수 있다. 금속 실리사이드층(262)의 최상면, 즉 제1 콘택 홀(PH1)의 외측면 상에 배치된 영역의 상면은, 베이스 기판(201)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있으며, 제1 절연층(292)과 접할 수 있다. 금속 실리사이드층(262)은 실질적으로 균일한 두께를 가질 수 있다.
제1 금속 질화물층(264)은 금속 실리사이드층(262) 상으로부터 제1 콘택 홀(PH1)의 내측벽을 따라 베이스 기판(201)의 상부로 연장되도록 배치될 수 있다. 제1 금속 질화물층(264)은 금속 실리사이드층(262)과 동일한 금속 원소를 포함하는 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(262)은 제1 금속의 실리사이드층이고, 제1 금속 질화물층(264)은 상기 제1 금속의 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(262)은 TiSix층이고, 제1 금속 질화물층(264)은 TiN층일 수 있다.
제1 금속 질화물층(264)은 금속 실리사이드층(262)의 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 제1 두께(T1) 및 제2 두께(T2)와 같은 본 명세서에서의 두께는, 다른 설명이 없는 경우 평균 두께를 의미할 수 있다. 제1 두께(T1) 대 제2 두께(T2)의 비율(T1/T2)은 약 0.16 내지 약 0.80의 범위일 수 있다. 특히, 제2 두께(T2)는 예를 들어, 제1 두께(T1)의 두 배보다 클 수 있다. 제1 두께(T1)는 하단에서의 제1 직경(D1)의 약 2 % 내지 약 10 %의 범위일 수 있다. 일 실시예에서, 예를 들어, 제1 두께(T1)는 약 20 Å 내지 약 100 Å의 범위일 수 있으며, 제2 두께(T2)는 약 80 Å 내지 약 140 Å의 범위일 수 있다.
제1 콘택 플러그들(260)은, 하기에 도 7a 내지 도 7f를 참조하여 설명하는 공정에 의해 형성되어, 상기와 같은 금속 실리사이드층(262) 및 제1 금속 질화물층(264)의 두께 관계를 갖게 된다. 이에 따르면, 금속 실리사이드층(262)의 균일성이 확보될 수 있어, 제1 콘택 플러그들(260)의 형성 후, 후속에서 고온 공정을 여러 번 수행하더라도 제1 콘택 플러그들(260)의 콘택 저항이 확보될 수 있다. 이에 대해서는, 하기에 도 7a 내지 도 7f를 참조하여 더욱 상세히 설명한다.
제2 금속 질화물층(266)은 제1 콘택 홀(PH1)의 내측벽 상에서 제1 금속 질화물층(264) 상에 배치될 수 있다. 제2 금속 질화물층(266)은 제1 금속 질화물층(264)의 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 다만, 실시예들에 따라, 제3 두께(T3)는 제2 두께(T2)와 동일하거나 클 수도 있다. 제2 금속 질화물층(266)은 제1 금속 질화물층(264)과 동일하거나 다른 금속 원소를 포함할 수 있다. 실시예들에서 제2 금속 질화물층(266)이 제1 금속 질화물층(264)과 동일한 조성을 갖는 경우라도, 서로 형성되는 공정 단계가 상이하여 제1 금속 질화물층(264)과 제2 금속 질화물층(266) 사이의 계면이 구분될 수 있다. 예를 들어, 제1 금속 질화물층(264)은 질화(nitridation) 공정에 의해 형성된 층이고, 제2 금속 질화물층(266)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성된 층일 수 있다.
도전층(268)은 제1 콘택 홀(PH1)을 완전히 채우도록 배치될 수 있다. 도전층(268)은 금속 실리사이드층(262) 및 제1 금속 질화물층(264)과 다른 금속 원소를 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 도전층(268)은 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다.
제2 및 제3 콘택 플러그들(272, 274)도 도전성 물질로 이루어질 수 있으며, 확산 방지(diffusion barrier)층 및 도전층을 포함할 수 있다. 예를 들어, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극들(225)에도 별도의 콘택 플러그들이 연결될 수 있다.
제1 내지 제3 회로 배선 라인들(282, 284, 286)은 제1 내지 제3 콘택 플러그들(260, 272, 274)과 연결될 수 있다. 제1 내지 제3 회로 배선 라인들(282, 284, 286)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다. 실시예들에서, 제1 내지 제3 콘택 플러그들(260, 272, 274) 및 제1 내지 제3 회로 배선 라인들(282, 284, 286)의 층수 및 배치 형태는 다양하게 변경될 수 있다.
메모리 셀 영역(CELL)은, 기판(101), 기판(101) 상에 서로 이격되어 수직하게 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물을 관통하여 기판(101)의 상면에 수직하게 연장되며 채널층들(140)이 내부에 배치되는 채널 구조물들(CH), 및 게이트 전극들(130)의 적층 구조물을 관통하며 일 방향으로 연장되는 분리 영역(110)을 포함한다. 메모리 셀 영역(CELL)은 기판(101) 상에 배치되는 제1 및 제2 수평 도전층들(102, 104), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 채널 구조물들(CH) 상의 채널 콘택 플러그들(170), 채널층들(140)과 전기적으로 연결되는 셀 배선 라인들(180), 및 게이트 전극들(130)의 적층 구조물을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 다결정 실리콘층 또는 에피택셜층으로 제공될 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130) 중 최하부의 적어도 하나의 하부 게이트 전극(130G)은 접지 선택 트랜지스터의 게이트를 이루고, 최상부의 적어도 하나의 상부 게이트 전극(130S)은 스트링 선택 트랜지스터를 이루며, 그 사이의 메모리 게이트 전극들(130M)은 메모리 셀들을 이룰 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 하부 게이트 전극(130G) 및 상부 게이트 전극(130S)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직하게 서로 이격되어 적층되며, x 방향 및 y 방향을 따라 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들(CP)을 제공할 수 있다. 게이트 전극들(130)은 패드 영역들(CP)에서 별도의 게이트 콘택 플러그들과 연결되어 상부의 배선 라인들에 연결될 수 있다.
게이트 전극들(130)은 일 방향으로 연장되는 분리 영역(110)에 의하여 일 방향에서 일정 간격으로 서로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(110) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 각각 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예들에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 영역(110)은 게이트 전극들(130)을 관통하여 일 방향을 따라 연장되도록 배치될 수 있다. 예를 들어, 분리 영역(110)은 x 방향으로 연장될 수 있으며, 이에 따라 도 1에서는 분리 영역(110)을 포함하는 영역은 우측의 영역과 연속적이지 않은 것으로 표시하였다. 분리 영역(110)은 복수 개가 서로 평행하게 배치될 수 있다. 분리 영역(110)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 영역(110)은 기판(101)의 상면까지 연장될 수 있으나, 이에 한정되지는 않는다. 분리 영역(110)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 평면 상에서 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH)의 배치 형태 및 개수는 실시예들에서 다양하게 변경될 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 도 2c에 도시된 것과 같이, 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 도 2c에 도시된 것과 같이 제1 및 제2 층들(145A, 145B)을 포함할 수 있으며, 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 제1 층(145A)은 채널층(140)을 따라 기판(101)에 수직하게 연장되고, 제2 층(145B)은 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다. 예를 들어, 제1 층(145A)은 상기 터널링층, 상기 전하 저장층, 및 상기 블록킹층의 일 영역을 포함할 수 있으며, 제2 층(145B)은 상기 블록킹층의 나머지 영역을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다.
채널 콘택 플러그들(170)은 채널 구조물들(CH)의 상부에 배치되어 셀 배선 라인들(180)과 채널층들(140)을 전기적으로 연결할 수 있다. 도 2b에 도시된 것과 같이, 채널 콘택 플러그(170)는 셀 영역 절연층(190)의 일부를 관통하는 제2 콘택 홀(PH2)을 채우도록 배치될 수 있다. 제2 콘택 홀(PH2)은 하단이 채널 패드(155)를 리세스한 형태를 가질 수 있다. 제2 콘택 홀(PH2)의 하단의 직경(D3)은 제1 콘택 홀(PH1)의 하단의 직경(D1)과 유사하거나 그보다 작을 수 있으나, 이에 한정되지는 않는다. 채널 콘택 플러그(170)는 채널 패드(155)로부터 순차적으로 적층된 금속 실리사이드층(172), 제1 금속 질화물층(174), 제2 금속 질화물층(176), 및 도전층(178)을 포함할 수 있다. 즉, 채널 콘택 플러그(170)는 제1 콘택 플러그(260)와 유사한 적층 구조를 가질 수 있으나, 하기에 설명하는 것과 같이, 층들 사이의 두께 관계가 제1 콘택 플러그(260)에서와 다를 수 있다.
금속 실리사이드층(172)은 오믹층으로서, 채널 패드(155)와 접하도록 배치될 수 있다. 본 실시예에서, 금속 실리사이드층(172)은 제2 콘택 홀(PH2)의 바닥면 및 외측면의 일부를 둘러싸는 형태로 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 금속 실리사이드층(172)은 제2 콘택 홀(PH2) 상기 바닥면 및 상기 외측면으로부터 내측으로 소정 두께를 갖고 돌출된 형태를 가질 수도 있다. 금속 실리사이드층(172)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다.
제1 금속 질화물층(174)은 금속 실리사이드층(172) 상으로부터 제2 콘택 홀(PH2)의 내측벽을 따라 상부로 연장되도록 배치될 수 있다. 제1 금속 질화물층(174)은 금속 실리사이드층(172)과 동일한 금속 원소를 포함하는 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(172)은 제1 금속의 실리사이드층이고, 제1 금속 질화물층(174)은 상기 제1 금속의 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(172)은 TiSix층이고, 제1 금속 질화물층(174)은 TiN층일 수 있다. 제1 금속 질화물층(174)은 금속 실리사이드층(172)의 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있다. 예를 들어, 제4 두께(T4) 대 제5 두께(T5)의 비율(T4/T5)은 약 2 내지 약 8의 범위일 수 있다.
제2 금속 질화물층(176)은 제2 콘택 홀(PH2)의 내측벽 상에서 제1 금속 질화물층(174) 상에 배치될 수 있다. 제2 금속 질화물층(176)은 제1 금속 질화물층(174)의 제5 두께(T5)보다 큰 제6 두께(T6)를 가질 수 있다. 다만, 제6 두께(T6)는 실시예들에 따라, 제5 두께(T5)와 동일하거나 작을 수도 있다. 제2 금속 질화물층(176)은 제1 금속 질화물층(174)과 동일하거나 다른 금속 원소를 포함할 수 있다. 실시예들에서, 제2 금속 질화물층(176)이 제1 금속 질화물층(174)과 동일한 조성을 갖는 경우라도, 서로 형성되는 공정 단계가 상이하여 사이의 계면이 구분될 수 있다. 예를 들어, 제1 금속 질화물층(174)은 질화 공정에 의해 형성된 층이고, 제2 금속 질화물층(176)은 CVD 공정에 의해 형성된 층일 수 있다.
도전층(178)은 제2 콘택 홀(PH2)을 완전히 채우도록 배치될 수 있다. 도전층(178)은 금속 실리사이드층(172) 및 제1 금속 질화물층(174)과 다른 금속 원소를 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 도전층(178)은 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다.
채널 콘택 플러그들(170)은 제1 콘택 플러그들(260)에 비하여, 상대적으로 제조 공정 중에 후속의 고온 공정을 겪는 횟수가 적을 수 있다. 따라서, 채널 콘택 플러그들(170)은 제1 콘택 플러그들(260)과 다른 공정으로 형성할 수 있으며, 이에 따라 금속 실리사이드층(172)과 제1 금속 질화물층(174)의 두께 관계가 제1 콘택 플러그들(260)에서와 다를 수 있다.
셀 배선 라인들(180)은 채널 콘택 플러그들(170) 상에 배치되며, 도시되지 않은 영역에서 상부의 배선 구조물들과 연결될 수 있다. 셀 배선 라인들(180)은 반도체 장치(100)의 비트 라인(bit line)에 해당하거나 이와 전기적으로 연결되는 층일 수 있다. 셀 배선 라인들(180)은 y 방향을 따라 연장되는 형태를 가질 수 있으며, 예를 들어, 분리 영역(110)과는 수직하게 연장될 수 있다. 셀 배선 라인들(180)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다.
셀 영역 절연층(190)은 기판(101), 기판(101) 상의 게이트 전극들(130), 및 기판(101)이 배치되지 않은 영역에서의 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 3a 내지 도 3c는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 3a를 참조하면, 반도체 장치(100a)에서, 제1 콘택 플러그(260a)의 금속 실리사이드층(262a)은 제1 콘택 홀(PH1)의 바닥면 및 측면의 외측뿐 아니라 내측으로도 소정 두께를 갖도록 배치될 수 있다. 이에 따라, 금속 실리사이드층(262a)의 내측면은 제1 금속 질화물층(264)을 향하여 돌출되어, 금속 실리사이드층(262a)의 상단에서 제1 금속 질화물층(264)에 절곡부가 형성될 수 있다. 이러한 구조는, 금속 실리사이드층(262a)의 형성 시, 금속 실리사이드층(262a)의 금속 원소와 소스/드레인 영역(205)의 실리콘(Si) 원소의 상대적인 확산도(difussivity) 등에 따른 것일 수 있다. 이에 따라, 제1 금속 질화물층(264)의 내측면 및 상부의 제2 금속 질화물층(266)도 대응되는 영역에 절곡부를 가질 수 있으나, 이에 한정되지는 않는다.
도 3b를 참조하면, 반도체 장치(100b)에서, 제1 콘택 플러그(260b)는 소스/드레인 영역(205)으로부터 순차적으로 적층된 금속 실리사이드층(262), 금속 질화물층(264), 및 도전층(268)을 포함할 수 있다. 즉, 본 실시예의 제1 콘택 플러그(260b)는, 도 2a의 실시예에서와 달리, 제2 금속 질화물층(266)을 포함하지 않고 하나의 금속 질화물층만을 포함할 수 있다. 이와 같이, 도전층(268)의 물질 및 형성 공정에 따라 도전층(268)의 형성 중에 하부의 층에 대한 손상(damage)의 우려 등이 없는 경우, 제2 금속 질화물층(266)은 생략될 수 있다.
도 3c를 참조하면, 반도체 장치(100c)에서, 제1 콘택 홀(PH1a)은 소스/드레인 영역(205)을 리세스하지 않도록 형성될 수 있다. 이 경우, 제1 콘택 플러그들(260c)에서, 금속 실리사이드층(262c)은 제1 콘택 홀(PH1a)의 바닥면의 외측에 배치되거나, 도 3a와 유사하게 제1 콘택 홀(PH1a)의 바닥면의 상하에 배치될 수 있다. 이 경우에도, 제1 금속 질화물층(264)의 두께는 금속 실리사이드층(262c)의 두께보다 클 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다. 도 4b는 도 4a의 'B' 영역을 확대하여 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 장치(100d)의 메모리 셀 영역(CELL)에서, 채널 콘택 플러그(170d)는 채널 패드(155)로부터 순차적으로 적층된 금속 실리사이드층(172), 제1 금속 질화물층(174d), 제2 금속 질화물층(176), 및 도전층(178)을 포함할 수 있다.
제1 금속 질화물층(174d)은 금속 실리사이드층(172)의 제4 두께(T4)보다 큰 제7 두께(T7)를 가질 수 있다. 예를 들어, 제4 두께(T4) 대 제7 두께(T7)의 비율(T4/T7)은 약 0.16 내지 약 0.80의 범위일 수 있다. 제2 금속 질화물층(176)은 제1 금속 질화물층(174d)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다. 이에 따라, 반도체 장치(100d)에서, 채널 콘택 플러그들(170d)은 제1 콘택 플러그들(260)과 실질적으로 동일한 적층 구조를 가질 수 있다. 즉, 채널 콘택 플러그들(170d) 및 제1 콘택 플러그들(260)은, 적층되는 층들의 개수 및 종류, 적층 순서, 및 상대적인 두께 관계가 실질적으로 동일할 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5b 및 도 5c는 각각 도 5a의 'C' 영역 및 'D' 영역을 확대하여 도시한다.
도 5a 내지 도 5c를 참조하면, 반도체 장치(100e)의 메모리 셀 영역(CELL)에서는 게이트 전극들(130)의 패드 영역들(CP)의 상부에 셀 배선 라인들(180)이 더 배치되고, 메모리 셀 영역(CELL)은 셀 배선 라인들(180)과 게이트 전극들(130)을 연결하는 게이트 콘택 플러그들(160)을 더 포함할 수 있다.
패드 영역들(CP)의 상부에 셀 배선 라인들(180)은 게이트 콘택 플러그들(160)에 의해 게이트 전극들(130)과 전기적으로 연결되어 게이트 전극들(130)에 전기적 신호를 인가할 수 있다. 특히, 본 실시예에서, 게이트 전극들(130)은 다결정 실리콘을 포함할 수 있다. 또한, 도 5b에 도시된 것과 같이, 채널 구조물(CH) 내에서, 게이트 유전층(145)은 게이트 전극들(130)을 따라 수평으로 연장되는 영역 없이, 게이트 유전층(145) 전체가 채널층(140)을 따라 수직하게 연장될 수 있다.
게이트 콘택 플러그(160)는, 도 5c에 도시된 것과 같이, 셀 영역 절연층(190)의 일부를 관통하는 제3 콘택 홀(PH3)을 채우도록 배치될 수 있다. 제3 콘택 홀(PH3)은 하단이 게이트 전극(130)을 리세스한 형태를 가질 수 있다. 게이트 콘택 플러그(160)는 게이트 전극(130)으로부터 순차적으로 적층된 금속 실리사이드층(162), 제1 금속 질화물층(164), 제2 금속 질화물층(166), 및 도전층(168)을 포함할 수 있다. 즉, 게이트 콘택 플러그(160)는 제1 콘택 플러그(260)와 실질적으로 동일한 적층 구조를 가질 수 있다.
금속 실리사이드층(162)은 오믹층으로서, 게이트 전극(130)과 접하도록 배치될 수 있다. 본 실시예에서, 금속 실리사이드층(162)은 제3 콘택 홀(PH3)의 바닥면 및 외측면의 일부를 둘러싸는 형태로 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 금속 실리사이드층(162)은 제3 콘택 홀(PH3) 상기 바닥면 및 상기 외측면으로부터 내측으로도 소정 두께를 갖고 돌출된 형태를 가질 수도 있다. 금속 실리사이드층(162)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다.
제1 금속 질화물층(164)은 금속 실리사이드층(162) 상으로부터 제3 콘택 홀(PH3)의 내측벽을 따라 연장되도록 배치될 수 있다. 제1 금속 질화물층(164)은 금속 실리사이드층(162)과 동일한 금속 원소를 포함하는 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(162)은 제1 금속의 실리사이드층이고, 제1 금속 질화물층(164)은 상기 제1 금속의 질화물층일 수 있다. 예를 들어, 금속 실리사이드층(162)은 TiSix층이고, 제1 금속 질화물층(164)은 TiN층일 수 있다. 제1 금속 질화물층(164)은 금속 실리사이드층(162)의 제8 두께(T8)보다 큰 제9 두께(T9)를 가질 수 있다. 예를 들어, 제8 두께(T8) 대 제9 두께(T9)의 비율(T8/T9)은 약 0.16 내지 약 0.80의 범위일 수 있다.
제2 금속 질화물층(166)은 제3 콘택 홀(PH3)의 내측벽 상에서 제1 금속 질화물층(164) 상에 배치될 수 있다. 제2 금속 질화물층(166)은 제1 금속 질화물층(164)의 제9 두께(T9)보다 작은 제10 두께(T10)를 가질 수 있다. 다만, 제10 두께(T10)는 실시예들에 따라, 제9 두께(T9)와 동일하거나 클 수도 있다. 제2 금속 질화물층(166)은 제1 금속 질화물층(164)과 동일하거나 다른 금속 원소를 포함할 수 있다. 실시예들에서, 제2 금속 질화물층(166)이 제1 금속 질화물층(164)과 동일한 조성을 갖는 경우라도, 서로 형성되는 공정 단계가 상이하여 사이의 계면이 구분될 수 있다. 예를 들어, 제1 금속 질화물층(164)은 질화 공정에 의해 형성된 층이고, 제2 금속 질화물층(166)은 CVD 공정에 의해 형성된 층일 수 있다.
도전층(168)은 제3 콘택 홀(PH3)을 완전히 채우도록 배치될 수 있다. 도전층(168)은 금속 실리사이드층(162) 및 제1 금속 질화물층(164)과 다른 금속 원소를 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 도전층(168)은 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다.
본 실시예에서, 채널 패드들(155)과 연결되는 채널 콘택 플러그들(170)은 도 2b와 같은 구조 또는 도 4b와 같은 구조를 가질 수 있다. 예를 들어, 채널 콘택 플러그들(170)이 게이트 콘택 플러그들(160)과 동일한 공정을 통해 함께 형성되는 경우, 채널 콘택 플러그들(170)은 도 4b와 같은 구조를 가질 수 있을 것이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 7a 내지 도 7l에서는, 도 1에 도시된 영역에 대응되는 영역들이 도시된다.
도 6 및 도 7a를 참조하면, 베이스 기판(201) 상에 회로 소자들(220)을 형성하고, 주변 영역 절연층(290)의 일부를 형성한 후, 주변 영역 절연층(290)의 일부를 관통하여 소스/드레인 영역들(205)을 노출시키는 제1 콘택 홀들(PH1)을 형성할 수 있다(S110).
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 CVD를 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 베이스 기판(201) 내에 소스/드레인 영역들(205)을 형성할 수 있다.
다음으로, 제1 콘택 홀들(PH1)은 주변 영역 절연층(290)을 일부 형성한 후, 소스/드레인 영역들(205) 상에서 일부를 식각하여 제거함으로써 형성할 수 있다. 제1 콘택 홀들(PH1)의 형성 시에, 주변 영역 절연층(290)의 제2 절연층(294)(도 2a 참조)이 식각 정지층으로 이용될 수 있다.
도 6 및 도 7b를 참조하면, 제1 콘택 홀들(PH1) 내에 금속층(ML1)을 증착하고, 소스/드레인 영역들(205)과의 계면에 금속 실리사이드층들(262)을 형성할 수 있다(S120, S130).
금속층(ML1)은 예를 들어, PECVD(Plasma Enhanced CVD)를 이용하여 증착할 수 있으나, 이에 한정되지는 않으며, 진공 증착법, 도금 증착법, 이온 주입법 등에 의해 증착될 수도 있다. 예를 들어, 금속층(ML1)이 티타늄(Ti)층이고, 금속 실리사이드층들(262)이 티타늄 실리사이드(TiSix)인 경우, 티타늄(Ti)의 전구체(precusor)인 TiCl4 및 반응 가스인 수소(H2)가 제조 챔버 내로 주입될 수 있다.
금속 실리사이드층들(262)은 금속층(ML1)과 소스/드레인 영역들(205)의 반응에 의해 형성되며, 이에 따라 소스/드레인 영역들(205)을 소정 깊이로 소모하며 형성될 수 있다. 금속 실리사이드층들(262)은 금속층(ML1)의 증착 중에 형성되거나, 금속층(ML1)의 증착 후의 별도의 열처리 공정 또는 후속의 고온 공정에 의해 형성되거나, 또는 금속층(ML1)의 증착 중 및 증착 후의 고온 공정 중에 형성될 수 있다. 예시적인 실시예들에서, 금속 실리사이드층들(262)과 접하는 영역에서 잔존하는 금속층(ML1)의 두께는 다른 영역에서보다 얇을 수 있다. 또한, 잔존하는 금속층(ML1)의 두께는 금속 실리사이드층(262)의 두께의 약 1/6 내지 약 1/4의 범위로, 상대적으로 금속 실리사이드층(262)보다 얇을 수 있다.
도 6 및 도 7c를 참조하면, 제1 콘택 홀들(PH1) 내에 잔존하는 금속층(ML1)을 질화시켜 제1 금속 질화물층(264A)을 형성할 수 있다(S140).
제1 금속 질화물층(264A)은 기상 질화 반응 또는 별도의 n-리치 질화막을 이용하여 금속층(ML1)을 질화시킴으로써 형성할 수 있다. 예를 들어, 제1 금속 질화물층(264A)은 RF 플라즈마에 의한 플라즈마 질화 공정에 의해 형성될 수 있다. 이 경우, 상기 제조 챔버 내에, 예를 들어, NH3를 공급함으로써, 잔존하는 금속층(ML1)이 질화되도록 할 수 있다. 실시예들에서, 본 공정 단계는, 도 7b를 참조하여 상술한 금속층(ML1)의 형성 공정과 동일한 제조 챔버 내에서 수행될 수 있으나, 이에 한정되지는 않는다.
제1 금속 질화물층(264A)은 잔존하는 금속층(ML1)의 두께와 유사하거나 그보다 두꺼운 두께로 형성될 수 있다. 이와 같이, 잔존하는 금속층(ML1)을 질화시킴으로써, 후속 공정 중에 금속층(ML1)의 리프팅(lifting)이 발생하거나, 금속층(ML1)이 산화되어 산화물층이 형성되는 것을 방지하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 6, 도 7d, 및 도 7e를 참조하면, 도 7b 및 도 7c를 참조하여 상술한 공정들을 반복하여 수행될 수 있다. 도 7d에 도시된 것과 같이, 금속층(ML2)을 제1 금속 질화물층(264A) 상에 증착하고, 도 7e에 도시된 것과 같이, 잔존하는 금속층(ML2)에 대한 질화 공정을 수행하여 제1 금속 질화물층(264A)보다 두꺼워진 제1 금속 질화물층(264B)을 형성할 수 있다. 제1 금속 질화물층(264B)은 도 7c의 제1 금속 질화물층(264A)과, 잔존하는 금속층(ML2)이 질화되어 형성된 금속 질화물층이 합해져서 형성된 층일 수 있다.
제1 금속 질화물층(264A) 상에 다시 금속층(ML2)을 형성함으로써, 금속층(ML2)으로부터 금속 원소가 하부로 확산되어, 소스/드레인 영역들(205)과 반응할 수 있다. 이에 따라, 금속 실리사이드층(262)이 형성되지 않은 영역이나 상대적으로 얇게 형성된 영역에 금속 실리사이드가 추가로 형성되어 금속 실리사이드층(262)이 보강될 수 있다. 따라서, 최종적인 금속 실리사이드층(262)은 후속에서 600 ℃ 이상의 공정들을 거친 후에도 응집(agglomeration)되지 않고 실질적으로 균일한 두께를 가지며 연속적인 박막 상태를 유지할 수 있다.
금속 실리사이드층(262)의 경우, 응집되어 상대적으로 두께가 두꺼워지는 경우, 하부의 반도체층인 소스/드레인 영역(205)에 함유된 도펀트를 흡인(suction)하여 소스/드레인 영역(205)의 도펀트 손실을 가져옴으로써, 콘택 저항을 상승시킬 수 있다. 하지만, 이와 같이 금속층(ML1, ML2)의 형성 및 질화 공정을 반복적으로 수행함으로써, 균일도가 향상된 금속 실리사이드층(262)을 형성할 수 있어, 콘택 저항을 확보할 수 있게 된다. 특히, 후속의 메모리 셀 영역(CELL)(도 1 참조)의 형성 시에, 채널 구조물들(CH) 및 게이트 전극들(130)의 형성 공정과 같이, 상대적으로 고온 공정이 여러번 수행되는 경우에도, 제1 콘택 플러그들(260)의 콘택 저항이 확보될 수 있다. 실제로, 상기 공정 단계들을 5회 반복 수행하여 콘택 플러그를 형성한 경우, 동일한 조건에서 상기 공정 단계들을 1회 수행하여 형성한 경우에 비하여 콘택 저항이 절반 정도로 감소한 결과를 얻었다.
도 6의 S120 내지 S140의 공정 단계들은 n회 반복될 수 있다. 여기에서, n은 2 내지 50의 범위, 특히 5 이상일 수 있으며, 제1 콘택 홀(PH1)의 크기, 각 박막층들의 두께, 및/또는 콘택 저항을 고려하여 선택될 수 있다. 상기 S120 내지 S140의 공정 단계들을 반복 수행함에 따라, 제1 금속 질화물층(264)의 두께는 증가될 수 있으며, 금속 물질마다 차이는 있으나, 소정 반복 횟수 이후에 제1 금속 질화물층(264)의 두께는 금속 실리사이드층(262)의 두께보다 두꺼워질 수 있다. 예를 들어, 금속 실리사이드층들(262)이 티타늄 실리사이드(TiSix)이고 제1 금속 질화물층(264)이 티타늄 질화물(TiN)인 경우, 상기 공정 단계들을 5회 이상 반복 수행하는 경우, 제1 금속 질화물층(264)의 두께는 금속 실리사이드층(262)의 두께보다 두꺼워질 수 있다.
도 6 및 도 7f를 참조하면, 금속층(ML1, ML2)의 형성 및 질화 공정을 반복적으로 수행하여 형성된 제1 금속 질화물층(264) 상에, 제2 금속 질화물층(266) 및 도전층(268)을 형성할 수 있다(S150, 160).
제2 금속 질화물층(266)은 제1 금속 질화물층(264)이 형성된 상기 제조 챔버와 동일한 제조 챔버 내에서 또는 다른 제조 챔버 내에서 형성될 수 있다. 제2 금속 질화물층(266)은 예를 들어, CVD 공정으로 증착될 수 있다. 다만, 도 3b의 실시예에서와 같이, 실시예들에 따라 제2 금속 질화물층(266)의 증착은 생략되는 것도 가능할 것이다. 예를 들어, 제1 금속 질화물층(264) 및 제2 금속 질화물층(266)은 모두 결정질 구조를 가질 수 있으며, 이 경우, 서로 다른 공정 단계에서 형성되므로, 결정 구조가 불연속적일 수 있다.
도전층(268)은 제1 콘택 홀들(PH1)을 완전히 채우도록 형성될 수 있다. 도전층(268)은 예를 들어, CVD 공정 또는 PVD 공정으로 증착될 수 있다.
다음으로, 평탄화 공정에 의해 주변 영역 절연층(290) 상에 증착된 물질들을 제거하여, 최종적으로, 제1 콘택 플러그들(260)이 형성될 수 있다.
도 7g를 참조하면, 제1 콘택 플러그들(260) 상에, 제2 및 제3 콘택 플러그들(272, 274) 및 제1 내지 제3 회로 배선 라인들(282, 284, 286)을 형성하여, 주변 회로 영역(PERI)을 형성할 수 있다.
제2 및 제3 콘택 플러그들(272, 274) 및 제1 내지 제3 회로 배선 라인들(282, 284, 286)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 배선 구조물들을 이루는 제2 및 제3 콘택 플러그들(272, 274) 및 제1 내지 제3 회로 배선 라인들(282, 284, 286) 각각을 형성하는 단계들에서 일부가 형성되고, 최상부의 제3 회로 배선 라인(286)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 배선 구조물들을 덮도록 형성될 수 있다.
도 7h를 참조하면, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 기판(101)을 형성한 후, 제1 및 제2 수평 희생층들(111, 112) 및 제2 수평 도전층(104)을 형성하고, 게이트 희생층들(118) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, 예를 들어, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물들을 포함할 수 있다. 기판(101)은 베이스 기판(201)보다 작은 크기로 패터닝되어 형성될 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 기판(101) 상에 형성되며, 제2 수평 희생층(112)의 상하에 제1 수평 희생층들(111)이 배치되도록 적층될 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 후속 공정을 통해 도 1의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 예를 들어, 제1 수평 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 희생층(112)은 게이트 희생층들(118)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 수평 희생층들(111, 112) 상에 증착될 수 있다.
게이트 희생층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 1 참조)로 교체되는 층일 수 있다. 게이트 희생층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 게이트 희생층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120) 및 게이트 희생층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 상부의 게이트 희생층들(118)이 하부의 게이트 희생층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 게이트 희생층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 게이트 희생층들(118)은 계단 형상을 이룰 수 있다.
다음으로, 게이트 희생층들(118)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다.
도 7i를 참조하면, 게이트 희생층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 셀 영역 절연층(190) 상에 비정질 탄소층(amorphous carbon layer, ACL)을 포함하는 마스크층을 형성하고, 상기 마스크층을 이용하여 이방성 식각 공정에 의해 채널홀들을 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 상기 채널홀들은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 7j를 참조하면, 게이트 희생층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 게이트 희생층들(118)을 제거할 수 있다.
먼저, 개구부(OP)의 형성 전에, 채널 구조물들(CH) 상에 셀 영역 절연층(190)을 추가로 형성할 수 있다. 개구부(OP) 내에 별도의 희생 스페이서층들을 형성한 후, 개구부(OP)를 통해 제2 수평 희생층(112)을 먼저 선택적으로 제거하고, 제1 수평 희생층들(111)을 제거할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 수평 희생층들(111)의 제거 공정 시에, 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 개구부(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 개구부(OP)를 통해 게이트 희생층들(118)을 제거하여 측면 개구부들(LT)을 형성할 수 있다. 게이트 희생층들(118)은, 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 제1 및 제2 수평 도전층들(102, 104)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널 구조물들(CH)의 측벽의 일부가 노출될 수 있다.
도 7k를 참조하면, 측면 개구부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부(OP) 내에 절연 물질을 증착하여 분리 영역(110)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 측면 개구부들(LT)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 개구부(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수 있다.
실시예들에 따라, 분리 영역(110)은 절연 물질뿐 아니라, 내부에 도전층을 포함하도록 형성될 수도 있다. 이 경우, 상기 도전층은 공통 소스 라인 또는 공통 소스 라인에 대한 일종의 콘택 플러그로 이용될 수 있다.
도 7l을 참조하면, 셀 영역 절연층(190)의 일부를 관통하는 제2 콘택 홀들(PH2)을 형성할 수 있다.
먼저, 제2 콘택 홀들(PH2)의 형성 전에, 분리 영역(110) 상에 셀 영역 절연층(190)을 추가로 형성할 수 있다. 제2 콘택 홀들(PH2)은 셀 영역 절연층(190)의 상부로부터 연장되어, 채널 패드들(155)이 노출되도록 형성될 수 있다.
다음으로, 도 1을 함께 참조하면, 제2 콘택 홀들(PH2)을 매립하여 채널 콘택 플러그들(170)을 형성하고, 채널 콘택 플러그들(170) 상에 셀 배선 라인들(180)을 형성할 수 있다. 채널 콘택 플러그들(170)은 도 7b 및 도 7c를 참조하여 상술한 것과 유사하게, 금속층을 증착하여 금속 실리사이드층(172)을 형성하고, 잔존하는 상기 금속층을 질화시켜 제1 금속 질화물층(174)을 형성한 후, 도 7f를 참조하여 상술한 것과 유사하게, 제2 금속 질화물층(176) 및 도전층(178)을 형성함으로써, 제조될 수 있다. 채널 콘택 플러그들(170)은 도 7d 및 도 7e와 같이, 금속층의 증착 및 질화 공정을 반복하여 수행하지 않을 수 있다. 다만, 실시예들에 따라, 금속 실리사이드층(172)의 신뢰성 향상을 위해, 제1 콘택 플러그들(260)과 유사한 공정으로 형성할 수도 있다. 이 경우, 도 4a 및 도 4b의 실시예에서와 같이, 제1 금속 질화물층(174)의 두께가 금속 실리사이드층(172)의 두께에 비하여 상대적으로 두껍게 형성될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(300)는 제1 도전층(301), 제1 도전층(301) 상의 절연층(390), 절연층(390)을 관통하여 제1 도전층(301)과 연결되는 콘택 플러그(360), 및 콘택 플러그(360) 상의 제3 도전층(380)을 포함할 수 있다.
제1 도전층(301) 및 제3 도전층(380)은 각각 반도체 장치(300) 내의 배선 영역을 이루거나 소자의 도전성 영역을 이룰 수 있다. 제1 도전층(301)은 도전성 물질, 예를 들어, 반도체 물질을 포함할 수 있다. 제3 도전층(380)은 도전성 물질, 예를 들어, 반도체 또는 금속 물질을 포함할 수 있다.
절연층(390)은 제1 도전층(301)과 제3 도전층(380)의 사이에서 콘택 플러그(360)를 둘러싸도록 배치될 수 있으며, 절연성 물질, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함할 수 있다.
콘택 플러그(360)는 절연층(390)의 적어도 일부를 관통하는 콘택 홀을 채우며, 반도체 장치(300) 내에서 두 개의 제1 도전층(301) 및 제3 도전층(380)을 전기적 및 물리적으로 연결하는 구성일 수 있다. 특히, 콘택 플러그(360)는 종횡비가 상대적으로 커서, 세로 방향으로의 길이가 상기 콘택 홀의 직경보다 긴 구조를 가질 수 있다. 콘택 플러그(360)는 반도체 물질인 제1 도전층(301)과의 콘택 저항을 낮추기 위한 구조를 가질 수 있다. 구체적으로, 콘택 플러그(360)는 제1 도전층(301)으로부터 순차적으로 적층된 금속 실리사이드층(362), 제1 금속 질화물층(364), 제2 금속 질화물층(366), 및 제2 도전층(368)을 포함할 수 있다. 콘택 플러그(360)의 각 층에 대한 설명은 도 1을 참조하여 상술한 제1 콘택 플러그(260)에 대한 설명이 동일하게 적용될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 102: 제1 수평 도전층
104: 제2 수평 도전층 110: 분리 영역
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 게이트 콘택 플러그 170: 채널 콘택 플러그
180: 셀 배선 라인 190: 셀 영역 절연층
201: 베이스 기판 205: 소스/드레인 영역
220: 회로 소자 260: 제1 콘택 플러그
272: 제2 콘택 플러그 274: 제3 콘택 플러그
282: 제1 회로 배선 라인 284: 제2 회로 배선 라인
286: 제3 회로 배선 라인 290: 주변 영역 절연층

Claims (20)

  1. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 및 상기 회로 소자들의 일측에서 상기 제1 절연층의 적어도 일부를 관통하여 상기 제1 기판과 연결되도록 배치되는 콘택 플러그를 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들을 포함하는 메모리 셀 영역을 포함하고,
    상기 콘택 플러그는, 상기 제1 기판과 접하도록 배치되며 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 제1 금속 질화물층, 상기 제1 금속 질화물층 상의 제2 금속 질화물층, 및 상기 제2 금속 질화물층 상의 도전층을 포함하고,
    상기 메모리 셀 영역은, 상기 채널 구조물들을 덮는 제2 절연층, 및 상기 제2 절연층의 적어도 일부를 관통하여 상기 채널 구조물들과 연결되도록 배치되는 채널 콘택 플러그들을 더 포함하고,
    상기 채널 콘택 플러그들은, 상기 채널 구조물들과 접하도록 배치되는 상부 금속 실리사이드층, 상기 상부 금속 실리사이드층과 접하도록 상기 상부 금속 실리사이드층 상에 배치되는 상부 금속 질화물층, 및 상기 상부 금속 질화물층 상의 상부 도전층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 콘택 플러그는 상기 제1 기판을 리세스하는 콘택 홀을 채우도록 배치되며, 상기 금속 실리사이드층은 상기 콘택 홀의 하단에서 상기 콘택 홀의 바닥면 및 외측면을 둘러싸도록 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 두께 대 상기 제2 두께의 비율은 0.16 내지 0.80의 범위인 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 두께는 80 Å 내지 140 Å의 범위인 반도체 장치.
  5. 제1 항에 있어서,
    상기 금속 실리사이드층, 상기 제1 금속 질화물층, 및 상기 제2 금속 질화물층은 제1 금속을 포함하고, 상기 도전층은 상기 제1 금속과 다른 제2 금속을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 금속 질화물층은 상기 제2 두께보다 작은 제3 두께를 갖는 반도체 장치.
  7. 삭제
  8. 제1 항에 있어서,
    상기 상부 금속 실리사이드층은 제4 두께를 갖고, 상기 상부 금속 질화물층은 상기 제4 두께보다 작은 제5 두께를 갖는 반도체 장치.
  9. 제1 항에 있어서,
    상기 상부 금속 질화물층은 순차적으로 적층된 제1 및 제2 층을 포함하고,
    상기 상부 금속 실리사이드층은 제4 두께를 갖고, 상기 제1 층은 상기 제4 두께보다 작은 제5 두께를 갖는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제4 두께 대 상기 제5 두께의 비율은 2 내지 8의 범위인 반도체 장치.
  11. 제1 항에 있어서,
    상기 금속 실리사이드층의 최상면은 상기 제1 기판의 상면과 공면(coplanar)을 이루는 반도체 장치.
  12. 제1 항에 있어서,
    상기 금속 실리사이드층의 최상면은 상기 제1 절연층과 접하는 반도체 장치.
  13. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 제1 절연층, 및 상기 회로 소자들의 일측에서 상기 제1 절연층의 적어도 일부를 관통하여 상기 제1 기판과 연결되도록 배치되는 제1 콘택 플러그를 포함하는 주변 회로 영역; 및
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 제공되며 상기 회로 소자들과 전기적으로 연결되는 메모리 셀들, 상기 메모리 셀들을 덮는 제2 절연층, 및 상기 제2 절연층의 적어도 일부를 관통하여 상기 메모리 셀들과 전기적으로 연결되는 제2 콘택 플러그를 포함하는 메모리 셀 영역을 포함하고,
    상기 제1 콘택 플러그는, 제1 두께를 갖는 금속 실리사이드층, 상기 금속 실리사이드층과 접하도록 상기 금속 실리사이드층 상에 배치되며 상기 제1 두께보다 큰 제2 두께를 갖는 금속 질화물층, 및 상기 금속 질화물층 상의 도전층을 포함하고,
    상기 제2 콘택 플러그는 제3 두께를 갖는 상부 금속 실리사이드층, 상기 상부 금속 실리사이드층과 접하도록 상기 상부 금속 실리사이드층 상에 배치되며 상기 제3 두께보다 작은 제4 두께를 갖는 상부 금속 질화물층, 및 상기 상부 금속 질화물층 상의 상부 도전층을 포함하는 반도체 장치.
  14. 삭제
  15. 제13 항에 있어서,
    상기 메모리 셀 영역은, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들을 더 포함하고,
    상기 제2 콘택 플러그는 상기 채널 구조물들에 연결되는 반도체 장치.
  16. 제13 항에 있어서,
    상기 메모리 셀 영역은, 상기 제2 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하여 상기 제2 기판의 상면에 수직하게 연장되는 채널 구조물들을 더 포함하고,
    상기 제2 콘택 플러그는 상기 게이트 전극들에 연결되는 반도체 장치.
  17. 제13 항에 있어서,
    상기 제1 기판은 상기 회로 소자들에 인접하게 위치하는 불순물 영역들을 포함하고,
    상기 제1 콘택 플러그는 상기 불순물 영역들에 연결되는 반도체 장치.
  18. 제13 항에 있어서,
    상기 제1 콘택 플러그는 상기 금속 실리사이드층, 상기 금속 질화물층, 및 상기 도전층을 포함하고,
    상기 금속 실리사이드층은 상기 제1 기판의 상부로 연장되지 않도록 상기 제1 기판 내에 위치하는 반도체 장치.
  19. 삭제
  20. 삭제
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